CN113935272A - 多级设计连接路径的网络匹配结构显示系统 - Google Patents
多级设计连接路径的网络匹配结构显示系统 Download PDFInfo
- Publication number
- CN113935272A CN113935272A CN202111537377.7A CN202111537377A CN113935272A CN 113935272 A CN113935272 A CN 113935272A CN 202111537377 A CN202111537377 A CN 202111537377A CN 113935272 A CN113935272 A CN 113935272A
- Authority
- CN
- China
- Prior art keywords
- network
- column
- area
- pin
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Abstract
本发明涉及一种多级设计连接路径的网络匹配结构显示系统，包括存储有计算机程序的存储器、处理器和显示区域，处理器执行计算机程序时，用于响应用户输入的网络匹配显示创建指令，获取多级设计连接路径中的网络匹配参数，并在显示区域进行显示；显示区域包括M个网络列区域和M‑1个管脚列区域，网络列区域和管脚列区域交替排列，第i网络列区域用于显示至少沿垂直方向排列的位于第i设计元器件上的网络标识，位于同一设计连接路径上的网络标识在显示区域中位于同一行；第j管脚列区域用于显示至少位于同一行的第j列网络和第j+1列网络连接的管脚标识。本发明能够快速清晰地显示整个多级互联链路的网络匹配结构，提高设计检测效率。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种多级设计连接路径的网络匹配结构显示系统。
背景技术
在电子设计中，通常需要对由PCB（ Printed Circuit Board，印刷电路板），Package（封装），Interposer（封装载板），IC（integrated circuit，集成电路）等设计（Device）组成的多级互联链路的连通性进行检测，这便需要将互联设计链路的网络匹配（net mapping）结构进行显示。现有技术通常通过人工制表的方式制作设计链路的网络匹配结构进行显示，但通常仅限于设计链路两级结构，不仅需要耗费大量人工，显示效率低，也降低了设计检测效率，且随着级数的增高，人工制表无法清晰地对整个多级设计连接路径的网络匹配结构进行显示，降低了设计检测效率。由此可知，如何快速清晰地显示整个多级互联链路的网络匹配结构，提高设计检测效率成为亟待解决的技术问题。
发明内容
本发明目的在于，提供一种多级设计连接路径的网络匹配结构显示系统，能够快速清晰地显示整个多级互联链路的网络匹配结构，提高设计检测效率。
根据本发明一方面，提供了一种多级设计连接路径的网络匹配结构显示系统，包括存储有计算机程序的存储器、处理器和显示区域，其中，
所述处理器执行所述计算机程序时，用于响应用户输入的网络匹配显示创建指令，获取多级设计连接路径中的网络匹配参数，并在所述显示区域进行显示；
所述显示区域包括M个网络列区域和M-1个管脚列区域，所述网络列区域和管脚列区域交替排列，第i网络列区域用于显示至少沿垂直方向排列的位于第i设计元器件上的网络标识，第i设计元器件是第i+1设计元器件的父节点，i的取值范围为1到M，位于同一设计连接路径上的网络标识在所述显示区域中位于同一行；
每一第i网络列区域，包括第一呈现区域、第二呈现区域和空白区域中的至少一个，所述第一呈现区域用于呈现与第i-1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识；所述第二呈现区域用于呈现仅与第i+1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识；
第j管脚列区域用于显示至少位于同一行的第j列网络和第j+1列网络连接的管脚标识，j的取值范围为1到M-1。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种多级设计连接路径的网络匹配结构显示系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
本发明能够快速清晰地将整个多级互联链路的网络匹配结构在显示区域进行显示，能够清晰呈现整个多级互联链路的网络匹配结构的每条设计连接路径的当前网络匹配结构，提高了设计检测效率。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1为本发明实施例提供的多级设计连接路径的网络匹配结构显示系统示意图；
图2为本发明实施例提供的显示区域示意图；
图3为本发明实施例提供的显示区域中pkg_0820_3对应的列为例标注出对应的呈现区域示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种多级设计连接路径的网络匹配结构显示系统的具体实施方式及其功效，详细说明如后。
本发明实施例提供了一种多级设计连接路径的网络匹配结构显示系统，如图1所示，包括存储有计算机程序的存储器、处理器和显示区域，其中，所述处理器执行所述计算机程序时，用于响应用户输入的网络匹配显示创建指令，获取多级设计连接路径中的网络匹配参数，并在所述显示区域进行显示。需要说明的是，多级设计连接路径可以直接基于现有技术预先基于设计数据之间的逻辑关系以及元器件之间的物理连接关系，将设计元器件的管脚在对应的层级上建立物理连接得到的，基于构建好的多级设计连接路径，可以采集到网络匹配状态，采集过程在此不再赘述，现有技术中，还没有较好的能够显示多级设计连接路径网络匹配结构的技术，现有技术中当显示到第三层已很清晰完整地进行直观显示。本申请关键在于解决此技术问题。网络匹配参数具体包括设计元器件标识(Device symbolname)、元器件上的网络标识（Net Name）、管脚标识(Pin Name)，以及当前网络连通状态。设计类型具体可包括IC（integrated circuit，集成电路）类型、Interposer（封装载板）类型、Package（封装）类型和PCB（ Printed Circuit Board，印刷电路板）类型等，不同设计类型的元器件基于映射关系和物理连接关系预先组成所述多级设计连接路径。
所述显示区域包括M个网络列区域和M-1个管脚列区域，可以理解的是，显示区域网络列区域和管脚列区域的总数量一定为奇数。所述网络列区域和管脚列区域交替排列，如图2所述示例，Net Name列为网络列区域，Contact Pins列为管脚列区域。test_PCB_0820、pkg_0820、pkg_0820_2、pkg_0820_3、pkg_0820_4、pkg_0820_5、pkg_0820_6、pkg_0820_7为设计元器件标识，可以理解的是，图2仅为一种示例，根据具体需求可以无限扩展下去，即设计连接路径可以无限扩展，每一设计路径中所连接的设计元器件也可以无限扩展。
第i网络列区域用于显示至少沿垂直方向排列的位于第i设计元器件上的网络标识，第i设计元器件是第i+1设计元器件的父节点，i的取值范围为1到M，位于同一设计连接路径上的网络标识在所述显示区域中位于同一行，通过所述显示区域显示的内容，能够清晰直观地显示每一设计链路的网络匹配情况。图2所示示例中，test_PCB_0820、pkg_0820、pkg_0820_2、pkg_0820_3、pkg_0820_4、pkg_0820_5、pkg_0820_6、pkg_0820_7对应列上显示的PCB_NET1、POWER、GROUND、PKG_DIE2_NET1等均为元器件上的网络标识。test_PCB_0820为pkg_0820的父节点，pkg_0820为pkg_0820_2的父节点，依次类推。Contact Pins对应的A1，A2、K1，K9等等均为管脚标识。
作为一种实施例，每一第i网络列区域，包括第一呈现区域、第二呈现区域和空白区域中的至少一个。所述第一呈现区域用于呈现与第i-1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识。所述第二呈现区域用于呈现仅与第i+1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识。如图3所示，以pkg_0820_3对应的列为例标注出对应的呈现区域，其中标号为1的区域表示第一呈现区域，标号为2的区域表示第二呈现区域，标号为3的区域表示空白区域。
第j管脚列区域用于显示至少位于同一行的第j列网络和第j+1列网络连接的管脚标识，j的取值范围为1到M-1。
作为一种优选实施例，如图2所示示例，所述第一网络列区域，即首列区域包括一个第二呈现区域和一个空白区域，首列区域没有第一呈现区域。所述第二网络列区域包括沿垂直方向依次排列的一个第一呈现区域、一个第二呈现区域和一个空白区域。所述第M网络列区域，即尾列区域包括至少一个第一呈现区域和至少一个空白区域，多个第一呈现区域离散排列，多个空白区域离散排列，尾列区域不包括第二呈现区域。所述第一呈现区域中的网路标识沿垂直方向连续排列，所述第二呈现区域中的网路标识沿垂直方向连续排列，空白区域内部也是连续排列的。
作为一种优选实施例，所述第二呈现区域中，若同一标识位于多条设计连接路径中，则将多条设计连接路径对应的同一标识沿垂直方向连续显示。这样便于技术人员观察，提高设计数据检测效率。需要说明的是，现有的设计数据网络结构显示技术中，对于重复的同一标识位只显示一次，然后作为父节点，逐条显示后续的子节点，这样的显示是无法直观完整地显示每一条设计连接路径，尤其是在设计连接路径较多，且设计连接路径中涉及元器件较多的情况下，是无法完整呈现整个网络匹配状态的，而本申请通过将多条设计连接路径对应的同一标识沿垂直方向连续显示，既能完整清晰地显示整个系统的每条设计连接路径的网络匹配结构，还能便于观察，提高了设计检测效率和准确性。
作为一种示例，由于设计连接路径的不同，在第一呈现区域中无法完全保证多条设计连接路径对应的同一标识沿垂直方向连续显示，为了便于观察，还配置所述处理器能够实现以下步骤：响应与用户对某一第以呈现区域输入的选择指令，将用户当前所选择的网络标识确定为目标网络标识，遍历所述目标网络标识对应的网络列区域中所有第一呈现区域，将其中的所有目标网络标识突出显示，具体可采用高亮显示，横线标注等形式突出显示，本发明对突出显示的具体实现方式不做限定。这样能够便于技术人员对某一目标网络进行快速准确定位检测。
作为一种实施例，所述同一行的第j列网络和第j+1列网络连接的之间包括一个或多个管脚标识组，每一管脚标识组中包括第j管脚标识、预设第一间隔符和第j+1管脚标识，第j管脚标识为所在行对应的第j列网络所对应的管脚标识，第j+1管脚标识为所在行对应的第j+1列网络所对应的管脚标识。所述多个管脚标识组水平排列在同一行，不同管脚标识组之间通过预设的第二分隔符间隔。仍以图2所示示例，pkg_0820的PKG_NET1和pkg_0820_2的PKG_NET1之间是通过A10：A10和B9：B9两组管脚来连接的，即pkg_0820的PKG_NET1通过pkg_0820的A10管脚和pkg_0820_2的A10管脚，以及pkg_0820的PKG_NET1的B9管脚和pkg_0820_2的B9管脚相连接。图2所示示例中，“：”为预设的第一分隔符，“;”为预设的第二分隔符，根据具体需求可以替换为其他符号。需要说明的是，不同设计元器件对应的连接网络名称可能相同，也可能不相同，连接的管脚名称，可能相同也可能不同。
作为另一种实施例，所述多个管脚标识组竖直排列在第j列网络和第j+1列网络对应的同一行所对应的不同子行，即一组网络标识有对应多组管脚标识组连接时，可以设置较高的行高，对应多个子行，例如一组网络标识包括3组管脚标识组连接时，可以对该组网络标识设置3个子行，每一子行中显示一组管脚标识组。
作为一种实施例，若所述处理器接收到对一条设计连接路径中任意一个网络标识或管脚标识的输入操作，则将该条设计连接路径在所述显示区域进行突出显示，具体可采用高亮显示，横线标注等形式突出显示，本发明对突出显示的具体实现方式不做限定。通过显示设计连接路径使得技术人员能够直观观察到该条设计连接路径的网络匹配状态，从而快速准确判断设计是否出现故障，并精确定位到故障位置。
本发明实施例所述系统能够快速清晰地将整个多级互联链路的网络匹配结构在显示区域进行显示，能够在每条设计路径下，显示所有互联网络组成的连接路径，并将网络标识名称显示在对应的设计元器件名称下，清晰显示网络路径是否完整，从而能够清晰呈现整个多级互联链路的网络匹配结构的每条设计连接路径的当前网络匹配结构，提高了设计检测效率。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种多级设计连接路径的网络匹配结构显示系统，其特征在于，
包括存储有计算机程序的存储器、处理器和显示区域，其中，
所述处理器执行所述计算机程序时，用于响应用户输入的网络匹配显示创建指令，获取多级设计连接路径中的网络匹配参数，并在所述显示区域进行显示；
所述显示区域包括M个网络列区域和M-1个管脚列区域，所述网络列区域和管脚列区域交替排列，第i网络列区域用于显示至少沿垂直方向排列的位于第i设计元器件上的网络标识，第i设计元器件是第i+1设计元器件的父节点，i的取值范围为1到M，位于同一设计连接路径上的网络标识在所述显示区域中位于同一行；
每一第i网络列区域，包括第一呈现区域、第二呈现区域和空白区域中的至少一个，所述第一呈现区域用于呈现与第i-1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识；所述第二呈现区域用于呈现仅与第i+1网络列区域中的网络标识位于同一设计连接路径上的第i网络列区域中的网络标识；
第j管脚列区域用于显示至少位于同一行的第j列网络和第j+1列网络连接的管脚标识，j的取值范围为1到M-1。
2.根据权利要求1所述的系统，其特征在于，
第一网络列区域包括一个第二呈现区域和一个空白区域。
3.根据权利要求1所述的系统，其特征在于，
第二网络列区域包括沿垂直方向依次排列的一个第一呈现区域、一个第二呈现区域和一个空白区域。
4.根据权利要求1所述的系统，其特征在于，
第M网络列区域包括至少一个第一呈现区域和至少一个空白区域，多个第一呈现区域离散排列，多个空白区域离散排列。
5.根据权利要求1所述的系统，其特征在于，
所述第一呈现区域中的网路标识沿垂直方向连续排列，所述第二呈现区域中的网路标识沿垂直方向连续排列。
6.根据权利要求1所述的系统，其特征在于，
所述第二呈现区域中，若同一标识位于多条设计连接路径中，则将多条设计连接路径对应的同一标识沿垂直方向连续显示。
7.根据权利要求1所述的系统，其特征在于，
所述同一行的第j列网络和第j+1列网络连接的之间包括一个或多个管脚标识组，每一管脚标识组中包括第j管脚标识、预设第一间隔符和第j+1管脚标识，第j管脚标识为所在行对应的第j列网络所对应的管脚标识，第j+1管脚标识为所在行对应的第j+1列网络所对应的管脚标识。
8.根据权利要求7所述的系统，其特征在于，
所述多个管脚标识组水平排列在同一行，不同管脚标识组之间通过预设的第二分隔符间隔。
9.根据权利要求7所述的系统，其特征在于，
所述多个管脚标识组竖直排列在第j列网络和第j+1列网络对应的同一行所对应的不同子行。
10.根据权利要求1所述的系统，其特征在于，
若所述处理器接收到对一条设计连接路径中任意一个网络标识或管脚标识的输入操作，则将该条设计连接路径在所述显示区域进行突出显示。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111537377.7A CN113935272B (zh) | 2021-12-16 | 2021-12-16 | 多级设计连接路径的网络匹配结构显示系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111537377.7A CN113935272B (zh) | 2021-12-16 | 2021-12-16 | 多级设计连接路径的网络匹配结构显示系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113935272A true CN113935272A (zh) | 2022-01-14 |
| CN113935272B CN113935272B (zh) | 2022-03-04 |
Family
ID=79289196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111537377.7A Active CN113935272B (zh) | 2021-12-16 | 2021-12-16 | 多级设计连接路径的网络匹配结构显示系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113935272B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114912392A (zh) * | 2022-07-18 | 2022-08-16 | 北京云枢创新软件技术有限公司 | 设计数据的连通性检测配置系统 |
| CN114997103A (zh) * | 2022-07-18 | 2022-09-02 | 北京云枢创新软件技术有限公司 | 基于互连设计数据之间的一对多的元器件连通性检测系统 |
| CN116579292A (zh) * | 2023-05-06 | 2023-08-11 | 上海合见工业软件集团有限公司 | 一种检测不同元器件之间连通关系的系统 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100199234A1 (en) * | 2009-01-30 | 2010-08-05 | Saurabh Adya | Methods and apparatuses for circuit design and optimization |
| CN103699742A (zh) * | 2013-12-24 | 2014-04-02 | 北京航天测控技术有限公司 | 一种辅助电路板诊断的pcb网表信息显示装置 |
| CN109643286A (zh) * | 2016-07-08 | 2019-04-16 | 伊法布雷思公司 | 用于混淆电路设计的系统和方法 |
| CN109800534A (zh) * | 2019-02-14 | 2019-05-24 | 广东高云半导体科技股份有限公司 | Fpga设计电路图生成方法、装置、计算机设备及存储介质 |
| CN111123065A (zh) * | 2018-10-30 | 2020-05-08 | 浙江宇视科技有限公司 | 印刷电路板布线检视方法及装置 |
-
2021
- 2021-12-16 CN CN202111537377.7A patent/CN113935272B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100199234A1 (en) * | 2009-01-30 | 2010-08-05 | Saurabh Adya | Methods and apparatuses for circuit design and optimization |
| CN103699742A (zh) * | 2013-12-24 | 2014-04-02 | 北京航天测控技术有限公司 | 一种辅助电路板诊断的pcb网表信息显示装置 |
| CN109643286A (zh) * | 2016-07-08 | 2019-04-16 | 伊法布雷思公司 | 用于混淆电路设计的系统和方法 |
| CN111123065A (zh) * | 2018-10-30 | 2020-05-08 | 浙江宇视科技有限公司 | 印刷电路板布线检视方法及装置 |
| CN109800534A (zh) * | 2019-02-14 | 2019-05-24 | 广东高云半导体科技股份有限公司 | Fpga设计电路图生成方法、装置、计算机设备及存储介质 |
Non-Patent Citations (1)
| Title |
|---|
| 汪帮富: "中国优秀博硕士学位论文全文数据库(硕士)", 《中国优秀硕士学位论文全文数据库》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114912392A (zh) * | 2022-07-18 | 2022-08-16 | 北京云枢创新软件技术有限公司 | 设计数据的连通性检测配置系统 |
| CN114997103A (zh) * | 2022-07-18 | 2022-09-02 | 北京云枢创新软件技术有限公司 | 基于互连设计数据之间的一对多的元器件连通性检测系统 |
| CN114912392B (zh) * | 2022-07-18 | 2022-09-30 | 北京云枢创新软件技术有限公司 | 设计数据的连通性检测配置系统 |
| CN116579292A (zh) * | 2023-05-06 | 2023-08-11 | 上海合见工业软件集团有限公司 | 一种检测不同元器件之间连通关系的系统 |
| CN116579292B (zh) * | 2023-05-06 | 2024-02-20 | 上海合见工业软件集团有限公司 | 一种检测不同元器件之间连通关系的系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113935272B (zh) | 2022-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113935272B (zh) | 多级设计连接路径的网络匹配结构显示系统 | |
| CN107391379A (zh) | 接口自动测试方法及装置 | |
| CN103199041B (zh) | 晶圆允收测试程式的管理系统及其应用方法 | |
| US8413097B2 (en) | Computing device and method for checking design of printed circuit board layout file | |
| CN105279089B (zh) | 一种获取页面元素的方法及装置 | |
| CN111985459B (zh) | 表格图像校正方法、装置、电子设备和存储介质 | |
| CN109032878A (zh) | 一种gpio测试方法和装置 | |
| CN114817604B (zh) | 图纸尺寸标注的检索方法、装置、电子设备和存储介质 | |
| CN105575947A (zh) | 一种显示基板、显示装置以及显示装置的身份识别方法 | |
| CN102053205A (zh) | 接地引脚检测系统及方法 | |
| CN110660346A (zh) | 一种Micro Led显示面板及其检测方法 | |
| US8370790B2 (en) | Computer aided design system for checking dimensions of patterns and method | |
| US6969952B2 (en) | System and method for automatically routing power for an integrated circuit | |
| US8468489B2 (en) | Computer aided design system and method | |
| CN106899429A (zh) | 一种基于snmp的设备管理方法及装置 | |
| CN114997103B (zh) | 基于互连设计数据之间的一对多的元器件连通性检测系统 | |
| CN114912392B (zh) | 设计数据的连通性检测配置系统 | |
| CN112277070A (zh) | 二进制与孔阵码的转换方法、装置、设备及存储介质 | |
| US7730251B2 (en) | Support identification device | |
| CN114254583B (zh) | 一种检查器件引脚连接的方法、装置、设备、存储介质 | |
| CN106656628A (zh) | 基于莫比乌斯立方体网络构建数据中心网络容错的方法 | |
| CN113011125B (zh) | 印制电路板核查方法、装置、设备及计算机存储介质 | |
| CN111388994B (zh) | 游戏中虚拟道具的处理方法、装置、设备和存储介质 | |
| CN215120826U (zh) | 一种路由器信息写入及核实的移动测试系统 | |
| CN115792584B (zh) | 基于大数据的集成电路实验方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |