CN113874940A - 包含多电平命令和地址信号的装置和方法 - Google Patents

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Abstract

多电平命令和地址CA信号用于将命令和存储器地址从控制器提供到存储器系统。与二进制信号相比，使用多电平信号CA信号可以允许使用更少的信号来表示相同数量的命令和/或地址空间，或使用相同数量的多电平CA信号来表示更多数量的命令和/或地址空间。可以在不减小命令和/或地址空间的集合情况下减少外部命令/地址端子的数量。可替代地，可以保持外部端子的数量，但是提供命令和/或地址空间的扩展集合。

Description

包含多电平命令和地址信号的装置和方法
相关申请的交叉引用
本申请要求于2019年5月30日提交的美国临时申请第62/854,525号的提交权益。本申请以全文引用的方式并入本文并且用于所有目的。
背景技术
半导体存储器在很多电子系统中被用于存储稍后时间可以检索到的数据。由于越来越多地要求电子系统更快、存储器容量更大并且具有附加特征，因此一直在不断开发可以更快地访问、存储更多的数据并且包含新特征的半导体存储器，以满足变化的需要。每一代半导体存储器的开发的目的都是为了提高电子系统中存储器的性能。
通常通过为存储器提供命令信号、地址信号和时钟信号来控制半导体存储器。例如，可以由存储器控制器提供各种信号。命令信号和地址信号包含控制半导体存储器在与存储器地址相对应的存储器位置执行各种存储器操作的存储器命令和存储器地址，所述各种存储器操作例如用于从存储器检索数据的读取操作和用于将数据存储到存储器中的写入操作。读取数据和写入数据可以以相对于时钟信号中的一或多个时钟信号的已知定时提供在控制器与存储器之间，所述时钟信号例如系统时钟信号CK和CKF。
随着半导体存储器例如通过增加存储器容量和更多数量的命令和特征而开发出具有更大的性能，存储器命令和存储器地址的数量可以对应地增加。因此，命令和地址信号形式的更大的存储器控制信息同样可以增加，通常需要接收命令和地址信号的另外的外部端子。然而，添加外部端子会增加半导体存储器管芯尺寸并且增加电路复杂度，这两者可能都是不合需要的。未来的半导体存储器设计将受益于突破了当前通过命令信号和地址信号提供存储器控制信息的方法而引起的设计限制的解决方案。
发明内容
公开了包含多电平命令和地址信号的装置和方法。例如，示例装置包含被配置成接收地址信号并且提供解码地址的地址解码器，以及被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号的命令解码器。所述示例装置进一步包含命令/地址输入电路，所述命令/地址输入电路被配置成接收多电平命令和地址信号并且将表示所述多电平命令和地址信号的值的输出信号提供给所述地址解码器和所述命令解码器。多个命令和地址信号表示更多个位。
另一个示例装置包含被配置成接收地址信号并且提供解码地址的地址解码器，以及被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号的命令解码器。所述示例装置进一步包含命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且将表示所述多个多电平命令和地址信号的值的输出信号提供给地址解码器和命令解码器。每个多电平命令和地址信号具有对应于三个或更多个不同值之一的相应电压。
另一个示例装置包含被配置成接收地址信号并且提供解码地址的地址解码器，以及被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号的命令解码器。所述示例装置进一步包含命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且向所述地址解码器和所述命令解码器提供输出信号。所述输出信号包含表示二进制值的信号和表示非二进制值的信号。
另一个示例装置包含被配置成接收地址信号并且提供解码地址的地址解码器，以及被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号的命令解码器。所述示例装置进一步包含命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且向所述地址解码器和所述命令解码器提供输出信号。所述多电平命令和地址信号表示命令结构，所述命令结构包含用于标识存储器命令的命令操作数，并且进一步包含用于标识所述存储器命令所指向的存储器位置的存储器地址信息。所述命令操作数由所述多个多电平命令和地址信号的第一部分表示，并且所述第一部分的所述多电平命令和地址信号中的每一个表示非二进制值。所述地址信息由所述多个多电平命令和地址信号的第二部分表示，并且所述第二部分的所述多电平命令和地址信号表示存储器地址信息的位。
另一个示例装置包含被配置成接收地址信号并且提供解码地址的地址解码器，以及被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号的命令解码器。所述示例装置进一步包含命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且向所述地址解码器和所述命令解码器提供输出信号。所述多电平命令和地址信号表示命令结构，所述命令结构包含用于标识存储器命令的命令操作数，并且进一步包含用于标识所述存储器命令所指向的存储器位置的存储器地址信息。所述命令操作数由所述多个多电平命令和地址信号的第一部分表示，并且所述第一部分的所述多电平命令和地址信号中的每一个表示非二进制值。所述地址信息由所述多个多电平命令和地址信号的第二部分表示，并且所述第二部分的所述多电平命令和地址信号表示存储器地址信息的位。
另一个示例装置包含命令和地址总线、控制器和存储器系统。所述控制器被配置成向所述命令和地址总线提供多电平命令和地址信号。所述多电平命令和地址信号各自具有对应于至少三个或更多个不同值之一的相应电压。所述存储器系统通过所述命令和地址总线耦接到所述控制器，并且包含多个存储器。所述存储器中的每个存储器被配置成接收所述多电平命令和地址信号并且解码所述多电平命令和地址信号以表示存储器地址的二进制值。
另一个示例装置包含存储器，所述存储器被配置成接收表示包含命令操作数和存储器地址的命令结构的多个多电平命令和地址信号。所述多电平命令和地址信号具有对应于非二进制值的相应电压。所述存储器包含用于基于所述多电平命令和地址信号提供表示所述命令操作数的内部命令信号的构件，以及用于提供表示所述存储器地址的内部地址信号的构件。所述存储器地址包含由所述内部地址信号表示的多个位。所述存储器进一步包含用于基于所述内部命令信号对基于所述内部地址信号的存储器位置执行存储器操作的构件。
示例方法包含在存储器处接收表示包含命令操作数和存储器地址的命令结构的多个多电平命令和地址信号。所述多电平命令和地址信号具有对应于至少三个不同电压之一的相应电压。所述至少三个不同电压中的每个电压对应于不同的值。所述示例方法进一步包含：基于所述多电平命令和地址信号提供表示所述命令操作数的内部命令信号；提供表示所述存储器地址的内部地址信号，所述存储器地址包含由所述内部地址信号表示的多个位；以及基于所述内部命令信号对基于所述内部地址信号的存储器位置执行存储器操作。
附图说明
图1是根据本公开的实施例的系统的框图。
图2是根据本公开的实施例的装置的框图。
图3是根据本公开的实施例的多电平输入缓冲器以及命令和地址输入解码器电路的框图。
图4是根据本公开的实施例的多电平输入缓冲器电路的示意图。
图5是根据本公开的实施例的三电平输入信号与表示所述三电平输入信号的值的输出信号的逻辑电平之间的关系图。
图6是根据本公开的实施例的三电平输入信号的电压与由所述三电平输入信号表示的逻辑值之间的关系图。
图7是根据本公开的实施例的包含一对多电平输入缓冲器电路的多电平输入缓冲器的示意图。
图8是根据本公开的实施例的两个三电平输入信号、输出信号和解码信号之间的关系图。
图9是根据本公开的实施例的示出了用于在半导体器件处接收命令和/或地址的各种信号的定时图。
图10是根据本公开的实施例的命令结构，例如用于多电平命令和地址信号的命令和地址的图。
图11是根据本公开的实施例的多电平输入缓冲器、命令和地址(CA)输入解码器电路以及信号锁存器的框图。
图12是根据本公开的实施例的命令结构，例如用于多电平命令和地址信号的命令和地址的图。
具体实施方式
描述了使用多电平信号在控制器与存储器系统之间提供信息的装置和方法。在本公开的一些实施例中，多电平命令和地址(CA)信号用于将命令和存储器地址从控制器提供到存储器系统。例如针对CA信号使用多电平信号可以允许使用更少的信号(与二进制信号相比)来表示相同数量的命令和/或地址空间，或使用相同数量的信号来表示更多数量的命令和/或地址空间。在前者实例中，可以在不减小命令和/或地址空间的集合的情况下减少外部端子(例如，命令/地址端子)的数量。在后者实例中，可以保持外部端子的数量，但是提供命令和/或地址空间的扩展集合。
图1是根据本公开的实施例的系统100的框图。系统100包含控制器10和存储器系统105。存储器系统105包含存储器110(0)-110(p)(例如，“器件0”到“器件p”)，其中p是非零整数。在本公开的一些实施例中，存储器110可以是动态随机存取存储器(DRAM)，如低功率双数据速率(LPDDR)DRAM。存储器110(0)-110(p)各自耦接到命令/地址、数据和时钟总线。总线中的每条总线可以包含在其上提供信号的一或多条信号线。控制器10和存储器系统105通过若干条总线进行通信。例如，命令和地址(CA)信号由存储器系统105在命令/地址总线115上接收，并且数据通过数据总线125在控制器10与存储器系统105之间提供。可以通过时钟总线130在控制器与存储器系统105之间提供各种时钟信号。时钟总线130可以包含用于向控制器10提供由存储器系统105接收的系统时钟信号CK和CKF、由存储器系统105接收的数据时钟信号WCK和WCKF以及由存储器系统105提供的存取数据时钟信号RDQS的信号线。
由控制器10提供到存储器系统105的CK和CKF信号用于对命令和地址的提供和接收进行定时。WCK和WCKF信号以及RDQS信号用于对数据的提供进行定时。CK信号和CKF信号是互补的，并且WCK信号和WCKF信号是互补的。由控制器10提供到存储器系统105的WCK和WCKF信号可以与也由控制器10提供到存储器系统105的CK和CKF信号同步。
控制器10向存储器系统105提供命令以执行存储器操作。存储器命令的非限制性实例包含用于控制各种操作的定时的定时命令、用于对存储器进行存取的存取命令，如用于执行读取操作的读取命令和用于执行写入操作的写入命令。由控制器10提供到存储器系统105的命令信号进一步包含选择信号(例如，芯片选择CS信号CS0、CS1、CSp)。在所有的存储器110都被提供有命令、地址、数据和时钟信号时，在相应的选择信号线上提供的选择信号被用来选择哪个存储器110将响应命令并且执行对应的操作。在本公开的一些实施例中，向存储器系统105的每个存储器110提供相应的选择信号。控制器10提供有效选择信号来选择对应的存储器110。在相应的选择信号有效时，选择对应的存储器100来接收命令/地址总线115上提供的命令和地址。
由控制器10提供给存储器系统105的CA信号可以是表示命令和地址的多电平信号。多电平CA信号具有对应于多个不同电压范围之一的相应电压电平。不同电压范围中的每个电压范围对应于相应的值。存储器系统105使用由多电平CA信号表示的值的组合来标识由控制器10发出的命令和命令所指向的存储器地址。在本公开的一些实施例中，CA信号可以具有对应于三个不同电压范围(例如，三电平信令)之一的相应电压电平。在本公开的其它实施例中，CA信号可以具有对应于四个不同电压范围(例如，四电平信令)之一的相应电压电平。本公开不旨在限于三电平或四电平信令，并且更一般地，不旨在限于任何特定数量电平信令。
在操作中，当由控制器10向存储器系统105提供激活命令和读取命令以及相关联的地址时，由选择信号选择的存储器110接收读取命令和相关联的地址并且执行读取操作以便为控制器10提供来自与相关联的地址相对应的存储器位置的读取数据。在准备使所选存储器110向控制器10提供读取数据时，控制器向存储器系统105提供有效的WCK和WCKF信号。WCK和WCKF信号可以被所选存储器110用来产生存取数据时钟信号RDQS。RDQS信号由执行读取操作的存储器110提供到控制器10以用于对向控制器10提供读取数据进行定时。控制器10可以使用RDQS信号来接收读取数据。
当由控制器10向存储器系统105提供激活命令和写入命令以及相关联的地址时，由选择信号选择的存储器110接收命令和相关联的地址，并且执行写入操作以将数据从控制器10写入到与相关联的地址相对应的存储器位置。在准备使所选存储器110从控制器10接收写入数据时，控制器向存储器系统105提供有效的WCK和WCKF信号。WCK和WCKF信号可以被所选存储器110用来产生用于对接收写入数据的电路的操作进行定时的内部时钟信号。数据由控制器10提供，并且所选存储器110根据WCK和WCKF信号接收写入数据，所述写入数据被写入与存储器地址相对应的存储器。
图2是根据本公开的实施例的装置的框图。装置可以是半导体器件200并且将被这样指称。在一些实施例中，半导体器件200可以包含但不限于存储器，如例如集成到单个半导体管芯中的LPDDR存储器。在本公开的一些实施例中，半导体管芯可以仅包含半导体器件200。在本公开的一些实施例中，半导体管芯可以包含嵌入有集成在同一半导体管芯上的其它系统的半导体器件200。在本公开的一些实施例中，半导体器件200可以包含在图1的存储器系统105中。例如，存储器110中的每个存储器可以包含半导体器件200。
半导体器件200可以包含存储器阵列250。存储器阵列250包含多个存储体，每个存储体包含多个字线WL、多个位线BL和布置在所述多个字线WL与所述多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器240执行，并且位线BL的选择由列解码器245执行。感测放大器(SAMP)针对其对应的位线BL进行定位并且连接到至少一个相应的本地I/O线对(LIOT/B)，所述至少一个相应的本地I/O线对进而通过充当开关的传输门(TG)耦接到至少一个相应的主I/O线对(MIOT/B)。
半导体器件200可以采用多个外部端子(例如，引脚)，所述外部端子包含耦接到命令/地址总线的命令/地址端子以接收命令和地址信号CA。CA信号可以是表示命令和地址的多电平信号。例如，CA信号可以表示具有包含命令操作数和存储器地址的命令结构的命令和地址。
命令/地址输入电路205在命令/地址端子处接收CA信号并且分别向地址解码器212和命令解码器215提供地址信号和提供命令信号ICMD。地址信号和命令信号基于由命令/地址输入电路205接收的多电平CA信号的值的组合。地址解码器212接收地址信号并且将解码的行地址信号XADD提供给行解码器240，并且将解码的列地址信号YADD提供给列解码器245。地址解码器212还向行解码器240和列解码器245提供存储体地址信号BADD。命令解码器215包含用于解码命令信号ICMD以产生用于执行操作的各种内部信号和命令的电路。例如，命令解码器215提供内部信号以控制半导体器件200的电路基于命令信号对存储器阵列250进行存取，如分别基于读取命令或写入命令从存储器阵列250读取数据或将数据写入所述存储器阵列。
半导体器件200可以进一步采用用于接收选择信号CS的选择端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ和RDQS、电源端子VDD、VSS和VDDQ，以及ZQ校准端子(ZQ)。
选择端子可以被提供有用于选择半导体器件200以接收CA信号的选择信号CS。例如，当CS信号有效时(例如，有效的高逻辑电平)，半导体器件200被激活以在命令/地址总线(例如图1的命令/地址总线115)上接收CA信号。
当接收到激活命令并且及时向存储体和行地址提供激活命令，并且接收到读取命令并且及时向存储体和列地址提供读取命令时，从存储器的由所述地址指定的存储器阵列250中读取读取数据。命令/地址输入电路205向命令解码器215提供激活和读取命令，并且向地址解码器212提供地址。命令解码器215向输入/输出电路260提供内部命令，并且地址解码器212将解码地址提供给行解码器和列解码器，从而根据RDQS时钟信号，通过读取/写入放大器255和输入/输出电路260从数据端子DQ向外部输出来自由所述地址指定的存储器的读取数据。
当接收到激活命令并且及时向存储体和行地址提供激活命令，并且接收到写入命令并且及时向存储体和列地址提供写入命令时，将提供给数据端子DQ的写入数据写入存储器的由所述地址指定的存储器阵列250中。命令/地址输入电路205向命令解码器215提供激活和写入命令，并且向地址解码器212提供地址。命令解码器215向输入/输出电路260提供内部命令，并且地址解码器212向行解码器和列解码器提供解码地址，使得写入数据由输入/输出电路260中的数据接收器接收，并且通过输入/输出电路260和读取/写入放大器255提供给由所述地址指定的存储器阵列250的存储器。
将外部时钟信号提供给时钟端子和数据时钟端子。外部时钟信号CK、CKF、WCK、WCKF可以提供给时钟输入电路220。CK信号和CKF信号可以是互补的，并且WCK信号和WCKF信号可以是互补的。当被启用时，包含在时钟输入电路220中的输入缓冲器接收外部时钟信号。例如，当由来自命令解码器215的CKE信号启用时，输入缓冲器接收CK和CKF信号，并且当由来自命令解码器215的WCKIBEN信号启用时，输入缓冲器接收WCK和WCKF信号。时钟输入电路220可以接收外部时钟信号以产生内部时钟信号ICK和IWCK以及IWCKF。内部时钟信号ICK和IWCK以及IWCKF被提供给内部时钟电路230。内部时钟电路230包含基于接收到的内部时钟信号提供各种相位和频率受控的内部时钟信号IWCKn的电路。多相时钟信号IWCKn可以提供到输入/输出电路260，以用于控制对读取数据的输出定时和对写入数据的输入定时。
向电源端子提供电源电位VDD和VSS。这些电源电位VDD和VSS被提供给内部电压发生器电路270。内部电压发生器电路270基于电源电位VDD和VSS产生各个内部电位VPP、VOD、VARY、VPERI等和参考电位ZQVREF。内部电位VPP主要用于行解码器240中，内部电位VOD和VARY主要用于包含在存储器阵列250中的感测放大器中，并且内部电位VPERI用于许多其它电路块中。参考电位ZQVREF用于ZQ校准电路265中。
电源端子还提供有电源电位VDDQ。电源电位VDDQ与电源电位VSS一起被提供给输入/输出电路260。在本公开的实施例中，电源电位VDDQ可以是与电源电位VDD相同的电位。在本公开的另一个实施例中，电源电位VDDQ可以是与电源电位VDD不同的电位。然而，将专用电源电位VDDQ用于输入/输出电路260，使得由输入/输出电路260产生的电源噪声不会传播到其它电路块。
校准端子ZQ连接到ZQ校准电路265。当通过ZQ校准命令ZQ_com激活时，ZQ校准电路265参考RZQ的阻抗和参考电位ZQVREF执行校准操作。通过校准操作获得的阻抗码ZQCODE被提供给输入/输出电路260，并且因此指定包含在输入/输出电路260中的输出缓冲器(未示出)的阻抗。
图3是根据本公开的实施例的多电平输入缓冲器310以及命令和地址输入解码器电路320的框图。在本公开的一些实施例中，多电平输入缓冲器310以及命令和地址输入解码器电路320可以包含在图2的半导体器件200的命令/地址输入电路205中。
多电平输入缓冲器310包含多电平输入缓冲器电路315(0)-315(n)，其中n是非零整数。输入缓冲器电路315中的每个输入缓冲器电路接收相应的命令/地址(CA)信号CA0-CAn。例如，输入缓冲器电路315(0)接收命令/地址信号CA0，输入缓冲器电路315(1)接收命令/地址信号CA1，依此类推。可以在相应的命令/地址端子上提供CA信号中的每个CA信号。例如，在本公开的一些实施例中，相应的端子是图2的半导体器件200的命令/地址端子中的相应的一个命令/地址端子。
在本公开的一些实施例中，CA信号是多电平输入信号。例如，如由输入缓冲器电路315检测到的，命令/地址信号具有对应于多个不同电压范围之一的相应电压电平。在本公开的一些实施例中，CA信号可以具有对应于三个不同电压范围(例如，三电平信令)之一的相应电压电平。在本公开的其它实施例中，命令/地址信号在本公开的一些实施例中可以具有对应于四个不同电压范围(例如，四电平信令)之一的相应电压电平。本公开不旨在限于三电平或四电平信令，并且更一般地，不旨在限于任何特定数量电平信令。
输入缓冲器电路315提供具有基于相应CAn信号的逻辑电平的输出信号CAn_H和输出信号CAn_L。例如，输入缓冲器电路315(0)提供具有基于CA0信号的电压电平的逻辑电平的CA0_H信号和CA0_L信号，输入缓冲器电路315(1)提供具有基于CA1信号的电压电平的逻辑电平的CA1_H信号和CA1_L信号，依此类推。
在本公开的一些实施例中，CAn_H和CAn_L信号对可以具有表示基于相应CA信号的值的相应逻辑电平。例如，低逻辑电平CAn_H信号和低逻辑电平CAn_L(即，“00”)可以表示值0；低逻辑电平CAn_H信号和高逻辑电平CAn_L(即，“01”)可以表示值1；并且高逻辑电平CAn_H信号和高逻辑电平CAn_L(即，“11”)可以表示值2。由CAn_H和CAn_L信号表示的值可以对应于相应CA信号的值。
输出信号CAn_H和CAn_L可以提供给命令和地址输入解码器电路320。输入解码器电路320提供具有相应逻辑电平的解码信号CAO0-CAO2，所述相应逻辑电平基于CAn_H和CAn_L信号的逻辑电平。例如，输入解码器电路320可以提供具有相应逻辑电平的解码信号CAO0-CAO2，所述相应逻辑电平基于分别由输入缓冲器电路315(0)和输入缓冲器电路315(1)提供的CA0_H和CA0_L以及CA1_H和CA1_L信号的逻辑电平。在本公开的一些实施例中，如图8所示，输入解码器电路320可以基于CA0_H和CA0_L以及CA1_H和CA1_L信号的相应逻辑电平提供解码信号CAO0-CAO2，下文将对其进行描述。CAO0-CAO2可以表示三位信息，每个解码信号对应于一个位。
解码信号CAO0-CAO2可以相应地提供给地址解码器和/或命令解码器(例如，图2的地址解码器212和/或命令解码器215)。如先前所描述的，地址解码器和/或命令解码器接收信号，并且提供内部地址和控制信号以执行对应于CA信号的操作。
如先前所描述的，在本公开的一些实施例中，输入缓冲器电路315接收多电平CA信号。多电平信号可以用于表示比例如具有两个不同的电压电平以表示一位信息的二进制(即，两电平)信号更多量的信息。相比之下，在包含各自接收相应的三电平CA信号的两个输入缓冲器电路315(例如，输入缓冲器电路315(0)和315(1))的实例中，两个多电平信号可以表示三位数据(与表示二进制信号的两位数据相比)。从两个输入缓冲器电路315缩放到例如各自接收相应的三电平CA信号的六个输入缓冲器电路315，与六个二进制信号的六位数据相比，六个信号可以表示九位数据。
例如针对CA信号使用多电平信号可以允许使用更少的信号(与二进制信号相比)来表示相同数量的命令和/或地址空间，或使用相同数量的信号来表示更多数量的命令和/或地址空间。在前者实例中，可以在不减小命令和/或地址空间的集合的情况下减少外部端子(例如，命令/地址端子)的数量。在后者实例中，可以保持外部端子的数量，但是提供命令和/或地址空间的扩展集合。
图4是根据本公开的实施例的多电平输入缓冲器电路400的示意图。在本公开的一些实施例中，多电平输入缓冲器电路400可以包含在图3的多电平输入缓冲器电路315中。
多电平输入缓冲器电路400包含缓冲器电路410和缓冲器电路420。缓冲器电路410被提供有(高)参考电压Vref_H，并且缓冲器电路420被提供有(低)参考电压Vref_L。Vref_H电压大于Vref_L电压。缓冲器电路410和缓冲器电路420还被提供有命令/地址信号CA。缓冲器电路410基于CA信号和Vref_H电压提供输出信号CA_H，并且缓冲器电路420基于CA信号和Vref_L电压提供输出信号CA_L。例如，缓冲器电路410提供具有基于CA信号的相对于Vref_H电压的电压的逻辑电平的CA_H信号，并且缓冲器电路420提供具有基于CA信号的相对于Vref_L电压的电压的逻辑电平的CA_L信号。
在示例操作中，当CA信号的电压大于Vref_H电压时，缓冲器电路410提供高逻辑电平CA_H信号，并且当CA信号的电压小于Vref_H电压时，所述缓冲器电路提供低逻辑电平CA_H信号；并且当CA信号的电压大于Vref_L电压时，缓冲器电路420提供高逻辑电平CA_L信号，并且当CA信号的电压小于Vref_L电压时，所述缓冲器电路提供低逻辑电平CA_L信号。
可以通过命令和地址输入解码器电路(例如，图3的命令和地址输入解码器电路320)将所得CA_H和CA_L信号与其它CA_H和CA_L信号一起解码以提供解码输出信号。
图5是根据本公开的实施例的三电平输入信号与表示所述三电平输入信号的值的输出信号的逻辑电平之间的关系图。在本公开的一些实施例中，图5的关系可以由图4的多电平输入缓冲器电路400提供。在本公开的此类实施例中，三电平输入信号可以由命令/地址信号CA表示。
将参考多电平输入缓冲器电路400来描述图5的三电平输入信号和逻辑值的关系。
当CA信号的电压小于(低)参考电压Vref_L(并且也必然小于(高)参考电压Vref_H)时，缓冲器电路420提供低逻辑电平CA_L信号(即，“0”)，并且缓冲器电路410也提供低逻辑电平CA_H信号(即，“0”)。CA_H和CA_L信号的“00”对应于值0。因此，小于Vref_L和Vref_H的多电平CA信号对应于值0并且可以由CA_H和CA_L信号的“00”表示。
当CA信号的电压小于Vref_H电压但大于Vref_L电压时，缓冲器电路420提供低逻辑电平CA_L信号(即，“0”)，并且缓冲器电路410提供高逻辑电平CA_H信号(即，“1”)。CA_H和CA_L信号的“10”对应于值1。因此，小于Vref_H并且大于Vref_L的多电平CA信号对应于值1并且可以由CA_H和CA_L信号的“10”表示。
当CA信号的电压大于Vref_H电压(并且也必然大于Vref_L电压)时，缓冲器电路420提供高逻辑电平CA_L信号(即，“1”)，并且缓冲器电路410也提供高逻辑电平CA_H信号(即，“1”)。CA_H和CA_L信号的“11”对应于值2。因此，大于Vref_L和Vref_H的多电平CA信号对应于值2并且可以由CA_H和CA_L信号的“11”表示。
如先前实例所示，三电平CA信号可以表示三个不同的值(例如，值0、1和2)。所述值中的每个值可以由输出信号CA_H和CA_L对的逻辑电平表示。
图6是根据本公开的实施例的三电平输入信号的电压与由所述三电平输入信号表示的逻辑值之间的关系图。在本公开的一些实施例中，图6的关系可以表示图5的三电平信号与逻辑值之间的关系。在本公开的一些实施例中，图6的关系可以由图4的多电平输入缓冲器电路400提供。在本公开的此类实施例中，图6所示的电压可以表示命令/地址信号CA的电压。
图6的三电平输入信号的电压与逻辑值的关系将参考图5的三电平信号与逻辑值的关系来描述。
小于(低)参考电压Vref_L(并且也必然小于(高)参考电压Vref_H)的三电平输入信号的电压对应于逻辑值0。
小于Vref_H电压但大于Vref_L电压的三电平输入信号的电压对应于逻辑值1。
大于Vref_H电压(并且也必然大于Vref_L电压)的三电平输入信号的电压对应于逻辑值2。
图7是根据本公开的实施例的包含一对多电平输入缓冲器电路715(0)和715(1)的多电平输入缓冲器700的示意图。在本公开的一些实施例中，图2的半导体器件200的命令/地址输入电路205中可以包含多电平输入缓冲器电路对715(0)和715(1)。在本公开的一些实施例中，图3的多电平输入缓冲器310中可以包含多电平输入缓冲器电路对715(0)和715(1)。
多电平输入缓冲器电路715(0)包含缓冲器电路710(0)和缓冲器电路720(0)。缓冲器电路710(0)被提供有(高)参考电压Vref_H，并且缓冲器电路720(0)被提供有(低)参考电压Vref_L。Vref_H电压大于Vref_L电压。缓冲器电路710(0)和720(0)还被提供有命令/地址信号CA0。多电平输入缓冲器电路715(1)包含缓冲器电路710(1)和缓冲器电路720(1)。缓冲器电路710(1)被提供有Vref_H电压，并且缓冲器电路720(1)被提供有Vref_L电压。缓冲器电路710(1)和720(1)还被提供有命令/地址信号CA1。CA0和CA1信号可以是多电平输入信号(例如，三电平信号)。
缓冲器电路710(0)基于CA0信号和Vref_H电压提供输出信号CA0_H，并且缓冲器电路720(0)基于CA0信号和Vref_L电压提供输出信号CA0_L。例如，缓冲器电路710(0)提供具有基于CA0信号的相对于Vref_H电压的电压的逻辑电平的CA_H信号，并且缓冲器电路720(0)提供具有基于CA0信号的相对于Vref_L电压的电压的逻辑电平的CA_L信号。
缓冲器电路710(1)基于CA1信号和Vref_H电压提供输出信号CA1_H，并且缓冲器电路720(1)基于CA1信号和Vref_L电压提供输出信号CA1_L。缓冲器电路710(1)和720(1)可以以类似于先前描述的缓冲器电路710(0)和720(0)的方式操作。
如先前参考图3所描述的，在包含各自接收相应的三电平命令/地址信号的两个输入缓冲器电路的实例中，两个信号可以表示三位数据。在本公开的此类实施例中，可以针对每对CA信号包含一对输入缓冲器电路。
将参考多电平输入缓冲器电路对715(0)和715(1)来描述各自接收相应的三电平命令/地址信号的两个输入缓冲器电路的示例操作。在示例操作中，来自输入缓冲器电路715(0)的CA0_H和CA0_L信号以及来自输入缓冲器电路715(1)的CA1_H和CA1_L信号被提供给命令和地址输入解码器电路，例如，图3的命令和地址输入解码器电路320。如先前所描述的，命令和地址输入解码器电路提供表示三位数据的解码信号CAO0、CAO1和CAO2。
在本公开的一些实施例中，两个三电平命令/地址(CA)信号可以由一对多电平输入缓冲器电路(例如，多电平输入缓冲器电路715(0)和715(1))以及命令和地址输入解码器电路(例如，命令和地址输入解码器电路320)以提供如下三位信息CAO0-CAO2：
CA解码的实例：
当CA1＝0→CAO2＝L，CAO1＝CA0_H，CAO0＝CA0_L
当CA1＝2→CAO2＝H，CAO1＝CA0_H，CAO0＝CA0_L
当CA1＝1→CAO2＝CA0_H，CAO1＝H，CAO0＝L
图8是根据本公开的实施例的两个三电平输入信号CA1和CA0、输出信号CA1_H和CA1_L以及CA0_H和CA0L以及解码信号CAO2-CAO0之间的关系图。解码信号CAO2-CAO0可以表示三位数据。图8的关系可以由先前所描述的CA解码的实例所提供。
在本公开的一些实施例中，图8的关系可以由图7的对多电平输入缓冲器电路715(0)和715(1)以及图3的命令和地址输入解码器电路320来提供。
将参考多电平输入缓冲器电路715(0)和715(1)以及命令和地址输入解码器电路320来描述图8的关系。
图8示出了可以具有三个不同值之一(例如，0、1或2)的CA1和CA0信号，以及分别由输入缓冲器电路715(1)和输入缓冲器电路715(0)提供的输出信号CA1_H和CA1_L以及CA0_H和CA0_L。输出信号可以具有低逻辑电平“L”(例如，“0”位)或高逻辑电平“H”(例如，“1”位)。
在一个实例中，如图8的关系所示，当CA1信号的电压对应于值0并且CA0信号的电压对应于值1时，所得的高和低输出信号为CA1_H＝L且CA1_L＝L，以及CA0_H＝L且CA0_L＝H(例如，由多电平输入缓冲器电路715(1)和多电平输入缓冲器电路715(0)提供)。在另一个实例中，当CA1信号的电压对应于值2并且CA0信号的电压对应于值1时，所得的高和低输出信号为CA1_H＝H且CA1_L＝H，以及CA0_H＝L且CA0_L＝H。图8还示出了CA1和CA0信号以及对应的输出信号CA1_H和CA1_L以及CA0_H和CA0_L的其它组合。
如图8所示，输出信号CA1_H和CA1_L以及CA0_H和CA0_L可以由命令和地址输入解码器电路320解码，以提供解码信号CAO2、CAO1和CAO0。解码信号可以具有低逻辑电平“L”(例如，“0”位)或高逻辑电平“H”(例如，“1”位)。
在一个实例中，如图8的关系所示，当CA1_H＝L且CA1_L＝L，并且CA0_H＝L且CA0_L＝H(这是先前所描述的实例之一)时，对应的解码信号为CAO2＝L，CAO1＝L并且CAO0＝H。在另一个实例中，当CA1_H＝H且CA1_L＝H，并且CA0_H＝L且CA0_L＝H(这是先前所描述的另一个实例)时，对应的解码信号为CAO2＝H，CAO1＝L并且CAO0＝H。高和低输出信号CA1_H和CA1_L以及CA0_H和CA0_L以及对应的CAO2、CAO1和CAO0信号的其它组合也在图8中示出。
图9是根据本公开的实施例的示出了用于在半导体器件处接收命令和/或地址的各种信号的定时图。在本公开的一些实施例中，图2的半导体器件200可以接收如图9的定时图中所示的命令和/或地址。例如，信号可以由控制器(例如，图1的控制器10)提供给半导体器件。在本公开的一些实施例中，图1的存储器110接收图9的定时图中所示的命令和/或地址。
图9示出了系统时钟信号CK和CKF、选择信号CS、命令和地址信号CA以及基于CA信号CA所产生的命令。CA信号可以是多电平输入信号(例如，三电平信号、四电平信号、两电平信号等)。CK和CKF时钟信号可以是互补的。在图9的实例中，由CA信号产生的命令是激活命令ACT-1和ACT-2。
在本公开的一些实施例中，命令可以包含两个部分：当CK时钟信号从低时钟电平转变到高时钟电平(例如，CK时钟信号的上升时钟边沿R)时，接收第一命令部分，并且当CK时钟信号从高时钟电平转变到低时钟电平(例如，CK时钟信号的下降时钟边沿F)时，接收第二命令部分。第一命令部分可以包含命令操作数和地址，并且第二命令部分可以包含地址。可以将命令操作数解码以标识对应的命令(例如，ACT-1或ACT-2命令)，并且地址可以包含存储器地址，如存储体地址、行地址等。
在时间T0之前，选择信号CS是有效的(例如，有效的高逻辑电平)，并且对应于第一命令部分的多电平CA信号有效。在时间T0，CK时钟信号转变为高时钟电平，并且上升边沿R0使CA信号例如由命令/地址输入电路205、多电平输入缓冲器310、输入缓冲器400、多电平输入缓冲器700等接收。将第一命令部分的命令操作数解码以标识ACT-1命令。在CK时钟信号的下降时钟边沿F0之前，对应于第二命令部分的CA信号有效。CK时钟信号的下降边沿F0使CA信号被接收。第二命令部分的存储体地址标识ACT-1命令所指向的存储器存储体。包含在第一命令部分和第二命令部分中的其它地址可以标识要存取的激活存储体中的存储器单元(例如，行地址)。
在时间T1之前，选择信号CS是有效的，并且对应于第一命令部分的多电平CA信号有效。在时间T1，CK时钟信号转变为高时钟电平，并且上升边沿R1使CA信号被接收。将第一命令部分的命令操作数解码以标识ACT-2命令。在CK时钟信号的下降时钟边沿F1之前，对应于第二命令部分的CA信号有效。CK时钟信号的下降边沿F1使CA信号被接收。第二命令部分的存储体地址标识ACT-2命令所指向的存储器存储体。包含在第一命令部分和第二命令部分中的其它地址可以标识要存取的激活存储体中的存储器单元。
在时间T2之前，CS信号是无效的(例如，无效的低逻辑电平)，并且CA信号对应于取消选择命令DES。在时间T2，CK时钟信号的上升边沿R2使CA信号被接收并解码以标识DES命令。DES命令使激活的存储体被停用。
如先前所描述的，例如针对命令/地址信号使用多电平信号可以允许使用更少的信号来表示相同数量的命令和/或地址，或使用相同数量的信号来表示更多数量的命令和/或地址。
图10是根据本公开的实施例的命令结构1000，例如，用于多电平命令和地址信号的命令和地址的图。在本公开的一些实施例中，命令结构1000可以与图1的系统100一起使用。例如，由控制器10提供给存储器系统105的多电平命令和地址信号可以表示具有如图10所示的命令结构的命令和地址。在本公开的一些实施例中，命令结构1000可以与图2的半导体器件200一起使用。例如，由半导体器件200接收的多电平命令和地址信号可以表示具有如图10所示的命令结构的命令和地址。
命令结构1000示出了提供给选择端子的选择信号CS以及提供给命令/地址端子的多电平命令和地址信号CA0-CA5。在本公开的一些实施例中，向命令/地址端子提供三电平CA信号。CA信号中包含可以用于另外的特征的多用途输出(MPO)。例如，在本公开的一些实施例中，MPO可以用于向控制器(例如，图1的控制器10)提供纠错码(ECC)透明度。在本公开的一些实施例中，MPO可以另外地或可替代地用于向控制器提供按需反馈(例如，针对WRITELink ECC向控制器提供不可纠正的错误报告)。MPO可以用于本公开的其它实施例中的其它特征。例如，在本公开的一些实施例中，可以提供另外的命令和地址信号CA6而非MPO，以提供命令和/或地址范围的扩展集合。
命令结构1000所示的示例命令和地址包含激活命令ACT-1和ACT-2。ACT-1命令和ACT-2命令中的每个命令都包含第一部分和第二部分。第一部分在时钟信号(例如，CK时钟信号)的上升边沿内被接收，并且第二部分在时钟信号的下降边沿内被接收。ACT-1命令和ACT-2命令的第一部分可以包含命令操作数和地址。命令操作数可以标识命令，并且地址可以是激活命令所指向的存储器地址的一部分。第二部分可以包含地址，例如，激活命令所指向的存储器存储体的地址，以及激活命令所指向的存储器地址的其它部分。ACT-1命令和ACT-2命令可以配对，使得完整的存储器地址由包含在激活命令中的存储器地址的部分提供。
参考命令结构1000，当CS信号有效并且当多电平命令信号CA0＝1且CA1＝0(例如，命令操作数为10)时，在CK时钟信号的上升时钟边沿R处接收ACT-1命令的第一部分。多电平信号CA2和CA3表示存储器地址(例如，行地址)的三个位R[18:20]，并且多电平信号CA4和CA5表示存储器地址的另外三个位R[21:23]。在CK时钟信号的下降时钟边沿F处接收ACT-1命令的第二部分。ACT-1命令的第二部分包含存储器地址(例如，存储器存储体地址和行地址)。例如，多电平信号CA0和CA1表示存储体地址的三个位BA[0:2]，并且多电平信号CA2和CA3表示存储体地址的另外两个位BA[3:4]和一个位标记。多电平信号CA4和CA5表示存储器地址的另外三个位R[15:17]。
在ACT-1命令的第二部分后，当CS信号有效并且多电平命令信号CA0＝1且CA1＝1(例如，命令操作数为11)时，在CK时钟信号的上升时钟边沿R处接收ACT-2命令的第一部分。多电平信号CA2和CA3表示存储器地址的三个位R[9:11]，并且多电平信号CA4和CA5表示存储器地址的另外三个位R[12:14]。在CK时钟信号的下降时钟边沿F处接收ACT-2命令的第二部分。ACT-2命令的第二部分包含存储器地址(例如，行地址)。例如，多电平信号CA0和CA1表示存储器地址的三个位R[0:2]，多电平信号CA2和CA3表示存储器地址的另外三个位R[3:5]，并且多电平信号CA4和CA5表示存储器地址的另外三个位R[6:8]。
在接收到ACT-1和ACT-2命令后，对应于存储器存储体地址BA[0:4]的存储器存储体被激活，并且对应于存储器地址R[0:23]的存储器准备用于存储器操作(例如，存储器存取操作)。
图11是根据本公开的实施例的多电平输入缓冲器1110、命令和地址(CA)输入解码器电路1120以及输出信号(CA_H/L)锁存器1130的框图。在本公开的一些实施例中，多电平输入缓冲器1110、命令和地址输入解码器电路1120以及高和低输出信号锁存器1130可以包含在图2的半导体器件200的命令/地址输入电路205中。
在本公开的一些实施例中，多电平输入缓冲器1110、CA输入解码器电路1120和CA_H/L信号锁存器1130可以与图10和12的示例命令一起使用以从多电平输入信号(例如，CA0和CA1)提供表示非二进制值(例如，0、1和2)和二进制值(例如，0和1)的内部信号。表示非二进制值和/或二进制值的信号可以提供给命令解码器和/或地址解码器(例如，图2的命令解码器215和地址解码器212)。例如，在本公开的一些实施例中，输出信号(例如，CAO0_H/L和CAO1_H/L)可以由CA_H/L锁存器1130提供给命令解码器，并且CA输入解码器电路1120可以将解码信号(例如，CAO0-CAO2)提供给地址解码器。在本公开的一些实施例中，在时钟信号的上升边沿内(例如，CK_R时钟有效)由CA_H/L锁存器1130提供输出信号，并且在时钟信号的下降边沿内(例如，CK_F时钟信号有效)由CA输入解码器电路1120提供解码信号。
在本公开的其中使用多于两个多电平信号的实施例中，可以包含多电平输入缓冲器1110、CA输入解码器电路1120和/或CA_H/L信号锁存器1130中的一些或全部中的另外的多电平输入缓冲器、CA输入解码器电路和/或CA_H/L信号锁存器。例如，对于每对多电平CA信号(例如，CA2-CA5)，可以包含另外的多电平输入缓冲器1110。另外的CA输入解码器电路可以被包含在内和/或可以一起组合成一个CA输入解码器电路1120以提供解码信号。另外的CA_H/L信号锁存器1130被包含在内和/或可以一起组合成一个CA_H/L信号锁存器1130以提供CA_H/L信号。
在本公开的一些实施例中，多电平输入缓冲器1110可以包含图3的多电平输入缓冲器310或图7的多电平输入缓冲器700。在本公开的一些实施例中，多电平输入缓冲器电路1115(0)和/或1115(1)可以包含图3的多电平输入缓冲器电路315、图4的多电平输入缓冲器电路400或图7的多电平输入缓冲器电路715。在本公开的一些实施例中，如参考图8的两个三电平输入信号CA1和CA0、输出信号CA1_H和CA1_L以及CA0_H和CA0L以及解码信号CAO2-CAO0之间的关系所描述的，多电平输入缓冲器1110可以提供输出信号。
在本公开的一些实施例中，CA输入解码器电路1120可以包含图3的命令和地址输入解码器电路320。在本公开的一些实施例中，如参考图8的两个三电平输入信号CA1和CA0、高和低输出信号CA1_H和CA1_L以及CA0_H和CA0L以及解码信号CAO2-CAO0之间的关系所描述的，CA输入解码器电路1120可以提供解码信号。
图12是根据本公开的实施例的命令结构1200，例如，用于多电平命令和地址信号的命令和地址的图。在本公开的一些实施例中，命令结构1200可以与图1的系统100一起使用。例如，由控制器10提供给存储器系统105的多电平命令和地址信号可以表示具有如图12所示的命令结构的命令和地址。在本公开的一些实施例中，命令结构1200可以与图2的半导体器件200一起使用。例如，由半导体器件200接收的多电平命令和地址信号可以表示具有如图12所示的命令结构的命令和地址。
命令结构1200中所示的示例命令包含先前参考图10描述的激活命令ACT-1和ACT-2。图12包含可以由多电平命令和地址信号CA标识的命令的另外的实例。例如，图12包含命令预充电PRE、刷新REF、写入16位WR16、写入32位WR32、屏蔽写入MWR、读取16位RD16和读取32位RD32。示例命令不旨在将本公开的范围限于图12所示的具体命令并且仅作为实例来提供。
与图10的命令结构一样，图12的命令结构示出了提供给选择端子的选择信号CS以及提供给命令/地址端子的多电平命令和地址信号CA0-CA5。在本公开的一些实施例中，向命令/地址端子提供三电平命令和地址信号。如先前所描述的，命令地址信号中包含可以用于另外的特征的多用途输出(MPO)。然而，例如，在本公开的一些实施例中，可以提供另外的命令和地址信号CA6而非MPO，以提供命令和/或地址范围的扩展集合。
图12的示例命令中的许多命令具有与先前描述的激活命令ACT-1和ACT-2的结构相似的结构。例如，所述命令中的许多命令包含第一部分和第二部分。第一部分在时钟信号(例如，CK时钟信号)的上升边沿R内被接收，并且第二部分在时钟信号的下降边沿F内被接收。命令的第一部分可以包含命令操作数和地址，并且第二部分可以包含地址。命令操作数可以标识命令，并且地址可以是命令所指向的存储器地址，例如，命令所指向的存储器存储体和存储器的列。对于这些示例命令，如WR16、WR32、MWR、RD16和RD32，所述两个部分定义了命令并且提供了存储器存储体地址的存储器地址BA[0:4]和列地址的存储器地址C[0:5]。
图12的示例命令中的其它命令可以包含经修改的结构。例如，参考示例命令PRE和REF，第一部分包含多电平信号CA0-CA3的命令操作数和多电平信号CA4和CA5的特征设置，并且第二部分包含命令所指向的多电平信号CA0-CA3的存储器地址(例如，存储器存储体地址RA[0:4])以及多电平信号CA4和CA5的特征设置。
参考图10和12的示例命令，多电平CA0-CA5信号用于提供命令操作数以标识命令并且提供存储器地址(例如，存储器存储体地址、行地址和列地址(虽然未示出))。在本公开的一些实施例中，命令操作数可以由非二进制值(例如，0、1、2等)表示，并且存储器地址可以由二进制值(例如，位0和1)表示。在本公开的一些实施例中，命令操作数和存储器地址可以由二进制值表示。在本公开的一些实施例中，命令操作数和存储器地址可以由非二进制值表示。
在本公开的一些实施例中，一些或所有多电平CA信号可以表示非二进制值。在本公开的一些实施例中，一些或所有多电平CA信号可以表示二进制值。在本公开的一些实施例中，多电平CA信号可以表示非二进制值和二进制值的组合。
在本公开的一些实施例中，多电平输入缓冲器和多电平输入缓冲器电路(例如，图3的多电平输入缓冲器310和多电平输入缓冲器电路315、图4的多电平输入缓冲器电路400、图7的多电平输入缓冲器700和多电平输入缓冲器电路715)可以提供表示多电平信号的非二进制值(例如，图5的三电平输入信号与由三电平输入信号所表示的逻辑值之间的关系)的输出信号(例如，高输出信号CA_H和低输出信号CA_L)。在本公开的一些实施例中，命令和地址输入解码器电路(例如，命令和地址输入解码器电路320)可以例如基于来自多电平输入缓冲器的输出信号(例如，图8的两个三电平输入信号、输出信号和解码信号之间的关系)提供表示二进制值的解码信号(例如，CAOn)。
在不脱离本公开的范围的情况下，可以修改图10和12中所示的示例命令的细节。例如，可以修改表示存储器地址的位数，命令可以具有更多或更少的部分，所述部分中包含的信息可以不同，用于命令的多电平信号的数量可以更多或更少，可以包含另外的和/或替代性的命令、不同的命令操作数等，并且仍然在本公开的范围内。
描述了某些细节以提供对本公开的实例的充分理解。然而，对于本领域的技术人员而言将清楚的是，可以在没有这些特定细节的情况下实践本公开的实例。此外，本文描述的本公开的特定实例不应被解释为将本公开的范围限制于这些特定实例。在其它情况下，未详细示出众所周知的电路、控制信号、定时方案和软件操作，以避免不必要地模糊本公开。另外，如“耦接(couples和coupled)”等术语意指两个组件可以直接地或间接地电耦接。间接耦接可以暗指两个组件通过一或多个中间组件耦接。
根据前述内容，应当理解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开的范围不应受本文所描述的任何具体实施例的限制。

Claims (29)

1.一种装置，其包括：
地址解码器，所述地址解码器被配置成接收地址信号并且提供解码地址；
命令解码器，所述命令解码器被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号；以及
命令/地址输入电路，所述命令/地址输入电路被配置成接收多电平命令和地址信号并且将表示所述多电平命令和地址信号的值的输出信号提供给所述地址解码器和所述命令解码器，其中多个所述命令和地址信号表示更多个位。
2.根据权利要求1所述的装置，其中所述多电平命令和地址信号包含表示三位地址信息的至少两个多电平命令和地址信号。
3.根据权利要求1所述的装置，其中所述多电平命令和地址信号包括三电平信号。
4.根据权利要求1所述的装置，其中所述命令/地址输入电路包括：
多电平输入缓冲器，所述多电平输入缓冲器被配置成接收所述多电平命令和地址信号并且针对所述多电平命令和地址信号中的每个多电平命令和地址信号提供相应的输出信号，所述相应的输出信号具有基于相应的多电平命令和地址信号的逻辑电平；
命令和地址输入解码器电路，所述命令和地址输入解码器电路被配置成从所述多电平输入缓冲器接收所述输出信号，并且被配置成提供表示所述多电平命令和地址信号的所述位的解码信号。
5.根据权利要求4所述的装置，其中所述命令/地址输入电路进一步包括信号锁存器，所述信号锁存器被配置成锁存来自所述多电平输入缓冲器的所述输出信号。
6.根据权利要求4所述的装置，其中所述多电平输入缓冲器包括各自被配置成接收所述多电平命令和地址信号中的相应多电平命令和地址信号的多个多电平输入缓冲器电路，所述多个多电平输入缓冲器中的每个多电平输入缓冲器包括：
被配置成接收所述相应多电平命令和地址信号并且接收第一参考电压的第一缓冲器电路，所述第一缓冲器电路被配置成基于所述相应多电平命令和地址信号的相对于所述第一参考电压的电压来提供所述输出信号中的第一输出信号；以及
被配置成接收所述相应多电平命令和地址信号并且接收第二参考电压的第二缓冲器电路，所述第二缓冲器电路被配置成基于所述相应多电平命令和地址信号的相对于所述第二参考电压的电压来提供所述输出信号中的第二输出信号。
7.一种装置，其包括：
地址解码器，所述地址解码器被配置成接收地址信号并且提供解码地址；
命令解码器，所述命令解码器被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号；以及
命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且将表示所述多个多电平命令和地址信号的值的输出信号提供给地址解码器和命令解码器，其中每个多电平命令和地址信号具有对应于三个或更多个不同值之一的相应电压。
8.根据权利要求7所述的装置，其中每个多电平命令和地址信号具有对应于0、1或2的电压。
9.根据权利要求7所述的装置，其中提供给所述地址解码器的所述多个多电平命令和地址信号的所述值由位表示，并且提供给所述命令解码器的所述多个多电平命令和地址信号的所述值由具有与非二进制值相对应的逻辑电平的输出信号表示。
10.根据权利要求9所述的装置，其中所述命令/地址输入电路被配置成基于两个多电平命令和地址信号的所述值向所述地址解码器提供三个位。
11.根据权利要求9所述的装置，其中所述命令/地址输入电路被配置成基于一个多电平命令和地址信号向所述命令解码器提供四个输出信号。
12.一种装置，其包括：
地址解码器，所述地址解码器被配置成接收地址信号并且提供解码地址；
命令解码器，所述命令解码器被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号；以及
命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且将输出信号提供给所述地址解码器和所述命令解码器，其中所述输出信号包含表示二进制值的信号和表示非二进制值的信号。
13.根据权利要求12所述的装置，其中所述表示二进制值的信号对应于内部地址信号，并且所述表示非二进制值的信号对应于内部命令信号。
14.根据权利要求13所述的装置，其中所述命令/地址输入电路包括多电平输入缓冲器，所述多电平输入缓冲器被配置成接收所述多个多电平命令和地址信号并且针对所述多个多电平命令和地址信号中的每个多电平命令和地址信号提供相应的一对输出信号，所述一对输出信号具有基于由相应多电平命令和地址信号表示的值的相应逻辑电平。
15.根据权利要求14所述的装置，其中所述命令/地址输入电路进一步包括命令和地址输入解码器电路，所述命令和地址输入解码器电路被配置成基于来自所述多电平输入缓冲器的多对输出信号来提供解码信号，其中所述解码信号表示位并且被提供给所述地址解码器。
16.根据权利要求14所述的装置，其中所述命令/地址输入电路进一步包括信号锁存器，所述信号锁存器被配置成从所述多电平输入缓冲器接收多对输出信号并且将所述多对输出信号提供给所述命令解码器。
17.一种装置，其包括：
地址解码器，所述地址解码器被配置成接收地址信号并且提供解码地址；
命令解码器，所述命令解码器被配置成接收内部命令信号并且提供用于执行存储器操作的内部控制信号；以及
命令/地址输入电路，所述命令/地址输入电路被配置成接收多个多电平命令和地址信号并且将输出信号提供给所述地址解码器和所述命令解码器，其中所述多电平命令和地址信号表示命令结构，所述命令结构包含用于标识存储器命令的命令操作数并且进一步包含用于标识所述存储器命令所指向的存储器位置的存储器地址信息，
其中所述命令操作数由所述多个多电平命令和地址信号的第一部分表示，并且所述第一部分的所述多电平命令和地址信号中的每个多电平命令和地址信号表示非二进制值，并且其中所述地址信息由所述多个多电平命令和地址信号的第二部分表示，并且所述第二部分的所述多电平命令和地址信号表示存储器地址信息的位。
18.根据权利要求17所述的装置，其中所述第二部分的多电平命令和地址信号对表示三位存储器地址信息。
19.根据权利要求17所述的装置，其中所述命令结构包含第一部分和第二部分，所述第一部分在时钟信号的上升边沿内由所述命令/地址输入电路接收，并且所述第二部分在所述时钟信号的下降边沿内由所述命令/地址输入电路接收。
20.根据权利要求19所述的装置，其中所述第一部分的所述多个多电平命令和地址信号中的第一多电平命令和地址信号和第二多电平命令和地址信号表示所述命令操作数，并且其中所述第二部分的所述多个多电平命令和地址信号中的第一多电平命令和地址信号和第二多电平命令和地址信号表示地址信息。
21.一种装置，其包括：
命令和地址总线；
控制器，所述控制器被配置成向所述命令和地址总线提供多电平命令和地址信号，所述多电平命令和地址信号各自具有对应于至少三个或更多个不同值之一的相应电压；以及
存储器系统，所述存储器系统通过所述命令和地址总线耦接到所述控制器，所述存储器系统包含多个存储器，所述存储器中的每个存储器被配置成接收所述多电平命令和地址信号并且解码所述多电平命令和地址信号以表示存储器地址的二进制值。
22.根据权利要求21所述的装置，其中所述存储器系统的所述存储器中的每个存储器被进一步配置成接收所述多电平命令和地址信号并且将所述命令和地址信号解码为命令操作数的非二进制值。
23.一种装置，其包括：
存储器，所述存储器被配置成接收多个多电平命令和地址信号，所述多电平命令和地址信号表示包含命令操作数和存储器地址的命令结构，所述多电平命令和地址信号具有对应于非二进制值的相应电压，其中所述存储器包含：
用于基于所述多电平命令和地址信号提供表示所述命令操作数的内部命令信号的构件；
用于提供表示所述存储器地址的内部地址信号的构件，所述存储器地址包含由所述内部地址信号表示的多个位；以及
用于基于所述内部命令信号对基于所述内部地址信号的存储器位置执行存储器操作的构件。
24.一种方法，其包括：
在存储器处接收表示包含命令操作数和存储器地址的命令结构的多个多电平命令和地址信号，所述多电平命令和地址信号具有对应于至少三个不同电压之一的相应电压，所述至少三个不同电压中的每个电压对应于不同的值；
基于所述多电平命令和地址信号提供表示所述命令操作数的内部命令信号；
提供表示所述存储器地址的内部地址信号，所述存储器地址包含由所述内部地址信号表示的多个位；以及
基于所述内部命令信号对基于所述内部地址信号的存储器位置执行存储器操作。
25.根据权利要求24所述的方法，其中提供所述内部命令信号包括基于多电平命令和地址信号中的每个多电平命令和地址信号提供输出信号，其中所述输出信号表示相应的多电平命令和地址信号的值。
26.根据权利要求25所述的方法，其中提供所述内部地址信号包括解码多个多电平命令和地址信号的所述输出信号并且提供解码信号，所述解码信号的逻辑电平基于所述输出信号的逻辑电平。
27.根据权利要求24所述的方法，其中提供内部地址信号包括由所述多电平命令和地址信号中的两个多电平命令和地址信号提供所述存储器地址的三个位。
28.根据权利要求24所述的方法，其中提供内部命令信号包括提供具有相应逻辑电平的多个输出信号，所述相应逻辑电平基于由多电平命令和地址信号表示的值。
29.根据权利要求28所述的方法，其中提供内部地址信号包括基于所述多个输出信号提供所述存储器地址的位。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
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Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990705A (en) 1997-06-04 1999-11-23 Oak Technology, Inc. CMOS I/O circuit with high-voltage input tolerance
US6028449A (en) 1997-08-05 2000-02-22 Lsi Logic Corporation Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance
US5973534A (en) 1998-01-29 1999-10-26 Sun Microsystems, Inc. Dynamic bias circuit for driving low voltage I/O transistors
US6178133B1 (en) * 1999-03-01 2001-01-23 Micron Technology, Inc. Method and system for accessing rows in multiple memory banks within an integrated circuit
TW477949B (en) 1999-12-20 2002-03-01 Winbond Electronics Corp Data processing system
US6728159B2 (en) 2001-12-21 2004-04-27 International Business Machines Corporation Flexible multibanking interface for embedded memory applications
US6998892B1 (en) 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US6982587B2 (en) 2002-07-12 2006-01-03 Rambus Inc. Equalizing transceiver with reduced parasitic capacitance
US6753698B2 (en) 2002-08-08 2004-06-22 International Business Machines Corporation Low power low voltage transistor—transistor logic I/O driver
US7308048B2 (en) 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
US7219319B2 (en) 2004-03-12 2007-05-15 Sensory Networks, Inc. Apparatus and method for generating state transition rules for memory efficient programmable pattern matching finite state machine hardware
US7280054B2 (en) 2004-12-02 2007-10-09 Nokia Corporation Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal
US7164998B2 (en) 2005-02-22 2007-01-16 Freescale Semiconductor, Inc. Method for determining programmable coefficients to replicate frequency and supply voltage correlation in an integrated circuit
US7656954B1 (en) 2005-11-30 2010-02-02 Nvidia Corporation Single-ended tri-level encoding/decoding
US7483334B2 (en) * 2006-09-26 2009-01-27 Micron Technology, Inc. Interleaved input signal path for multiplexed input
US7996705B2 (en) 2006-12-14 2011-08-09 Seiko Epson Corporation Signal bus, multilevel input interface and information processor
US7755409B2 (en) 2006-12-14 2010-07-13 Seiko Epson Corporation Clock signal generator
US7443194B1 (en) 2008-04-24 2008-10-28 International Business Machines Corporation I/O driver for integrated circuit with output impedance control
KR101521997B1 (ko) * 2008-06-19 2015-05-22 삼성전자주식회사 멀티 레벨 시그널링을 사용하는 메모리 카드 및 그것을포함하는 메모리 시스템
US8180007B2 (en) 2010-01-14 2012-05-15 Freescale Semiconductor, Inc. Method for clock and data recovery
KR101053542B1 (ko) 2010-04-12 2011-08-03 주식회사 하이닉스반도체 데이터 스트로브 신호 출력 드라이버
US8656263B2 (en) 2010-05-28 2014-02-18 Stec, Inc. Trellis-coded modulation in a multi-level cell flash memory device
US8013648B1 (en) 2010-07-13 2011-09-06 Himax Technologies Limited Output slew-rate controlled interface and method for controlling the output slew-rate of an interface
US9484891B2 (en) 2011-01-25 2016-11-01 Rambus Inc. Multi-modal communication interface
US8497706B2 (en) 2011-08-15 2013-07-30 Micron Technology, Inc. Adjustable data drivers and methods for driving data signals
US8437343B1 (en) 2012-05-22 2013-05-07 Intel Corporation Optimized link training and management mechanism
MY169964A (en) 2012-06-29 2019-06-19 Intel Corp An architected protocol for changing link operating mode
JP6134201B2 (ja) 2013-05-22 2017-05-24 ヤマハ発動機株式会社 プリント基板用作業装置
US20150348491A1 (en) 2014-05-30 2015-12-03 Qualcomm Mems Technologies, Inc. Robust driver with multi-level output
US9337807B2 (en) 2014-09-30 2016-05-10 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
US9536600B2 (en) * 2014-10-22 2017-01-03 International Business Machines Corporation Simultaneous multi-page commands for non-volatile memories
US10015027B2 (en) 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
US9613664B2 (en) * 2015-01-20 2017-04-04 Samsung Electronics Co., Ltd. Method of operating memory device including multi-level memory cells
KR20170008077A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템
CN105337616B (zh) 2015-12-04 2018-11-20 上海兆芯集成电路有限公司 数字转模拟转换器以及高压容差电路
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
KR102529968B1 (ko) 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US9911469B1 (en) 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits
US10373674B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Apparatuses and methods for data transmission offset values in burst transmissions
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10043557B1 (en) * 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory
CN113874940A (zh) 2019-05-30 2021-12-31 美光科技公司 包含多电平命令和地址信号的装置和方法

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