KR20220000423A - 멀티레벨 커맨드 및 어드레스 신호를 포함하는 장치 및 방법 - Google Patents
멀티레벨 커맨드 및 어드레스 신호를 포함하는 장치 및 방법 Download PDFInfo
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Abstract
멀티레벨 커맨드 및 어드레스(command and address, CA) 신호가 제어기로부터 메모리 시스템으로 커맨드 및 메모리 어드레스들을 제공하는 데 사용된다. 멀티레벨 신호들을 사용하면, CA 신호들은 동일한 수의 커맨드 및/또는 어드레스 공간을 나타내는 데 이진 신호들에 비해 더 적은 신호를 사용하는 것, 또는 동일한 수의 멀티레벨 CA 신호를 사용하여 더 많은 수의 커맨드 및/또는 어드레스 공간을 나타내는 것을 가능하게 할 수 있다. 커맨드 세트 및/또는 어드레스 공간을 감소시키지 않고 외부 커맨드/어드레스 단자들의 수가 감소될 수 있다. 대안적으로, 다수의 외부 단자들이 유지되지만, 확장된 커맨드 세트 및/또는 어드레스 공간을 제공할 수 있다.
Description
관련 출원 상호 참조
본 출원은 2019년 5월 30일에 출원된 미국 가 출원 제62/854,525호의 출원 이익을 주장한다. 이 출원은 모든 용도로 이의 전문이 본원에 원용된다.
반도체 메모리들은 나중에 검색될 수 있는 데이터를 저장하기 위해 많은 전자 시스템들에서 사용된다. 전자 시스템들에 대한 수요가 더 빠르고, 더 큰 메모리 용량, 및 추가적인 특징들을 갖도록 증가함에 따라, 더 빠르게 액세스될 수 있고, 더 많은 데이터를 저장할 수 있으며, 새로운 특징들을 포함할 수 있는 반도체 메모리들이 변화하는 요구들을 충족시키기 위해 계속해서 개발되었다. 반도체 메모리들의 각 계속되는 세대는 전자 시스템들에서 메모리들의 성능을 개선하기 위한 목적으로 개발된다.
반도체 메모리들은 일반적으로 커맨드 및 어드레스 신호들, 및 클록 신호들을 메모리들에 제공함으로써 제어된다. 다양한 신호들은 예를 들어, 메모리 제어기에 의해 제공될 수 있다. 커맨드 및 어드레스 신호들은 메모리 어드레스들에 대응하는 메모리 위치들에서 다양한 메모리 연산들을 수행하도록 반도체 메모리들을 제어하는 메모리 커맨드들 및 메모리 어드레스들, 예를 들어, 메모리로부터 데이터를 검색하기 위한 판독 연산, 및 데이터를 메모리에 저장하기 위한 기입 연산을 포함한다. 판독 데이터 및 기입 데이터는 클록 신호들 중 하나 이상, 예를 들어, 시스템 클록 신호들(CK 및 CKF)에 대한 알려져 있는 타이밍으로 제어기와 메모리들 사이에서 제공될 수 있다.
예를 들어, 증가된 메모리 용량 및 더 많은 수의 커맨드들 및 피처들을 통해 더 큰 성능을 갖는 반도체 메모리들이 개발됨에 따라, 이에 대응하여 메모리 커맨드들 및 메모리 어드레스들의 수도 증가할 수 있다. 그 결과, 커맨드 및 어드레스 신호들의 형태인 더 큰 메모리 제어 정보가 마찬가지로 증가할 수 있어, 커맨드 및 어드레스 신호들을 수신하는 추가적인 외부 단자들을 필요로 하는 경우가 많다. 그러나, 외부 단자들을 추가하는 것은 반도체 메모리 다이 크기를 증가시키고 회로 복잡도를 증가시킬 수 있으며, 둘 모두는 바람직하지 않을 수 있다. 미래의 반도체 메모리 설계는 커맨드 및 어드레스 신호들을 통해 메모리 제어 정보를 제공하는 현재의 접근법들에 의해 야기되는 설계 제한 사항들을 깨는 솔루션들로부터 이익을 얻을 것이다.
멀티레벨 커맨드 및 어드레스 신호들을 포함하는 장치들 및 방법들이 개시된다. 예를 들어, 예시적인 장치는 어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더, 및 내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더를 포함한다. 예시적인 장치는 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 멀티레벨 커맨드 및 어드레스 신호들의 값들을 나타내는 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로를 더 포함한다. 복수의 커맨드 및 어드레스 신호들은 더 큰 복수의 비트들을 나타낸다.
또 다른 예시적인 장치는 어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더, 및 내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더를 포함한다. 예시적인 장치는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 복수의 멀티레벨 커맨드 및 어드레스 신호들의 값들을 나타내는 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로를 더 포함한다. 각 멀티레벨 커맨드 및 어드레스 신호는 세 개 이상의 상이한 값들 중 하나에 대응하는 각 전압을 가진다.
또 다른 예시적인 장치는 어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더, 및 내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더를 포함한다. 예시적인 장치는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로를 더 포함한다. 출력 신호들은 이진 값들을 나타내는 신호들 및 비-이진 값들을 나타내는 신호들을 포함한다.
또 다른 예시적인 장치는 어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더, 및 내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더를 포함한다. 예시적인 장치는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로를 더 포함한다. 멀티레벨 커맨드 및 어드레스 신호들은 메모리 커맨드를 식별하기 위한 커맨드 피연산자를 포함하고, 메모리 커맨드가 가리키는 메모리 위치를 식별하기 위한 메모리 어드레스 정보를 더 포함하는 커맨드 구조를 나타낸다. 커맨드 피연산자는 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제1 부분에 의해 표현되며, 제1 부분의 멀티레벨 커맨드 및 어드레스 신호들 각각은 비-이진 값을 나타낸다. 어드레스 정보는 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제2 부분에 의해 표현되며, 제2 부분의 멀티레벨 커맨드 및 어드레스 신호들은 메모리 어드레스 정보의 비트들을 나타낸다.
또 다른 예시적인 장치는 어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더, 및 내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더를 포함한다. 예시적인 장치는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로를 더 포함한다. 멀티레벨 커맨드 및 어드레스 신호들은 메모리 커맨드를 식별하기 위한 커맨드 피연산자를 포함하고, 메모리 커맨드가 가리키는 메모리 위치를 식별하기 위한 메모리 어드레스 정보를 더 포함하는 커맨드 구조를 나타낸다. 커맨드 피연산자는 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제1 부분에 의해 표현되며, 제1 부분의 멀티레벨 커맨드 및 어드레스 신호들 각각은 비-이진 값을 나타낸다. 어드레스 정보는 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제2 부분에 의해 표현되며, 제2 부분의 멀티레벨 커맨드 및 어드레스 신호들은 메모리 어드레스 정보의 비트들을 나타낸다.
또 다른 예시적인 장치는 커맨드 및 어드레스 버스, 제어기, 및 메모리 시스템을 포함한다. 제어기는 커맨드 및 어드레스 버스에 멀티레벨 커맨드 및 어드레스 신호들을 제공하도록 구성된다. 멀티레벨 커맨드 및 어드레스 신호들 각각은 적어도 세 개 이상의 상이한 값들 중 하나에 대응하는 각 전압을 가진다. 메모리 시스템은 커맨드 및 어드레스 버스를 통해 제어기에 커플링되고, 복수의 메모리들을 포함한다. 메모리들 각각은 멀티레벨 커맨드 및 어드레스 신호들을 수신하고 메모리 어드레스의 이진 값들을 나타내기 위해 멀티레벨 커맨드 및 어드레스 신호들을 디코딩하도록 구성된다.
또 다른 예시적인 장치는 커맨드 피연산자 및 메모리 어드레스들을 포함하는 커맨드 구조를 나타내는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하도록 구성된 메모리를 포함한다. 멀티레벨 커맨드 및 어드레스 신호들은 비-이진 값에 대응하는 각 전압들을 가진다. 메모리는 멀티레벨 커맨드 및 어드레스 신호들에 기초하여 커맨드 피연산자를 나타내는 내부 커맨드 신호들을 제공하는 수단, 및 메모리 어드레스들을 나타내는 내부 어드레스 신호들을 제공하는 수단을 포함한다. 메모리 어드레스들은 내부 어드레스 신호들에 의해 표현되는 복수의 비트들을 포함한다. 메모리는 내부 어드레스 신호들에 기초한 메모리 위치들에 대해 내부 커맨드 신호들에 기초한 메모리 연산들을 수행하는 수단을 더 포함한다.
예시적인 방법은 커맨드 피연산자 및 메모리 어드레스들을 포함하는 커맨드 구조를 나타내는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 메모리에서 수신하는 단계를 포함한다. 멀티레벨 커맨드 및 어드레스 신호들은 적어도 세 개의 상이한 값들 중 하나에 대응하는 각 전압들을 가진다. 적어도 세 개의 상이한 전압들 각각은 상이한 값에 대응한다. 예시적인 방법은 멀티레벨 커맨드 및 어드레스 신호들에 기초하여 커맨드 피연산자를 나타내는 내부 커맨드 신호들을 제공하는 단계, 메모리 어드레스들을 나타내는 내부 어드레스 신호들을 제공하는 단계 - 메모리 어드레스들은 내부 어드레스 신호들에 의해 표현되는 복수의 비트들을 포함함 -, 및 내부 어드레스 신호들에 기초한 메모리 위치들에 대해 내부 커맨드 신호들에 기초한 메모리 연산들을 수행하는 단계를 더 포함한다.
도 1은 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 및 커맨드 및 어드레스 입력 디코더 회로의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로의 개략도이다.
도 5는 본 개시의 일 실시예에 따른 3-레벨 입력 신호와, 3-레벨 입력 신호의 값을 나타내는 출력 신호들의 논리 레벨들 간의 관계의 도해이다.
도 6은 본 개시의 일 실시예에 따른 3-레벨 입력 신호의 전압과 3-레벨 입력 신호에 의해 표현되는 논리 값들 간의 관계의 도해이다.
도 7은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로 쌍을 포함하는 멀티레벨 입력 버퍼의 개략도이다.
도 8은 본 개시의 일 실시예에 따른 두 개의 3-레벨 입력 신호들, 출력 신호들, 및 디코딩된 신호들 간의 관계의 도해이다.
도 9는 본 개시의 일 실시예에 따른 반도체 디바이스에서 커맨드들 및/또는 어드레스들을 수신하기 위한 다양한 신호들을 도시한 타이밍도이다.
도 10은 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조, 예를 들어 커맨드들 및 어드레스들의 도해이다.
도 11은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼, 커맨드 및 어드레스(CA) 입력 디코더 회로, 및 신호 래치의 블록도이다.
도 12는 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조, 예를 들어 커맨드들 및 어드레스들의 도해이다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 및 커맨드 및 어드레스 입력 디코더 회로의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로의 개략도이다.
도 5는 본 개시의 일 실시예에 따른 3-레벨 입력 신호와, 3-레벨 입력 신호의 값을 나타내는 출력 신호들의 논리 레벨들 간의 관계의 도해이다.
도 6은 본 개시의 일 실시예에 따른 3-레벨 입력 신호의 전압과 3-레벨 입력 신호에 의해 표현되는 논리 값들 간의 관계의 도해이다.
도 7은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로 쌍을 포함하는 멀티레벨 입력 버퍼의 개략도이다.
도 8은 본 개시의 일 실시예에 따른 두 개의 3-레벨 입력 신호들, 출력 신호들, 및 디코딩된 신호들 간의 관계의 도해이다.
도 9는 본 개시의 일 실시예에 따른 반도체 디바이스에서 커맨드들 및/또는 어드레스들을 수신하기 위한 다양한 신호들을 도시한 타이밍도이다.
도 10은 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조, 예를 들어 커맨드들 및 어드레스들의 도해이다.
도 11은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼, 커맨드 및 어드레스(CA) 입력 디코더 회로, 및 신호 래치의 블록도이다.
도 12는 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조, 예를 들어 커맨드들 및 어드레스들의 도해이다.
제어기와 메모리 시스템 사이에 정보를 제공하기 위해 멀티레벨 신호들을 사용하는 장치들 및 방법들이 설명된다. 본 개시의 일부 실시예들에서, 멀티레벨 커맨드 및 어드레스(command and address, CA) 신호가 제어기로부터 메모리 시스템으로 커맨드 및 메모리 어드레스들을 제공하는 데 사용된다. 예를 들어, CA 신호들에 대해, 멀티레벨 신호들을 사용하는 것은 동일한 수의 커맨드 및/또는 어드레스 공간을 나타내는 데 (이진 신호들에 비해) 더 적은 신호를 사용하는 것, 또는 동일한 수의 신호를 사용하여 더 많은 수의 커맨드 및/또는 어드레스 공간을 나타내는 것을 가능하게 할 수 있다. 전자의 예에서, 커맨드 세트 및/또는 어드레스 공간을 감소시키지 않고 외부 단자들(예를 들어, 커맨드/어드레스 단자들)의 수가 감소될 수 있다. 후자의 예에서, 다수의 외부 단자들이 유지되지만, 확장된 커맨드 세트 및/또는 어드레스 공간을 제공할 수 있다.
도 1은 본 개시의 일 실시예에 따른 시스템(100)의 블록도이다. 시스템(100)은 제어기(10) 및 메모리 시스템(105)을 포함한다. 메모리 시스템(105)은 메모리들(110(0)-110(p))(예를 들어, "디바이스 0" 내지 "디바이스 p" - 여기서 p는 0이 아닌 정수임)을 포함한다. 메모리들(110)은 본 개시의 일부 실시예들에서, 동적 랜덤 액세스 메모리(DRAM), 이를테면 저전력 더블 데이터 레이트(LPDDR) DRAM일 수 있다. 메모리들(110(0)-110(p))은 각각 커맨드/어드레스, 데이터, 및 클록 버스들에 커플링된다. 버스들 각각은 신호들이 제공되는 하나 이상의 신호 라인들을 포함할 수 있다. 제어기(10) 및 메모리 시스템(105)은 여러 버스들을 통해 통신한다. 예를 들어, 커맨드 및 어드레스(CA) 신호들은 커맨드/어드레스 버스(115) 상에서 메모리 시스템(105)에 의해 수신되고, 데이터는 데이터 버스(125)를 통해 제어기(10)와 메모리 시스템(105)에 제공된다. 다양한 클록 신호들이 클록 버스(130)를 통해 제어기와 메모리 시스템(105) 사이에 제공될 수 있다. 클록 버스(130)는 메모리 시스템(105)에 의해 수신되는 시스템 클록 신호들(CK 및 CKF), 메모리 시스템(105)에 의해 수신되는 데이터 클록 신호들(WCK 및 WCKF), 및 메모리 시스템(105)에 의해 제어기(10)에 제공되는 액세스 데이터 클록 신호(RDQS)를 제공하기 위한 신호 라인들을 포함할 수 있다.
제어기(10)에 의해 메모리 시스템(105)에 제공되는 CK 및 CKF 신호들은 커맨드들 및 어드레스들의 제공 및 수신 타이밍을 맞추는 데 사용된다. WCK 및 WCKF 신호들 및 RDQS 신호는 데이터의 제공 타이밍을 맞추는 데 사용된다. CK 및 CKF 신호들이 상보적일 수 있고, WCK 및 WCKF 신호들이 상보적일 수 있다. 제어기(10)에 의해 메모리 시스템(105)에 제공되는 WCK 및 WCKF 신호들은 제어기(10)에 의해 메모리 시스템(105)에 또한 제공되는 CK 및 CKF 신호들에 동기화될 수 있다.
제어기(10)는 메모리 연산들을 수행하기 위한 커맨드들을 메모리 시스템(105)에 제공한다. 메모리 커맨드들의 비제한적인 예들은 다양한 연산들의 타이밍을 제어하기 위한 타이밍 커맨드들, 메모리에 액세스하기 위한 액세스 커맨드들, 이를테면, 판독 연산들을 수행하기 위한 판독 커맨드들 및 기입 연산들을 수행하기 위한 기입 커맨드들을 포함한다. 제어기(10)에 의해 메모리 시스템(105)에 제공되는 커맨드 신호들은 선택 신호들(예를 들어, 칩 선택 CS 신호들(CS0, CS1, CSp))을 더 포함한다. 모든 메모리들(110)에 커맨드들, 어드레스들, 데이터, 및 클록 신호들이 제공되지만, 각 선택 신호 라인 상에 제공되는 선택 신호들이 메모리들(110) 중 어느 것이 커맨드에 응답하고 대응하는 연산을 수행할지를 선택하는 데 사용된다. 본 개시의 일부 실시예들에서, 각 선택 신호는 메모리 시스템(105)의 각 메모리(110)에 제공된다. 제어기(10)는 대응하는 메모리(110)를 선택하기 위해 활성 선택 신호를 제공한다. 각 선택 신호가 활성인 동안, 대응하는 메모리(100)가 커맨드/어드레스 버스(115) 상에서 제공되는 커맨드들 및 어드레스들을 수신하도록 선택된다.
제어기(10)에 의해 메모리 시스템(105)에 제공되는 CA 신호들은 커맨드들 및 어드레스들을 나타내는 멀티레벨 신호들일 수 있다. 멀티레벨 CA 신호들은 다수의 상이한 전압 범위들 중 하나에 대응하는 각 전압 레벨들을 갖는다. 상이한 전압 범위들 각각은 각 값에 대응한다. 멀티레벨 CA 신호들에 의해 표현되는 값들의 조합은 제어기(10)에 의해 발행되는 커맨드들 및 커맨드들이 가리키는 메모리 어드레스들을 메모리 시스템(105)에 의해 식별하는 데 사용된다. 본 개시의 일부 실시예들에서, CA 신호들은 세 개의 상이한 전압 범위들(예를 들어, 3-레벨 시그널링) 중 하나에 대응하는 각 전압 레벨들을 가질 수 있다. 본 개시의 다른 실시예들에서, CA 신호들은 네 개의 상이한 전압 범위들(예를 들어, 4-레벨 시그널링) 중 하나에 대응하는 각 전압 레벨을 가질 수 있다. 본 개시는 3- 또는 4-레벨 시그널링으로 제한되는 것으로 의도되지 않고, 보다 일반적으로, 임의의 특정 수-레벨 시그널링으로 제한되는 것으로 의도되지 않는다.
연산시, 활성화 커맨드 및 판독 커맨드, 및 연관된 어드레스가 제어기(10)에 의해 메모리 시스템(105)에 제공될 때, 선택 신호들에 의해 선택되는 메모리(110)는 커맨드들 및 연관된 어드레스를 수신하고, 연관된 어드레스에 대응하는 메모리 위치로부터의 판독 데이터를 제어기(10)에 제공하는 판독 연산을 수행한다. 선택된 메모리(110)가 판독 데이터를 제어기(10)에 제공하는 것을 준비시, 제어기는 활성 WCK 및 WCKF 신호들을 메모리 시스템(105)에 제공한다. WCK 및 WCKF 신호들은 선택된 메모리(110)에 의해 액세스 데이터 클록 신호(RDQS)를 생성하는 데 사용될 수 있다. RDQS 신호는 판독 데이터를 제어기(10)에 제공하는 타이밍을 맞추기 위해 판독 연산을 수행하는 메모리(110)에 의해 제어기(10)에 제공된다. 제어기(10)는 판독 데이터를 수신하는 데 RDQS 신호를 사용할 수 있다.
활성화 커맨드 및 기입 커맨드, 및 연관된 어드레스가 제어기(10)에 의해 메모리 시스템(105)에 제공될 때, 선택 신호들에 의해 선택되는 메모리(110)는 커맨드들 및 연관된 어드레스를 수신하고, 제어기(10)로부터의 데이터를 연관된 어드레스에 대응하는 메모리 위치에 기입하는 기입 연산을 수행한다. 선택된 메모리(110)가 제어기(10)로부터 기입 데이터를 수신하는 것을 준비시, 제어기는 활성 WCK 및 WCKF 신호들을 메모리 시스템(105)에 제공한다. WCK 및 WCKF 신호들은 선택된 메모리(110)에 의해 기입 데이터를 수신하는 회로들의 연산 타이밍을 맞추는 데 사용될 수 있다. 데이터는 제어기(10)에 의해 제공되고, WCK 및 WCKF 신호들에 따라 메모리 어드레스들에 대응하는 메모리에 기입되는 기입 데이터를 선택된 메모리(110)가 수신한다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다. 장치는 반도체 디바이스(200)일 수 있고, 이와 같이 참조될 것이다. 일부 실시예들에서, 반도체 디바이스(200)는 제한 없이, 예를 들어, 단일 반도체 다이로 통합되는 LPDDR 메모리와 같은 메모리를 포함할 수 있다. 본 개시의 일부 실시예들에서, 반도체 다이는 단지 반도체 디바이스(200)만을 포함할 수 있다. 본 개시의 일부 실시예들에서, 반도체 다이는 동일한 반도체 다이 상에 통합된 다른 시스템들이 내장된 반도체 디바이스(200)를 포함할 수 있다. 반도체 디바이스(200)는 본 개시의 일부 실시예들에서 도 1의 메모리 시스템(105)에 포함될 수 있다. 예를 들어, 메모리들(110) 각각은 반도체 디바이스(200)를 포함할 수 있다.
반도체 디바이스(200)는 메모리 어레이(250)를 포함할 수 있다. 메모리 셀 어레이(250)는 복수의 뱅크들을 포함하며, 각 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 및 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)의 교차점들에 배열되는 복수의 메모리 셀들(MC)을 포함한다. 워드 라인(WL)의 선택은 로우 디코더(240)에 의해 수행되고, 비트 라인(BL)의 선택은 컬럼 디코더(245)에 의해 수행된다. 감지 증폭기들(sense amplifiers, SAMP)은 자신들의 대응하는 비트 라인들(BL)에 대해 위치되고, 적어도 하나의 각 로컬 I/O 라인 쌍(LIOT/B)에 연결되며, 이는 차례로 전달 게이트들(transfer gates, TG) - 이것들은 스위치들로서의 기능을 함 - 을 통해, 적어도 하나의 각 메인 I/O 라인 쌍(MIOT/B)에 연결된다.
반도체 디바이스(200)는 커맨드 및 어드레스 신호들(CA)을 수신하도록 커맨드/어드레스 버스에 커플링된 커맨드/어드레스 단자들을 포함하는 복수의 외부 단자들(예를 들어, 핀들)을 채용할 수 있다. CA 신호들은 커맨드들 및 어드레스들을 나타내는 멀티레벨 신호들일 수 있다. 예를 들어, CA 신호들은 커맨드 피연산자 및 메모리 어드레스들을 포함하는 커맨드 구조를 갖는 커맨드들 및 어드레스들을 나타낼 수 있다.
커맨드/어드레스 입력 회로(205)는 커맨드/어드레스 단자들에서 CA 신호들을 수신하고, 어드레스 신호들을 제공하며, 커맨드 신호들(ICMD)을 어드레스 디코더(212) 및 커맨드 디코더(215)에 각각 제공한다. 어드레스 신호들 및 커맨드 신호들은 커맨드/어드레스 입력 회로(205)에 의해 수신되는 멀티레벨 CA 신호들의 값들의 조합에 기초한다. 어드레스 디코더(212)는 어드레스 신호들을 수신하고, 디코딩된 로우 어드레스 신호들(XADD)을 로우 디코더(240)에 제공하며, 디코딩된 칼럼 어드레스 신호들(YADD)을 칼럼 디코더(245)에 제공한다. 어드레스 디코더(212)는 또한 뱅크 어드레스 신호들(BADD)을 로우 디코더(240) 및 컬럼 디코더(245)에 제공한다. 커맨드 디코더(215)는 연산들을 수행하기 위한 다양한 내부 신호들 및 커맨드들을 생성하기 위한 커맨드 신호들(ICMD)을 디코딩하기 위한 회로들을 포함한다. 예를 들어, 커맨드 디코더(215)는 판독 커맨드 또는 기입 커맨드 각각에 기초하여 메모리 어레이(250)로부터 데이터를 판독하거나 메모리 어레이(250)에 데이터를 기입하는 것과 같이, 커맨드 신호들에 기초하여 메모리 어레이(250)에 액세스하도록 반도체 디바이스(200)의 회로들을 제어하기 위한 내부 신호들을 제공한다.
반도체 디바이스(200)는 선택 신호(CS)를 수신하는 선택 단자, 클록 신호들(CK 및 CKF)을 수신하는 클록 단자들, 데이터 클록 신호들(WCK 및 WCKF)을 수신하는 데이터 클록 단자들, 데이터 단자들(DQ 및 RDQS), 전원 단자들(VDD, VSS, 및 VDDQ), 및 ZQ 캘리브레이션 단자(ZQ)를 더 채용할 수 있다.
선택 단자에는 CA 신호들을 수신하기 위한 반도체 디바이스(200)를 선택하는 데 사용되는 선택 신호(CS)가 제공될 수 있다. 예를 들어, CS 신호가 활성(예를 들어, 활성 하이 논리 레벨)일 때, 반도체 디바이스(200)는 커맨드/어드레스 버스, 예를 들어, 도 1의 커맨드/어드레스 버스(115) 상에서 CA 신호들을 수신하도록 활성화된다.
활성화 커맨드가 수신되고 활성화 커맨드와 함께 뱅크 및 로우 어드레스들이 적시에 제공되며, 판독 커맨드가 수신되고 판독 커맨드와 적시에 뱅크 및 컬럼 어드레스들이 제공될 때, 어드레스들에 의해 지정된 메모리 어레이(250) 내의 메모리로부터 판독 데이터가 판독된다. 커맨드/어드레스 입력 회로(205)는 활성화 및 판독 커맨드들을 커맨드 디코더(215)에 제공하고, 어드레스들을 어드레스 디코더(212)에 제공한다. 커맨드 디코더(215)는 내부 커맨드들을 입력/출력 회로(260)에 제공하고, 어드레스 디코더(212)는 디코딩된 어드레스들을 로우 및 컬럼 디코더들에 제공하여, 어드레스들에 의해 지정된 메모리로부터의 판독 데이터가 RDQS 클록 신호들에 따라 판독/기입 증폭기들(255) 및 입력/출력 회로(260)를 통해 데이터 단자들(DQ)로부터 외부로 출력된다.
활성화 커맨드가 수신되고 활성화 커맨드와 함께 뱅크 및 로우 어드레스들이 적시에 제공되며, 기입 커맨드가 수신되고 기입 커맨드와 적시에 뱅크 및 컬럼 어드레스들이 제공될 때, 데이터 단자들(DQ)에 제공된 기입 데이터가 어드레스들에 의해 지정된 메모리 어레이(250) 내의 메모리에 기입된다. 커맨드/어드레스 입력 회로(205)는 활성화 및 기입 커맨드들을 커맨드 디코더(215)에 제공하고, 어드레스들을 어드레스 디코더(212)에 제공한다. 커맨드 디코더(215)는 내부 커맨드들을 입력/출력 회로(260)에 제공하고, 어드레스 디코더(212)는 디코딩된 어드레스들을 로우 및 컬럼 디코더들에 제공하여, 기입 데이터가 입력/출력 회로(260)에서의 데이터 수신기들에 의해 수신되고, 입력/출력 회로(260) 및 판독/기입 증폭기들(255)을 통해 어드레스들에 의해 지정된 메모리 어레이(250)의 메모리에 제공된다.
클록 단자들 및 데이터 클록 단자들에는 외부 클록 신호들이 제공된다. 외부 클록 신호들(CK, CKF, WCK, WCKF)은 클록 입력 회로(220)에 제공될 수 있다. CK 및 CKF 신호들이 상보적일 수 있고, WCK 및 WCKF 신호들이 상보적일 수 있다. 클록 입력 회로(220)에 포함된 입력 버퍼들은 인에이블될 때, 외부 클록 신호들을 수신한다. 예를 들어, 입력 버퍼는 커맨드 디코더(215)로부터의 CKE 신호에 의해 인에이블될 때 CK 및 CKF 신호들을 수신하고, 입력 버퍼는 커맨드 디코더(215)로부터의 WCKIBEN 신호에 의해 인에이블될 때 WCK 및 WCKF 신호들을 수신한다. 클록 입력 회로(220)는 외부 클록 신호들을 수신하여 내부 클록 신호들(ICK 및 IWCK 및 IWCKF)을 생성할 수 있다. 내부 클록 신호들(ICK 및 IWCK 및 IWCKF)는 내부 클록 회로들(230)에 제공된다. 내부 클록 회로들(230)은 수신된 내부 클록 신호들에 기초하여 다양한 위상 및 주파수 제어 내부 클록 신호들(IWCKn)을 제공하는 회로들을 포함한다. 다상 클록 신호들(IWCKn)은 판독 데이터의 출력 타이밍 및 기입 데이터의 입력 타이밍을 제어하기 위해 입력/출력 회로(260)에 제공될 수 있다.
전원 단자들에는 전원 전위들(VDD 및 VSS)이 제공된다. 이러한 전원 전위들(VDD 및 VSS)은 내부 전압 발생기 회로(270)에 제공된다. 내부 전압 발생기 회로(270)는 전원 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI 등) 및 기준 전위(ZQVREF)를 발생시킨다. 내부 전위(VPP)는 주로 로우 디코더(240)에서 사용되고, 내부 전위들(VOD 및 VARY)은 주로 메모리 어레이(250)에 포함된 감지 증폭기들에서 사용되며, 내부 전압(VPERI)은 많은 다른 회로 블록들에서 사용된다. 기준 전위(ZQVREF)는 ZQ 캘리브레이션 회로(265)에서 사용된다.
전원 단자에는 또한 전원 전위(VDDQ)가 제공된다. 전원 전위(VDDQ)는 전원 전위(VSS)와 함께 입력/출력 회로(260)에 제공된다. 전원 전위(VDDQ)는 본 개시의 일 실시예에서 전원 전위(VDD)와 동일한 전위일 수 있다. 전원 전위(VDDQ)는 본 개시의 또 다른 실시예에서 전원 전원(VDD)과 상이한 전위일 수 있다. 그러나, 입력/출력 회로(260)에 의해 발생되는 전원 노이즈가 다른 회로 블록들로 전파되지 않도록 입력/출력 회로(260)에는 전용 전원 전위(VDDQ)가 사용된다.
캘리브레이션 단자(ZQ)는 ZQ 캘리브레이션 회로(265)에 연결된다. ZQ 캘리브레이션 회로(265)는 ZQ 캘리브레이션 커맨드(ZQ_com)에 의해 활성화될 때, 임피던스(RZQ) 및 기준 전위(ZQVREF)를 참조하여 캘리브레이션 연산을 수행한다. 이 캘리브레이션 연산에 의해 얻어지는 임피던스 코드(ZQCODE)가 입력/출력 회로(260)에 제공되고, 이에 따라 입력/출력 회로(260)에 포함된 출력 버퍼(도시되지 않음)의 임피던스가 특정된다.
도 3은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼(310) 및 커맨드 및 어드레스 입력 디코더 회로(320)의 블록도이다. 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(310) 및 커맨드 및 어드레스 입력 디코더 회로(320)는 도 2의 반도체 디바이스(200)의 커맨드/어드레스 입력 회로(205)에 포함될 수 있다.
멀티레벨 입력 버퍼(310)는, 멀티레벨 입력 버퍼 회로들(315(0)-315(n))(n은 0이 아닌 정수임)을 포함한다. 입력 버퍼 회로들(315) 각각은 각 커맨드/어드레스(CA) 신호(CA0-CAn)를 수신한다. 예를 들어, 입력 버퍼 회로(315(0))는 커맨드/어드레스 신호(CA0)를 수신하고, 입력 버퍼 회로(315(1))는 커맨드/어드레스 신호(CA1)를 수신하는 등이다. CA 신호들 각각은 각 커맨드/어드레스 단자 상에 제공될 수 있다. 예를 들어, 본 개시의 일부 실시예들에서, 각 단자는 도 2의 반도체 디바이스(200)의 커맨드/어드레스 단자들 각각이다.
본 개시의 일부 실시예들에서, CA 신호들은 멀티레벨 입력 신호들이다. 예를 들어, 커맨드/어드레스 신호들은 입력 버퍼 회로(315)에 의해 검출되는 바와 같은 다수의 상이한 전압 범위들 중 하나에 대응하는 각 전압 레벨들을 갖는다. CA 신호들은 본 개시의 일부 실시예들에서 세 개의 상이한 전압 범위들(예를 들어, 3-레벨 시그널링) 중 하나에 대응하는 각 전압 레벨을 가질 수 있다. 본 개시의 다른 실시예들에서, 커맨드/어드레스 신호들은 본 개시의 일부 실시예들에서 네 개의 상이한 전압 범위들(예를 들어, 4-레벨 시그널링) 중 하나에 대응하는 각 전압 레벨을 가질 수 있다. 본 개시는 3- 또는 4-레벨 시그널링으로 제한되는 것으로 의도되지 않고, 보다 일반적으로, 임의의 특정 수-레벨 시그널링으로 제한되는 것으로 의도되지 않는다.
입력 버퍼 회로(315)는 각 CAn 신호에 기초한 논리 레벨들을 갖는 출력 신호(CAn_H) 및 출력 신호(CAn_L)을 제공한다. 예를 들어, 입력 버퍼 회로(315(0))는 CA0 신호의 전압 레벨에 기초한 논리 레벨들을 갖는 CA0_H 신호 및 CA0_L 신호를 제공하고, 입력 버퍼 회로(315(1))는 CA1 신호의 전압 레벨에 기초한 논리 레벨들을 갖는 CA1_H 신호 및 CA1_L 신호를 제공하는 등이다.
본 개시의 일부 실시예들에서, CAn_H 및 CAn_L 신호 쌍들은 각 CA 신호들에 기초한 값들을 나타내는 각 논리 레벨들을 가질 수 있다. 예를 들어, 로우 논리 레벨(CAn_H) 신호 및 로우 논리 레벨(CAn_L)(즉, "00")은 0의 값을 나타낼 수 있고; 로우 논리 레벨(CAn_H) 신호 및 하이 논리 레벨(CAn_L)(즉, "01")은 1의 값을 나타낼 수 있으며; 하이 논리 레벨(CAn_H) 신호 및 하이 논리 레벨(CAn_L)(즉, "11")은 2의 값을 나타낼 수 있다. CAn_H 및 CAn_L 신호들에 의해 표현되는 값은 각 CA 신호의 값에 대응할 수 있다.
출력 신호들(CAn_H 및 CAn_L)은 커맨드 및 어드레스 입력 디코더 회로(320)에 제공될 수 있다. 입력 디코더 회로(320)는 CAn_H 및 CAn_L 신호들의 논리 레벨들에 기초하여 각 논리 레벨들을 갖는 디코딩된 신호들(CAO0-CAO2)을 제공한다. 예를 들어, 입력 디코더 회로(320)는 입력 버퍼 회로들(315(0) 및 315(1))에 의해 각각 제공되는 CA0_H 및 CA0_L, 및 CA1_H 및 CA1_L의 논리 레벨들에 기초한 각 논리 레벨들을 갖는 디코딩된 신호들(CAO0-CAO2)을 제공할 수 있다. 본 개시의 일부 실시예들에서, 입력 디코더 회로(320)는 아래에서 설명될 도 8에 의해 도시된 바와 같이 CA0_H 및 CA0_L, 및 CA1_H 및 CA1_L의 각 논리 레벨들에 기초하여 디코딩된 신호들(CAO0-CAO2)을 제공할 수 있다. CAO0-CAO2는 3 비트의 정보를 나타낼 수 있으며, 각 디코딩된 신호는 1 비트에 대응한다.
디코딩된 신호들(CAO0-CAO2)은 그에 따라 어드레스 디코더 및/또는 커맨드 디코더(예를 들어, 도 2의 어드레스 디코더(212) 및/또는 커맨드 디코더(215))에 제공될 수 있다. 전술한 바와 같이, 어드레스 디코더 및/또는 커맨드 디코더는 신호를 수신하고, CA 신호들에 대응하는 연산들을 수행하기 위한 내부 어드레스 및 제어 신호들을 제공한다.
전술한 바와 같이, 본 개시의 일부 실시예들에서, 입력 버퍼 회로들(315)은 멀티레벨 CA 신호들을 수신한다. 멀티레벨 신호들은 예를 들어, 1 비트의 정보를 나타내기 위해 두 개의 상이한 전압 레벨들을 갖는 이진(즉, 2-레벨) 신호들보다 더 많은 양의 정보를 나타내는 데 사용될 수 있다. 대조적으로, 각각이 3-레벨 CA 신호를 수신하는 두 개의 입력 버퍼 회로들(315)(예를 들어, 입력 버퍼 회로들(315(0) 및 315(1)))을 포함하는 예에서, 두 개의 멀티레벨 신호들은 (이진 신호들에 대한 2비트의 데이터를 나타내는 것과 비교하여) 3비트의 데이터를 나타낼 수 있다. 두 개의 입력 버퍼 회로들(315)로부터, 예를 들어, 각각이 각 3-레벨 CA 신호를 수신하는 여섯 개의 입력 버퍼 회로들(315)로 스케일링하면, 여섯 개의 신호들은 여섯 개의 이진 신호들에 대한 6 비트의 데이터와 비교하여, 9 비트의 데이터를 나타낼 수 있다.
예를 들어, CA 신호들에 대해, 멀티레벨 신호들을 사용하는 것은 동일한 수의 커맨드 및/또는 어드레스 공간을 나타내는 데 (이진 신호들에 비해) 더 적은 신호를 사용하는 것, 또는 동일한 수의 신호를 사용하여 더 많은 수의 커맨드 및/또는 어드레스 공간을 나타내는 것을 가능하게 할 수 있다. 전자의 예에서, 커맨드 세트 및/또는 어드레스 공간을 감소시키지 않고 외부 단자들(예를 들어, 커맨드/어드레스 단자들)의 수가 감소될 수 있다. 후자의 예에서, 다수의 외부 단자들이 유지되지만, 확장된 커맨드 세트 및/또는 어드레스 공간을 제공할 수 있다.
도 4는 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로(400)의 개략도이다. 멀티레벨 입력 버퍼 회로(400)는 본 개시의 일부 실시예들에서 도 3의 멀티레벨 출력 버퍼 회로(315)에 포함될 수 있다.
멀티레벨 입력 버퍼(400)는 버퍼 회로들(410 및 420)을 포함한다. 버퍼 회로(410)에는 (하이) 기준 전압(Vref_H)이 제공되고, 버퍼 회로(420)에는 (로우) 기준전압(Vref_L)이 제공된다. Vref_H 전압은 Vref_L 전압보다 크다. 버퍼 회로들(410 및 420)에는 또한 커맨드/어드레스 신호(CA)가 제공된다. 버퍼 회로(410)는 CA 신호 및 Vref_H 전압에 기초하여 출력 신호(CA_H)를 제공하고, 버퍼 회로(420)는 CA 신호 및 Vref_L 전압에 기초하여 출력 신호(CA_L)를 제공한다. 예를 들어, 버퍼 회로(410)는 Vref_H 전압에 대한 CA 신호의 전압에 기초한 논리 레벨을 갖는 CA_H 신호를 제공하고, 버퍼 회로(420)는 Vref_L 전압에 대한 CA 신호의 전압에 기초한 논리 레벨을 갖는 CA_L 신호를 제공한다.
예시적인 연산에서, 버퍼 회로(410)는 CA 신호의 전압이 Vref_H 전압보다 클 때 하이 논리 레벨 CA_H 신호를 제공하고, CA 신호의 전압이 Vref_H 전압보다 작을 때 로우 논리 레벨 CA_H 신호를 제공하며, 버퍼 회로(420)는 CA 신호의 전압이 Vref_L 전압보다 클 때 하이 논리 레벨 CA_L 신호를 제공하고, CA 신호의 전압이 Vref_L 전압보다 작을 때 로우 논리 레벨 CA_L 신호를 제공한다.
결과적인 CA_H 및 CA_L 신호들은 디코딩된 출력 신호들을 제공하기 위해 커맨드 및 어드레스 입력 디코더 회로(예를 들어, 도 3의 커맨드 및 어드레스 입력 디코더 회로(320))에 의해 다른 CA_ H 및 CA_L 신호들로 디코딩될 수 있다.
도 5는 본 개시의 일 실시예에 따른 3-레벨 입력 신호와, 3-레벨 입력 신호의 값을 나타내는 출력 신호들의 논리 레벨들 간의 관계의 도해이다. 도 5의 관계는 본 개시의 일부 실시예들에서 도 4의 멀티레벨 입력 버퍼 회로(400)에 의해 제공될 수 있다. 본 개시의 이러한 실시예들에서, 3-레벨 입력 신호가 커맨드/어드레스 신호(CA)에 의해 표현될 수 있다.
도 5의 3-레벨 입력 신호 및 논리 값들의 관계는 멀티레벨 입력 버퍼 회로(400)를 참조하여 설명될 것이다.
CA 신호가 (로우) 기준 전압(Vref_L)보다 작은(그리고 또한 반드시 (하이) 기준 전압(Vref_H)보다 작은) 전압을 가질 때, 버퍼 회로(420)는 로우 논리 레벨 CA_L 신호(즉, "0")를 제공하고, 버퍼 회로(410)도 또한 로우 논리 레벨 CA_H 신호(즉, "0")를 제공한다. CA_H 및 CA_L 신호들에 대한 "00"은 0의 값에 대응한다. 이에 따라, Vref_L 및 Vref_H보다 작은 멀티레벨 CA 신호는 0의 값에 대응하고, CA_H 및 CA_L 신호들에 대해 "00"으로 표현될 수 있다.
CA 신호가 Vref_H 전압보다 작지만 Vref_L 전압보다 큰 전압을 가질 때, 버퍼 회로(420)는 로우 논리 레벨 CA_L 신호(즉, "0")를 제공하고, 버퍼 회로(410)는 하이 논리 레벨 CA_H 신호(즉, "1")를 제공한다. CA_H 및 CA_L 신호들에 대한 "10"은 1의 값에 대응한다. 이에 따라, Vref_H보다 작고 Vref_L보다 큰 멀티레벨 CA 신호는 1의 값에 대응하고, CA_H 및 CA_L 신호들에 대해 "10"으로 표현될 수 있다.
CA 신호가 Vref_H 전압보다 큰(그리고 또한 반드시 Vref_L 전압보다 큰) 전압을 가질 때, 버퍼 회로(420)는 하이 논리 레벨 CA_L 신호(즉, "1")를 제공하고, 버퍼 회로(410)도 또한 하이 논리 레벨 CA_H 신호(즉, "1")를 제공한다. CA_H 및 CA_L 신호들에 대한 "11"은 2의 값에 대응한다. 이에 따라, Vref_L 및 Vref_H보다 큰 멀티레벨 CA 신호는 2의 값에 대응하고, CA_H 및 CA_L 신호들에 대해 "11"으로 표현될 수 있다.
이전의 예에 의해 제시된 바와 같이, 3-레벨 CA 신호는 세 개의 상이한 값들(예를 들어, 값들 0, 1, 및 2)을 나타낼 수 있다. 값들 각각은 출력 신호 쌍(CA_H 및 CA_L)의 논리 레벨들에 의해 표현될 수 있다.
도 6은 본 개시의 일 실시예에 따른 3-레벨 입력 신호의 전압과 3-레벨 입력 신호에 의해 표현되는 논리 값들 간의 관계의 도해이다. 도 6의 관계는 본 개시의 일부 실시예들에서 도 5의 논리 값들과 3-레벨 신호 간의 관계를 나타낼 수 있다. 도 6의 관계는 본 개시의 일부 실시예들에서 도 4의 멀티레벨 입력 버퍼 회로(400)에 의해 제공될 수 있다. 본 개시의 이러한 실시예들에서, 도 6에 도시된 전압은 커맨드/어드레스 신호(CA)의 전압을 나타낼 수 있다.
도 6의 논리값들과 3-레벨 입력 신호의 전압의 관계는 도 5의 논리 값들과 3-레벨 신호 간의 관계를 참조하여 설명될 것이다.
(로우) 기준 전압(Vref_L)보다 작은(그리고 또한 반드시 (하이) 기준 전압(Vref_H)보다 작은) 3-레벨 입력 신호의 전압은 0의 논리 값에 대응한다.
Vref_H 전압보다 작지만 Vref_L 전압보다 큰 3-레벨 입력 신호의 전압은 1의 논리 값에 대응한다.
Vref_H 전압보다 큰(그리고 또한 반드시 Vref_L 전압보다 큰) 3-레벨 입력 신호의 전압은 2의 논리 값에 대응한다.
도 7은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼 회로 쌍(715(0) 및 715(1))을 포함하는 멀티레벨 입력 버퍼(700)의 개략도이다. 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼 회로 쌍(715(0) 및 715(1))은 도 2의 반도체 디바이스(200)의 커맨드/어드레스 입력 회로(205)에 포함될 수 있다. 멀티레벨 입력 버퍼 회로 쌍(715(0) 및 715(1))은 본 개시의 일부 실시예들에서 도 3의 멀티레벨 입력 버퍼(310)에 포함될 수 있다.
멀티레벨 입력 버퍼 회로(715(0))는 버퍼 회로들(710(0) 및 720)(0))을 포함한다. 버퍼 회로(710(0))는 (하이) 기준 전압(Vref_H)을 제공받고, 버퍼 회로(720(0))에는 (로우) 기준 전압(Vref_L)이 제공된다. Vref_H 전압은 Vref_L 전압보다 크다. 버퍼 회로들(710(0) 및 720(0))에는 또한 커맨드/어드레스 신호(CA0)가 제공된다. 멀티레벨 입력 버퍼 회로(715(1))는 버퍼 회로들(710(1) 및 720)(1))을 포함한다. 버퍼 회로(710(1))에는 Vref_H 전압이 제공되고, 버퍼 회로(720(1))에는 Vref_L 전압이 제공된다. 버퍼 회로들(710(1) 및 720(1))에는 또한 커맨드/어드레스 신호(CA1)가 제공된다. CA0 및 CA1 신호들은 멀티레벨 입력 신호들(예를 들어, 3-레벨 신호들)일 수 있다.
버퍼 회로(710(0))는 CA0 신호 및 Vref_H 전압에 기초하여 출력 신호(CA0_H)를 제공하고, 버퍼 회로(720(0))는 CA0 신호와 Vref_L 전압에 기초하여 출력 신호(CA0_L)를 제공한다. 예를 들어, 버퍼 회로(710(0))는 Vref_H 전압에 대한 CA0 신호의 전압에 기초한 논리 레벨을 갖는 CA_H 신호를 제공하고, 버퍼 회로(720(0))는 Vref_L 전압에 대한 CA0 신호의 전압에 기초한 논리 레벨을 갖는 CA_L 신호를 제공한다.
버퍼 회로(710(1))는 CA1 신호 및 Vref_H 전압에 기초하여 출력 신호(CA1_H)를 제공하고, 버퍼 회로(720(1))는 CA1 신호와 Vref_L 전압에 기초하여 출력 신호(CA1_L)를 제공한다. 버퍼 회로들(710(1) 및 720(1))은 전술한 바와 같이 버퍼 회로들(710(0) 및 720(0))과 유사한 방식으로 연산할 수 있다.
도 3을 참조하여 전술한 바와 같이, 각각이 3 레벨 커맨드/어드레스 신호를 수신하는 두 개의 입력 버퍼 회로들을 포함하는 예에서, 두 개의 신호들은 3 비트의 데이터를 나타낼 수 있다. 본 개시의 이러한 실시예들에서, 각 CA 신호 쌍에 대해 입력 버퍼 회로 쌍이 포함될 수 있다.
각각이 각 3-레벨 커맨드/어드레스 신호를 수신하는 두 개의 입력 버퍼 회로들의 예시적인 연산은 멀티레벨 입력 버퍼 회로 쌍(715(0) 및 715(1))을 참조하여 설명될 것이다. 예시적인 연산에서, 입력 버퍼 회로(715(0))로부터의 CA0_H 및 CA0_L 신호들, 및 입력 버퍼 회로(715)(1)로부터의 CA1_H 및 CA1_L 신호들은 커맨드 및 어드레스 입력 디코더 회로, 예를 들어, 도 3의 커맨드 및 어드레스 입력 디코더 회로(320)에 제공된다. 커맨드 및 어드레스 입력 디코더 회로는 전술한 바와 같이, 3 비트의 데이터를 나타내는 디코딩된 신호(CAO0, CAO1, 및 CAO2)를 제공한다.
본 개시의 일부 실시예들에서, 두 개의 3-레벨 커맨드/어드레스(CA) 신호들은 다음과 같이 3 비트의 정보(CAO0-CAO2)를 제공하기 위해 멀티레벨 입력 버퍼 회로 쌍(예를 들어, 멀티레벨 입력 버퍼 회로들(715(0) 및 715(1))), 및 커맨드 및 어드레스 입력 디코더 회로(예를 들면, 커맨드 및 어드레스 입력 디코더 회로(320))에 의해 디코딩될 수 있다:
CA 디코딩의 예:
CA1 = 0일 때 → CAO2 = L, CAO1 = CA0_H, CAO0 = CA0_L
CA1 = 2일 때 → CAO2 = H, CAO1 = CA0_H, CAO0 = CA0_L
CA1 = 1일 때 → CAO2 = CA0_H, CAO1 = H, CAO0 = L
도 8은 본 개시의 일 실시예에 따른 두 개의 3-레벨 입력 신호들(CA1 및 CA0), 출력 신호들(CA1_H 및 CA1_L, 및 CA0_H와 CA0L), 및 디코딩된 신호들(CAO2-CAO0) 간의 관계의 도해이다. 디코딩된 신호들(CAO2-CAO0)은 3 비트의 데이터를 나타낼 수 있다. 도 8의 관계는 전술된 CA 디코딩의 예에 의해 제공될 수 있다.
본 개시의 일부 실시예들에서, 도 8의 관계는 도 7의 멀티레벨 입력 버퍼 회로 쌍(715(0) 및 715(1)) 및 도 3의 커맨드 및 어드레스 입력 디코더 회로(320)에 의해 제공될 수 있다.
도 8의 관계는 멀티레벨 입력 버퍼 회로들(715(0) 및 715(1)) 및 커맨드 및 어드레스 입력 디코더 회로(320)를 참조하여 설명될 것이다.
도 8은 세 개의 상이한 값들(예를 들어, 0, 1, 또는 2) 중 하나를 가질 수 있는 CA1 및 CA0 신호들, 및 입력 버퍼 회로들(715(1) 및 715(0))에 의해 각각 제공되는 출력 신호들(CA1_H 및 CA1_L, 및 CA0_H 및 CA0_L)을 도시한다. 출력 신호들은 로우 논리 레벨 "L"(예를 들어, "0" 비트) 또는 하이 논리 레벨 "H"(예를 들어, "1" 비트)를 가질 수 있다.
일례에서, 도 8의 관계에 도시된 바와 같이, CA1 신호가 0 값에 대응하는 전압을 갖고 CA0 신호가 1 값에 해당하는 전압을 가질 때, 결과적인 하이 및 로우 출력 신호들은 CA1_H=L 및 CA1_L=L, 및 CA0_H = L 및 CA0_L = H이다(예를 들어, 멀티레벨 입력 버퍼 회로들(715(1) 및 715(0))에 의해 제공한다). 또 다른 예에서, CA1 신호가 2 값에 대응하는 전압을 갖고 CA0 신호가 1 값에 대응하는 전압을 가질 때, 결과적인 하이 및 로우 출력 신호들은 CA1_H=H 및 CA1_L=H, 및 CA0_H = L 및 CA0_L = H이다. CA1 및 CA0 신호들 및 대응하는 출력 신호들(CA1_H 및 CA1_L, 및 CA0_H 및 CA0_L)의 다른 조합들이 또한 도 8에 제시되어 있다.
출력 신호들(CA1_H 및 CA1_L, 및 CA0_H 및 CA0_L)은 커맨드 및 어드레스 입력 디코더 회로(320)에 의해 디코딩되어 도 8에 의해 제시된 바와 같이 디코딩된 신호들(CAO2, CAO1, 및 CAO0)을 제공할 수 있다. 디코딩된 신호들은 로우 논리 레벨 "L"(예를 들어, "0" 비트) 또는 하이 논리 레벨 "H"(예를 들어, "1" 비트)를 가질 수 있다.
일례에서, 도 8의 관계에 도시된 바와 같이, 전술한 예들 중 하나인 CA1_H=L 및 CA1_L=L, 및 CA0_H=L 및 CA0_L=H일 때, 대응하는 디코딩된 신호들은 CAO2=L, CAO1=L, 및 CAO0=H이다. 또 다른 예에서, 전술한 다른 예인 CA1_H=H 및 CA1_L=H, 및 CA0_H=L 및 CA0_L=H일 때, 대응하는 디코딩된 신호들은 CAO2=H, CAO1=L, 및 CAO0=H이다. 하이 및 로우 출력 신호(CA1_H 및 CA1_L, 및 CA0_H 및 CA0_L) 및 대응하는 CAO2, CAO1, 및 CAO0 신호들의 다른 조합들이 또한 도 8에 제시되어 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 디바이스에서 커맨드들 및/또는 어드레스들을 수신하기 위한 다양한 신호들을 도시한 타이밍도이다. 본 개시의 일부 실시예들에서, 도 2의 반도체 디바이스(200)는 도 9의 타이밍도에 도시된 바와 같이 커맨드들 및/또는 어드레스들을 수신할 수 있다. 신호들은 예를 들어, 제어기(예를 들어, 도 1의 제어기(10))에 의해 반도체 디바이스에 제공될 수 있다. 본 개시의 일부 실시예들에서, 도 1의 메모리들(110)은 도 9의 타이밍도에 도시된 바와 같이 커맨드들 및/또는 어드레스들을 수신한다.
도 9는 시스템 클록 신호들(CK 및 CKF), 선택 신호(CS), 커맨드 및 어드레스 신호들(CA), 및 CA 신호들(CA)에 기초한 결과적인 커맨드를 도시한다. CA 신호들은 멀티레벨 입력 신호들(예를 들어, 3-레벨 신호들, 4-레벨 신호들, 2-레벨 신호들 등)일 수 있다. CK 및 CKF 클록 신호들은 상보적일 수 있다. 도 9의 예에서, CA 신호들로부터 발생하는 커맨드들은 활성화 커맨드들(ACT-1 및 ACT-2)이다.
본 개시의 일부 실시예들에서, 커맨드는 다음과 같이 두 개의 부분들을 포함할 수 있다: 제1 커맨드 부분은 CK 클록 신호가 로우 클록 레벨로부터 하이 클록 레벨로 전이할 때(예를 들어, CK 클록 신호의 상승 클록 에지(R)) 수신되고, 제2 커맨드 부분은 CK 클록 신호가 하이 클록 레벨로부터 로우 클록 레벨로 전이할 때(예를 들어, CK 클록 신호의 하강 클록 에지(F)) 수신된다. 제1 커맨드 부분은 커맨드 피연산자들 및 어드레스들을 포함할 수 있고, 제2 커맨드 부분은 어드레스들을 포함할 수 있다. 커맨드 피연산자는 디코딩되어 대응하는 디코딩될 커맨드(예를 들어, ACT-1 또는 ACT-2 커맨드들)를 식별할 수 있고, 어드레스들은 뱅크 어드레스들, 로우 어드레스들 등과 같은 메모리 어드레스들을 포함할 수 있다.
시간 T0 이전에, 선택 신호(CS)는 활성(예를 들어, 활성 하이 논리 레벨)이고, 제1 커맨드 부분에 대응하는 멀티레벨 CA 신호들은 유효하다. 시간 T0에서, CK 클록 신호는 하이 클록 레벨로 전이하고, 상승 에지(R0)는 CA 신호들이 예를 들어, 커맨드/어드레스 입력 회로(205), 멀티레벨 입력 버퍼(310), 입력 버퍼(400), 멀티레벨 입력 버퍼(700) 등에 의해 수신되게 한다. 제1 커맨드 부분의 커맨드 피연산자는 디코딩되어 ACT-1 커맨드를 식별한다. CK 클록 신호의 하강 클록 에지(F0) 이전에, 제2 커맨드 부분에 대응하는 CA 신호들은 유효하다. CK 클록 신호의 하강 에지(F0)는 CA 신호들이 수신되게 한다. 제2 커맨드 부분의 뱅크 어드레스는 ACT-1 커맨드가 가리키는 메모리 뱅크를 식별한다. 제1 및 제2 커맨드 부분들에 포함된 다른 어드레스들은 액세스될 활성화된 뱅크 내의 메모리 셀들(예를 들어, 로우 어드레스들)을 식별할 수 있다.
시간 T1 이전에, 선택 신호(CS)는 활성이고, 제1 커맨드 부분에 대응하는 멀티레벨 CA 신호들은 유효하다. 시간 T1에서, CK 클록 신호는 하이 클록 레벨로 전이하고, 상승 에지(R1)는 CA 신호들이 수신되게 한다. 제1 커맨드 부분의 커맨드 피연산자는 디코딩되어 ACT-2 커맨드를 식별한다. CK 클록 신호의 하강 클록 에지(F1) 이전에, 제2 커맨드 부분에 대응하는 CA 신호들은 유효하다. CK 클록 신호의 하강 에지(F1)는 CA 신호들이 수신되게 한다. 제2 커맨드 부분의 뱅크 어드레스는 ACT-2 커맨드가 가리키는 메모리 뱅크를 식별한다. 제1 및 제2 커맨드 부분들에 포함된 다른 어드레스들은 액세스될 활성화된 뱅크 내의 메모리 셀들을 식별할 수 있다.
시간 T2 이전에, CS 신호는 비활성(예를 들어, 비활성 로우 논리 레벨)이고, CA 신호들은 선택 해제 커맨드(DES)에 대응한다. 시간 T2에서의 CK 클록 신호의 상승 에지(R2)는 CA 신호들이 수신 및 디코딩되어 DES 커맨드를 식별하게 한다. DES 커맨드는 활성화된 뱅크들이 비활성화되게 한다.
전술한 바와 같이, 예를 들어, 커맨드/어드레스 신호들에 대해, 멀티레벨 신호들을 사용하는 것은 동일한 수의 커맨드 및/또는 어드레스 공간을 나타내는 데 더 적은 신호를 사용하는 것, 또는 동일한 수의 신호를 사용하여 더 많은 수의 커맨드 및/또는 어드레스를 나타내는 것을 가능하게 할 수 있다.
도 10은 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조(1000), 예를 들어 커맨드들 및 어드레스들의 도해이다. 커맨드 구조(1000)는 본 개시의 일부 실시예들에서 도 1의 시스템(100)과 함께 사용될 수 있다. 예를 들어, 제어기(10)에 의해 메모리 시스템(105)에 제공되는 멀티레벨 커맨드 및 어드레스 신호들은 도 10에 도시된 바와 같은 커맨드 구조를 갖는 커맨드들 및 어드레스들을 나타낼 수 있다. 커맨드 구조(1000)는 본 개시의 일부 실시예들에서 도 2의 반도체 디바이스(200)와 함께 사용될 수 있다. 예를 들어, 반도체 디바이스(200)에 의해 수신되는 멀티레벨 커맨드 및 어드레스 신호들은 도 10에 도시된 바와 같은 커맨드 구조를 갖는 커맨드들 및 어드레스들을 나타낼 수 있다.
커맨드 구조(1000)는 선택 단자에 제공되는 선택 신호(CS), 및 커맨드/어드레스 단자들에 제공되는 멀티레벨 커맨드 및 어드레스 신호들(CA0-CA5)을 도시한다. 본 개시의 일부 실시예들에서, 3-레벨 CA 신호들이 커맨드/어드레스 단자들에 제공된다. CA 신호들에는 추가적인 특징들을 위해 사용될 수 있는 다목적 출력(MPO)이 포함된다. 예를 들어, MPO는 본 개시의 일부 실시예들에서 제어기(예를 들어, 도 1의 제어기(10))에 에러 정정 코드(ECC) 투명도를 제공하는 데 사용될 수 있다. 본 개시의 일부 실시예들에서, MPO는 온-디맨드 피드백을 제어기에 제공(예를 들어, 기입 링크 ECC에 대한 정정 불가능한 에러 리포트를 제어기에 제공)하기 위해 추가적으로 또는 대안적으로 사용될 수 있다. MPO는 본 개시의 다른 실시예들에서 다른 특징들을 위해 사용될 수 있다. MPO 대신에, 추가적인 커맨드 및 어드레스 신호(CA6)가, 본 개시의 일부 실시예들에서 예를 들어, 확장된 세트의 커맨드 및/또는 어드레스 범위를 제공하기 위해, 제공될 수 있다.
커맨드 구조(1000)에 의해 도시된 예시적인 커맨드들 및 어드레스들은 활성화 커맨드들(ACT-1 및 ACT-2)을 포함한다. ACT-1 및 ACT-2 커맨드들 각각은 제1 부분 및 제2 부분을 포함한다. 제1 부분은 클록 신호(예를 들어, CK 클록 신호)의 상승 에지에 대해 수신되고, 제2 부분은 클록 신호의 하강 에지에 대해 수신된다. ACT-1 및 ACT-2 커맨드들의 제1 부분은 커맨드 피연산자 및 어드레스들을 포함할 수 있다. 커맨드 피연산자는 커맨드를 식별할 수 있고, 어드레스들은 활성화 커맨드들이 가리키는 메모리 어드레스의 일부분일 수 있다. 제2 부분은 어드레스들, 예를 들어, 활성화 커맨드들이 가리키는 메모리 뱅크(들)의 어드레스들, 및 활성화 커맨드들이 가리키는 메모리 어드레스의 다른 부분들을 포함할 수 있다. ACT-1 및 ACT-2 커맨드들은 전체 메모리 어드레스가 활성화 커맨드들에 포함된 메모리 어드레스의 부분들에 의해 제공되도록 쌍이 지어질 수 있다.
커맨드 구조(1000)를 참조하면, ACT-1 커맨드의 제1 부분이 CS 신호가 활성일 때 그리고 멀티레벨 커맨드 신호들이 CA0=1 및 CA1=0(예를 들어, 10의 커맨드 피연산자)일 때 CK 클록 신호의 상승 클록 에지(R)에서 수신된다. 멀티레벨 신호들(CA2 및 CA3)은 메모리 어드레스(예를 들어, 로우 어드레스)의 3 비트 R[18:20]를 나타내고, 멀티레벨 신호들(CA4 및 CA5)은 메모리 어드레스의 또 다른 3 비트 R[21:23]을 나타낸다. ACT-1 커맨드의 제2 부분은 CK 클록 신호의 하강 클록 에지(F)에서 수신된다. ACT-1 커맨드의 제2 부분은 메모리 어드레스들(예를 들어, 메모리 뱅크 어드레스들 및 로우 어드레스들)을 포함한다. 예를 들어, 멀티레벨 신호들(CA0 및 CA1)은 뱅크 어드레스의 3 비트 BA[0:2]를 나타내고, 멀티레벨 신호들(CA2 및 CA3)은 뱅크 어드레스의 2 초과의 비트 BA[3:4] 및 1 비트 플래그를 나타낸다. 멀티레벨 신호들(CA4 및 CA5)은 메모리 어드레스의 3 이상의 비트 R[15:17]을 나타낸다.
ACT-1 커맨드의 제2 부분에 후속하여, ACT-2 커맨드의 제1 부분이 CS 신호가 활성일 때 그리고 멀티레벨 커맨드 신호들이 CA0=1 및 CA1=1(예를 들어, 11의 커맨드 피연산자)일 때 CK 클록 신호의 상승 클록 에지(R)에서 수신된다. 멀티레벨 신호들(CA2 및 CA3)은 메모리 어드레스의 3 비트 R[9:11]을 나타내고, 멀티레벨 신호들(CA4 및 CA5)은 메모리 어드레스의 또 다른 3 비트 R[12:14]를 나타낸다. ACT-2 커맨드의 제2 부분은 CK 클록 신호의 하강 클록 에지(F)에서 수신된다. ACT-2 커맨드의 제2 부분은 메모리 어드레스들(예를 들어, 로우 어드레스들)을 포함한다. 예를 들어, 멀티레벨 신호들(CA0 및 CA1)은 메모리 어드레스의 3 비트 R[0:2]를 나타내고, 멀티레벨 신호들(CA2 및 CA3)은 메모리 어드레스의 3 초과의 비트 R [3:5]를 나타내며, 멀티레벨 신호들(CA4 및 CA5)은 메모리 어드레스의 3 초과의 비트 R[6:8]을 나타낸다.
ACT-1 및 ACT-2 커맨드들의 수신에 후속하여, 메모리 뱅크 어드레스 BA[0:4]에 대응하는 메모리 뱅크가 활성화되고, 메모리 어드레스 R[0:23]에 대응하는 메모리가 메모리 연산(예를 들어, 메모리 액세스 연산)을 위해 준비된다.
도 11은 본 개시의 일 실시예에 따른 멀티레벨 입력 버퍼(1110), 커맨드 및 어드레스(CA) 입력 디코더 회로(1120), 및 출력 신호(CA_H/L) 래치(1130)의 블록도이다. 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(1110), 커맨드 및 어드레스 입력 디코더 회로(1120), 및 하이 및 로우 출력 신호 래치(1130)는 도 2의 반도체 디바이스(200)의 커맨드/어드레스 입력 회로(205)에 포함될 수 있다.
본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(1110), CA 입력 디코더 회로(1120), 및 CA_H/L 신호 래치(1130)는 멀티레벨 입력신호들(예를 들어, CA0 및 CA1)로부터 비-이진 값들(예를 들어, 0, 1, 및 2) 및 이진 값들(예를 들어, 0 및 1)을 나타내는 내부 신호들을 제공하기 위해 도 10 및 도 12의 예시적인 커맨드들과 함께 사용될 수 있다. 비-이진 값들 및/또는 이진 값들을 나타내는 신호들은 커맨드 디코더 및/또는 어드레스 디코더(예를 들어, 도 2의 커맨드 디코더(215) 및 어드레스 인코더(212))에 제공될 수 있다. 예를 들어, 본 개시의 일부 실시예들에서, 출력 신호들(예를 들어, CAO0_H/L 및 CAO1_H/L)이 CA_H_L 래치(1130)에 의해 커맨드 디코더에 제공될 수 있고, 디코딩된 신호들(예를 들어, CAO0-CAO2)은 CA 입력 디코더 회로(1120)에 의해 어드레스 디코더에 제공된다. 본 개시의 일부 실시예들에서, 출력 신호들은 CA_H/L 래치(1130)에 의해 클록 신호의 상승 에지들(예를 들어, CK_R 클록이 활성)에 대해 제공되고, 디코딩된 신호들은 CA 입력 디코더 회로(1120)에 의해 클록 신호의 하강 에지들(예를 들면, CK_F 클록 신호가 활성)에 대해 제공된다.
두 개보다 많은 멀티레벨 신호들이 사용되는 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(1110), CA 입력 디코더 회로(1120), 및/또는 CA_H/L 신호 래치(1130)의 일부 또는 전부의 추가적인 것들이 포함될 수 있다. 예를 들어, 멀티레벨 각 CA 신호 쌍(예를 들어, CA2-CA5)에 대해 추가적인 멀티레벨 입력 버퍼들(1110)이 포함될 수 있다. 추가적인 CA 입력 디코더 회로들이 포함될 수 있고/거나 디코딩된 신호들을 제공하기 위해 하나의 CA 출력 디코더 회로(1120)로 함께 조합될 수 있다. 추가적인 CA_H/L 신호 래치들(1130)이 포함될 수 있고/거나 CA_H/L 신호들을 제공하기 위해 하나의 CA_H/L 신호 래치(1130)로 함께 조합될 수 있다.
본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(1110)는 도 3의 멀티레벨 입력 버퍼(310) 또는 도 7의 멀티레벨 입력 버퍼(700)를 포함할 수 있다. 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼 회로들(1115(0) 및/또는 1115(1))은 도 3의 멀티레벨 입력 버퍼 회로들(315), 도 4의 멀티레벨 입력 버퍼 회로(400), 또는 도 7의 멀티레벨 입력 버퍼 회로(715)를 포함할 수 있다. 본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼(1110)는 도 8의 두 개의 3-레벨 입력 신호들(CA1 및 CA0), 출력 신호들(CA1_H 및 CA1_L, 및 CA0_H 및 CA0L), 및 디코딩된 신호들(CAO2-CAO0) 간의 관계를 참조하여 설명된 바와 같은 출력 신호들을 제공할 수 있다.
본 개시의 일부 실시예들에서, CA 입력 디코더 회로(1120)는 도 3의 커맨드 및 어드레스 입력 디코더 회로(320)를 포함할 수 있다. 본 개시의 일부 실시예들에서, CA 입력 디코더 회로(1120)는 도 8의 두 개의 3-레벨 입력 신호들(CA1 및 CA0), 하이 및 로우 출력 신호들(CA1_H 및 CA1_L, 및 CA0_H 및 CA0L), 및 디코딩된 신호들 간의 관계를 참조하여 설명된 바와 같은 디코딩된 신호들(CAO2-CAO0)을 제공할 수 있다.
도 12는 본 개시의 일 실시예에 따른 멀티레벨 커맨드 및 어드레스 신호들에 대한 커맨드 구조(1200), 예를 들어 커맨드들 및 어드레스들의 도해이다. 커맨드 구조(1200)는 본 개시의 일부 실시예들에서 도 1의 시스템(100)과 함께 사용될 수 있다. 예를 들어, 제어기(10)에 의해 메모리 시스템(105)에 제공되는 멀티레벨 커맨드 및 어드레스 신호들은 도 12에 도시된 바와 같은 커맨드 구조를 갖는 커맨드들 및 어드레스들을 나타낼 수 있다. 커맨드 구조(1200)는 본 개시의 일부 실시예들에서 도 2의 반도체 디바이스(200)와 함께 사용될 수 있다. 예를 들어, 반도체 디바이스(200)에 의해 수신되는 멀티레벨 커맨드 및 어드레스 신호들은 도 12에 도시된 바와 같은 커맨드 구조를 갖는 커맨드들 및 어드레스들을 나타낼 수 있다.
커맨드 구조(1200)에 도시된 예시적인 커맨드들은 도 10을 참조하여 전술한 활성화 커맨드들(ACT-1 및 ACT-2)을 포함한다. 도 12는 멀티레벨 커맨드 및 어드레스 신호들(CA)에 의해 식별될 수 있는 커맨드들의 추가적인 예들을 포함한다. 예를 들어, 도 12는 커맨드 프리차지(PRE), 리프레시(REF), 16 비트 기입(WR16), 32 비트 기입(WR32), 마스크 기입(MWR), 16 비트 판독(RD16), 및 32 비트 판독(RD32)을 포함한다. 예시적인 커맨드들은 본 개시의 범위를 도 12에 도시된 특정 커맨드로 제한하는 것으로 의도되지 않으며, 단지 예로서 제공된다.
도 10의 커맨드 구조와 마찬가지로, 도 12의 커맨드 구조)는 선택 단자에 제공되는 선택 신호(CS), 및 커맨드/어드레스 단자들에 제공되는 멀티레벨 커맨드 및 어드레스 신호들(CA0-CA5)을 도시한다. 본 개시의 일부 실시예들에서, 3-레벨 커맨드 및 어드레스 신호들이 커맨드/어드레스 단자들에 제공된다. 커맨드 어드레스 신호들에는 전술한 바와 같이 추가적인 특징들을 위해 사용될 수 있는 다목적 출력(MPO)이 포함된다. 그러나, MPO 대신에, 추가적인 커맨드 및 어드레스 신호(CA6)가, 본 개시의 일부 실시예들에서 예를 들어, 확장된 세트의 커맨드 및/또는 어드레스 범위를 제공하기 위해, 제공될 수 있다.
도 12의 예시적인 커맨드들 중 다수는 전술한 활성화 커맨드들(ACT-1 및 ACT-2)의 구조와 유사한 구조를 갖는다. 예를 들어, 많은 커맨드들은 제1 부분 및 제2 부분을 포함한다. 제1 부분은 클록 신호(예를 들어, CK 클록 신호)의 상승 에지(R)에 대해 수신되고, 제2 부분은 클록 신호의 하강 에지(F)에 대해 수신된다. 커맨드들의 제1 부분은 커맨드 피연산자 및 어드레스들을 포함할 수 있고, 제2 부분은 어드레스들을 포함할 수 있다. 커맨드 피연산자는 커맨드를 식별할 수 있고, 어드레스들은 커맨드가 가리키는 메모리 어드레스, 예를 들어, 커맨드가 가리키는 메모리 뱅크(들) 및 메모리의 컬럼들일 수 있다. WR16, WR32, MWR, RD16, 및 RD32와 같은 이러한 예시적인 커맨드들에 대해, 두 개의 부분들은 커맨드를 정의하고, 메모리 뱅크 어드레스 BA[0:4]의 메모리 어드레스 및 컬럼 어드레스 C[0:5]를 제공한다.
도 12의 예시적인 커맨드들 중 다른 커맨드들은 수정된 구조를 포함할 수 있다. 예를 들어, 예시적인 커맨드들(PRE 및 REF)을 참조하여, 제1 부분은 멀티레벨 신호들(CA0-CA3)에 대한 커맨드 피연산자 및 멀티레벨 신호들(CA4 및 CA5)에 대한 특징 세팅들을 포함하고, 제2 부분은 커맨드가 가리키는 멀티레벨 신호들에 대한 메모리 어드레스들(CA0 내지 CA3)(예를 들어, 메모리 뱅크 어드레스 RA[0:4]) 및 멀티레벨 신호들(CA4 및 CA5)에 대한 특징 세팅들을 포함한다.
도 10 및 도 12의 예시적인 커맨드들을 참조하면, 멀티레벨 CA0-CA5 신호들은 커맨드를 식별하는 커맨드 피연산자들을 제공하고 메모리 어드레스들(예를 들어, 메모리 뱅크 어드레스들, 행 어드레스들, 및 도시되지는 않았지만, 컬럼 어드레스들)을 제공하기 위해 사용된다. 본 개시의 일부 실시예들에서, 커맨드 피연산자들은 비-이진 값들(예를 들어, 0, 1, 2 등)에 의해 표현될 수 있고, 메모리 어드레스들은 이진 값들(예를 들어, 비트들 0 및 1)에 의해 표현될 수 있다. 본 개시의 일부 실시예들에서, 커맨드 피연산자들 및 메모리 어드레스들은 이진 값들에 의해 표현될 수 있다. 본 개시의 일부 실시예들에서, 커맨드 피연산자들 및 메모리 어드레스들은 비-이진 값들에 의해 표현될 수 있다.
본 개시의 일부 실시예들에서, 멀티레벨 CA 신호들의 일부 또는 전부는 비-이진 값들을 나타낼 수 있다. 본 개시의 일부 실시예들에서, 멀티레벨 CA 신호들의 일부 또는 전부는 이진 값들을 나타낼 수 있다. 본 개시의 일부 실시예들에서, 멀티레벨 CA 신호들은 비-이진 값들과 이진 값들의 조합을 나타낼 수 있다.
본 개시의 일부 실시예들에서, 멀티레벨 입력 버퍼 및 멀티레벨 출력 버퍼 회로들(예를 들어, 도 3의 멀티레벨 입력 버퍼(310) 및 멀티레벨 입력 버퍼 회로들(315), 도 4의 멀티레벨 입력 버퍼 회로들(400), 도 7의 멀티레벨 입력 버퍼(700) 및 멀티레벨 입력 버퍼 회로들(715))은 멀티레벨 신호의 비-이진 값(도 5의 3-레벨 입력 신호에 의해 표현되는 논리 값들과 3-레벨 입력 신호 간의 관계)을 나타내는 출력 신호들(예를 들어, 하이 출력 신호(CA_H) 및 로우 출력 신호(CA_L))를 제공할 수 있다. 본 개시의 일부 실시예들에서, 커맨드 및 어드레스 입력 디코더 회로(예를 들어, 커맨드 및 어드레스 입력 디코더 회로(320))는 예를 들어, 멀티레벨 입력 버퍼로부터의 출력 신호들(예를 들어, 도 8의 두 개의 3-레벨 입력 신호들, 출력 신호들, 및 디코딩된 신호들 간의 관계)에 기초하여 이진 값들을 나타내는 디코딩된 신호들(예컨대, CAOn)을 제공할 수 있다.
도 10 및 도 12 에 도시된 예시적인 커맨드들의 상세들은 본 개시의 범위로부터 벗어나지 않고 수정될 수도 있다. 예를 들어, 메모리 어드레스들을 나타내는 비트들의 수가 수정될 수 있고/거나, 커맨드들은 더 많거나 더 적은 수의 부분들을 가질 수 있고/거나, 부분들에 포함된 정보가 상이할 수 있고/거나, 커맨드들에 사용되는 멀티레벨 신호들의 수가 더 많거나 또는 더 적을 수 있고/거나, 추가적인 및/또는 대안적인 커맨드들이 포함될 수 있고 , 상이한 커맨드 피연산자들 등이 본 개시의 범위 내에 유지될 수 있다.
특정 세부 사항들이 본 개시의 예들에 대한 충분한 이해를 제공하기 위해 설명된다. 그러나, 본 개시의 예들이 이러한 세부 사항들 없이도 실시될 수 있다는 것이 해당 기술분야의 통상의 기술자에게 명백할 것이다. 또한, 본 명세서에서 설명된 본 개시의 특정 예들은 본 개시의 범위를 이러한 특정 예들로 제한하는 것으로 간주되지 않아야 한다. 다른 경우들에서, 주지된 회로들, 제어 신호들, 타이밍 프로토콜들 및 소프트웨어 동작들은 본 개시를 불필요하게 모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않았다. 또한, "커플링한다"및 "커플링된다"와 같은 용어들은 두 개의 구성요소들이 직접 또는 간접적으로 전기적으로 커플링될 수 있음을 의미한다. 간접적으로 커플링된다는 것은 두 개의 구성요소들이 하나 이상의 중간 구성요소를 통해 커플링됨을 의미할 수 있다.
전술한 내용으로부터, 본 명세서에서 본 개시의 구체적인 실시예들이 예시를 위해 설명되었지만, 본 개시의 사상 및 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 개시의 범위는 본 명세서에서 설명된 특정 실시예들 중 어느 것으로도 제한되지 않아야 한다.
Claims (29)
- 장치로서,
어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더;
내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더; 및
멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 상기 멀티레벨 커맨드 및 어드레스 신호들의 값들을 나타내는 출력 신호들을 상기 어드레스 디코더 및 상기 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로 - 복수의 커맨드 및 어드레스 신호들이 더 큰 복수의 비트들을 나타냄 - 를 포함하는, 장치. - 제1항에 있어서, 상기 멀티레벨 커맨드 및 어드레스 신호들은 3 비트의 어드레스 정보를 나타내는 적어도 두 개의 멀티레벨 커맨드 및 어드레스 신호들을 포함하는 것인, 장치.
- 제1항에 있어서, 상기 멀티레벨 커맨드 및 어드레스 신호들은 3-레벨 신호들을 포함하는 것인, 장치.
- 제1항에 있어서, 상기 커맨드/어드레스 입력 회로는:
상기 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 각 멀티레벨 커맨드 및 어드레스 신호에 기초한 논리 레벨들을 갖는 상기 멀티레벨 커맨드 및 어드레스 신호들 각각에 대한 각 출력 신호들을 제공하도록 구성된 멀티레벨 입력 버퍼;
상기 멀티레벨 입력 버퍼로부터 상기 출력 신호들을 수신하도록 구성되고, 상기 멀티레벨 커맨드 및 어드레스 신호들의 상기 비트들을 나타내는 디코딩된 신호들을 제공하도록 구성된 커맨드 및 어드레스 입력 디코더 회로를 포함하는 것인, 장치. - 제4항에 있어서, 상기 커맨드/어드레스 입력 회로는 상기 멀티레벨 입력 버퍼로부터의 상기 출력 신호들을 래칭(latching)하도록 구성된 신호 래치를 더 포함하는, 장치.
- 제4항에 있어서, 상기 멀티레벨 입력 버퍼는, 각각이 상기 멀티레벨 커맨드 및 어드레스 신호들 각각을 수신하도록 구성된 복수의 멀티레벨 입력 버퍼 회로들을 포함하며, 상기 복수의 멀티레벨 입력 버퍼들 각각은:
상기 각 멀티레벨 커맨드 및 어드레스 신호를 수신하고, 제1 기준 전압을 수신하도록 구성된 제1 버퍼 회로 - 상기 제1 버퍼 회로는 상기 제1 기준 전압에 대한 상기 각 멀티레벨 커맨드 또는 어드레스 신호의 전압에 기초하여 상기 출력 신호들 중 제1 출력 신호를 제공하도록 구성됨 -; 및
상기 각 멀티레벨 커맨드 및 어드레스 신호를 수신하고, 제2 기준 전압을 수신하도록 구성된 제2 버퍼 회로 - 상기 제2 버퍼 회로는 상기 제2 기준 전압에 대한 상기 각 멀티레벨 커맨드 또는 어드레스 신호의 전압에 기초하여 상기 출력 신호들 중 제2 출력 신호를 제공하도록 구성됨 - 를 포함하는 것인, 장치. - 장치로서,
어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더;
내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더; 및
복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 값들을 나타내는 출력 신호들을 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로 - 각 멀티레벨 커맨드 및 어드레스 신호는 세 개 이상의 상이한 값들 중 하나에 대응하는 각 전압을 가짐 - 를 포함하는, 장치. - 제7항에 있어서, 각 멀티레벨 커맨드 및 어드레스 신호는 0, 1 또는 2에 대응하는 전압을 갖는 것인, 장치.
- 제7항에 있어서, 상기 어드레스 디코더에 제공되는 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 값들은 비트들에 의해 표현되고, 상기 커맨드 디코더에 제공되는 상기 복수의 멀티레벨 커맨드 또는 어드레스 신호들의 값들은 비-이진 값들에 대응하는 논리 레벨들을 갖는 출력 신호들에 의해 표현되는 것인, 장치.
- 제9항에 있어서, 상기 커맨드/어드레스 입력 회로는 두 개의 멀티레벨 커맨드 및 어드레스 신호들의 값들에 기초하여 3 비트를 상기 어드레스 디코더에 제공하도록 구성된 것인, 장치.
- 제9항에 있어서, 상기 커맨드/어드레스 입력 회로는 하나의 멀티레벨 커맨드 및 어드레스 신호에 기초하여 네 개의 출력 신호들을 상기 커맨드 디코더에 제공하도록 구성된 것인, 장치.
- 장치로서,
어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더;
내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더; 및
복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 출력 신호들을 상기 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로 - 상기 출력 신호들은 이진 값들을 나타내는 신호들 및 비-이진 값들을 나타내는 신호들을 포함함 - 를 포함하는, 장치. - 제12항에 있어서, 이진 값들을 나타내는 상기 신호들은 내부 어드레스 신호에 대응하고, 비-이진 값들을 나타내는 신호들은 내부 커맨드 신호들에 대응하는 것인, 장치.
- 제13항에 있어서, 상기 커맨드/어드레스 입력 회로는 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 상기 복수의 멀티레벨 커맨드 또는 어드레스 신호들 각각에 대한 각 출력 신호 쌍을 제공하도록 구성된 멀티레벨 입력 버퍼를 포함하며, 상기 출력 신호 쌍은 상기 각 멀티레벨 커맨드 및 어드레스 신호에 의해 표현되는 값에 기초한 각 논리 레벨들을 갖는 것인, 장치.
- 제14항에 있어서, 상기 커맨드/어드레스 입력 회로는 상기 멀티레벨 입력 버퍼로부터의 복수의 출력 신호 쌍들에 기초하여 디코딩된 신호들을 제공하도록 구성된 커맨드 및 어드레스 입력 디코더 회로를 더 포함하며, 상기 디코딩된 신호들은 비트들을 나타내고 상기 어드레스 디코더에 제공되는 것인, 장치.
- 제14항에 있어서, 상기 커맨드/어드레스 입력 회로는 상기 멀티레벨 입력 버퍼로부터 복수의 출력 신호 쌍들을 수신하고, 이를 상기 커맨드 디코더에 제공하도록 구성된 신호 래치를 더 포함하는 것인, 장치.
- 장치로서,
어드레스 신호들을 수신하고, 디코딩된 어드레스들을 제공하도록 구성된 어드레스 디코더;
내부 커맨드 신호들을 수신하고, 메모리 연산들을 수행하기 위한 내부 제어 신호들을 제공하도록 구성된 커맨드 디코더; 및
복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하고, 출력 신호들을 상기 어드레스 디코더 및 커맨드 디코더에 제공하도록 구성된 커맨드/어드레스 입력 회로 - 상기 멀티레벨 커맨드 및 어드레스 신호들은 메모리 커맨드를 식별하기 위한 커맨드 피연산자를 포함하고, 상기 메모리 커맨드가 가리키는 메모리 위치를 식별하기 위한 메모리 어드레스 정보를 더 포함하는 커맨드 구조를 나타냄 - 를 포함하며,
상기 커맨드 피연산자는 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제1 부분에 의해 표현되며, 상기 제1 부분의 상기 멀티레벨 커맨드 및 어드레스 신호들 각각은 비-이진 값을 나타내고, 상기 어드레스 정보는 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제2 부분에 의해 표현되며, 상기 제2 부분의 상기 멀티레벨 커맨드 및 어드레스 신호들은 메모리 어드레스 정보의 비트들을 나타내는 것인, 장치. - 제17항에 있어서, 상기 제2 부분의 상기 멀티레벨 커맨드 및 어드레스 신호 쌍들은 메모리 어드레스 정보의 3 비트를 나타내는 것인, 장치.
- 제17항에 있어서, 상기 커맨드 구조는 제1 부분 및 제2 부분을 포함하며, 상기 제1 부분은 상기 커맨드/어드레스 입력 회로에 의해 클록 신호의 상승 에지에 대해 수신되고, 상기 제2 부분은 상기 커맨드/어드레스 입력 회로에 의해 상기 클록 신호의 하강 에지에 대해 수신되는 것인, 장치.
- 제19항에 있어서, 상기 제1 부분에 대한 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제1 및 제2 멀티레벨 커맨드 및 어드레스 신호들은 상기 커맨드 피연산자를 나타내고, 상기 제2 부분에 대한 상기 복수의 멀티레벨 커맨드 및 어드레스 신호들의 제1 및 제2 멀티레벨 커맨드 및 어드레스 신호들은 어드레스 정보를 나타내는 것인, 장치.
- 장치로서,
커맨드 및 어드레스 버스;
상기 커맨드 및 어드레스 버스에 멀티레벨 커맨드 및 어드레스 신호들을 제공하도록 구성된 제어기 - 상기 멀티레벨 커맨드 및 어드레스 신호들 각각은 적어도 세 개 이상의 상이한 값들 중 하나에 대응하는 각 전압을 가짐 -; 및
상기 커맨드 및 어드레스 버스를 통해 상기 제어기에 커플링된 메모리 시스템 - 상기 메모리 시스템은 복수의 메모리들을 포함하며, 상기 메모리들 각각은 상기 멀티레벨 커맨드 및 어드레스 신호들을 수신하고 메모리 어드레스의 이진 값들을 나타내기 위해 상기 멀티레벨 커맨드 및 어드레스 신호들을 디코딩하도록 구성됨 - 을 포함하는, 장치. - 제21항에 있어서, 상기 메모리 시스템의 상기 메모리들 각각은 또한, 상기 멀티레벨 커맨드 및 어드레스 신호들을 수신하고 상기 커맨드 및 어드레스 신호들을 커맨드 피연산자의 비-이진 값들로 디코딩하도록 구성되는 것인, 장치.
- 장치로서,
커맨드 피연산자 및 메모리 어드레스들을 포함하는 커맨드 구조를 나타내는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 수신하도록 구성된 메모리 - 상기 멀티레벨 커맨드 및 어드레스 신호들은 비-이진 값에 대응하는 각 전압들을 가짐 - 를 포함하며, 상기 메모리는:
상기 멀티레벨 커맨드 및 어드레스 신호들에 기초하여 상기 커맨드 피연산자를 나타내는 내부 커맨드 신호들을 제공하는 수단;
상기 메모리 어드레스들을 나타내는 내부 어드레스 신호들을 제공하는 수단 - 상기 메모리 어드레스들은 상기 내부 어드레스 신호들에 의해 표현되는 복수의 비트들을 포함함 -; 및
상기 내부 어드레스 신호들에 기초한 메모리 위치들에 대해 상기 내부 커맨드 신호들에 기초한 메모리 연산들을 수행하는 수단을 포함하는 것인, 장치. - 방법으로서,
커맨드 피연산자 및 메모리 어드레스들을 포함하는 커맨드 구조를 나타내는 복수의 멀티레벨 커맨드 및 어드레스 신호들을 메모리에서 수신하는 단계 - 상기 멀티레벨 커맨드 및 어드레스 신호들은 적어도 세 개의 상이한 전압들 중 하나에 대응하는 각 전압들을 가지며, 상기 적어도 세 개의 상이한 전압들 각각은 상이한 값에 대응함 -;;
상기 멀티레벨 커맨드 및 어드레스 신호들에 기초하여 상기 커맨드 피연산자를 나타내는 내부 커맨드 신호들을 제공하는 단계;
상기 메모리 어드레스들을 나타내는 내부 어드레스 신호들을 제공하는 단계 - 상기 메모리 어드레스들은 상기 내부 어드레스 신호들에 의해 표현되는 복수의 비트들을 포함함 -; 및
상기 내부 어드레스 신호들에 기초한 메모리 위치들에 대해 상기 내부 커맨드 신호들에 기초한 메모리 연산들을 수행하는 단계를 포함하는, 방법. - 제24항에 있어서, 상기 내부 커맨드 신호들을 제공하는 단계는 멀티레벨 커맨드 및 어드레스 신호들 각각에 기초한 출력 신호들을 제공하는 단계를 포함하되, 상기 출력 신호들은 각각의 상기 멀티레벨 커맨드 및 어드레스 신호의 값을 나타내는 것인, 방법.
- 제25항에 있어서, 상기 내부 어드레스 신호들을 제공하는 단계는 복수의 멀티레벨 커맨드 및 어드레스 신호들의 상기 출력 신호들을 디코딩하는 단계, 및 상기 출력 신호들의 논리 레벨들에 기초하여 상기 논리 레벨들을 갖는 디코딩된 신호들을 제공하는 단계를 포함하는 것인, 방법.
- 제24항에 있어서, 내부 어드레스 신호들을 제공하는 단계는 두 개의 상기 멀티레벨 커맨드 및 어드레스 신호들로부터 상기 메모리 어드레스의 3 비트를 제공하는 단계를 포함하는 것인, 방법.
- 제24항에 있어서, 내부 커맨드 신호들을 제공하는 단계는 멀티레벨 커맨드 및 어드레스 신호에 의해 표현되는 값에 기초한 각 논리 레벨들을 갖는 복수의 출력 신호들을 제공하는 단계를 포함하는 것인, 방법.
- 제28항에 있어서, 내부 어드레스 신호들을 제공하는 단계는 상기 복수의 출력 신호들에 기초한 상기 메모리 어드레스의 비트들을 제공하는 단계를 포함하는 것인, 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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