CN113871371A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113871371A
CN113871371A CN202110776783.2A CN202110776783A CN113871371A CN 113871371 A CN113871371 A CN 113871371A CN 202110776783 A CN202110776783 A CN 202110776783A CN 113871371 A CN113871371 A CN 113871371A
Authority
CN
China
Prior art keywords
dimensional material
material layer
layer
dielectric
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110776783.2A
Other languages
English (en)
Inventor
卢孟佩
杨士亿
李书玮
钟进龙
李明翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113871371A publication Critical patent/CN113871371A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例涉及半导体结构及其形成方法。根据本发明的一些实施例，一种半导体结构包含：衬底；多个导电构件，其位于所述衬底上方；及隔离结构，其在导电构件之间且使所述导电构件彼此分离。所述导电构件中的每一者包含第一金属层及二维材料层。另一半导体结构包含第一导电构件、所述第一导电构件上方的电介质结构、在所述电介质结构中且耦合到所述第一导电构件的第二导电构件及在所述第二导电构件上方且耦合到所述第二导电构件的导线。在一些实施例中，所述导线包含第一三维材料层、第一二维材料层及第二三维材料层。所述第一二维材料层位于所述第一三维材料层与所述第二三维材料层之间。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速的成长，集成电路材料及设计方面的技术已使 半导体集成电路随着世代不断进步。每一代的集成电路都比上一代更小，设计更复杂。然而，这些技术的进步增加了处理及制造集成电路的复杂性。
在集成电路发展的过程中，功能密度(即每一芯片区域的互连装置的数量)通常随着 几何尺寸的缩小而增加(即可用工业制造过程来产生的最小组件(或线))。这种缩小尺寸的 过程通常经由提高生产效率及降低相关成本带来好处。
然而，随着构件尺寸的不断减小使得制造过程变得更加难以持续执行。因此，要形成尺寸越来越小的可靠半导体装置是一项挑战。
发明内容
根据本发明的一些实施例，提供一种半导体结构，其包括：衬底；多个导电构件，位于所述衬底上方，其中所述导电构件中的每一者包括：第一金属层；及二维材料层； 及隔离结构，其位于所述导电构件之间并使所述导电构件彼此分隔。
根据本发明的一些实施例，提供一种半导体结构。半导体结构包括第一导电构件；电介质结构，位于第一导电构件上方；第二导电构件，位于电介质结构中并耦合到第一 导电构件；以及导线，位于第二导电构件上方并且耦合到第二导电构件。导线包括第一 三维材料层、第一二维材料层及第二三维材料层。第二维材料层位于第一三维材料层与 第二三维材料层之间。
根据本发明的一些实施例，提供一种用于形成半导体结构的方法。所述方法包括：在衬底上形成混合层结构，其中混合层结构包括至少一二维材料层及三维材料层；移除 混合层结构的部分以形成多个导电构件以及在导电构件之间的至少一开口；以及在开口 中形成隔离结构。
附图说明
本揭露的方面可由阅读的以下的详细描述结合附图得到最佳理解。应注意，根据行 业标准做法，各种构件未按比例绘制。实际上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1是半导体结构的示意性局部截面图。
图2到图11是分别为根据本揭露的各个方面的半导体结构示意图。
图12是根据本揭露的各个方面的用于形成半导体结构的方法流程图。
图13A到13H是根据本揭露的方面的一或多个实施例用于形成半导体结构的方法中各个阶段的示意图。
图14是根据本揭露的各个方面的半导体结构示意图。
图15是根据本揭露的各个方面用于形成半导体结构的方法的流程图。
图16A到16D是根据本揭露的方面的一或多个实施例用于形成半导体结构的方法中各个阶段的示意图。
具体实施方式
以下揭露提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文将 描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不希望产生限制。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包含其中形成直接 接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述 第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施 例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚起 见且其本身并不决定所讨论的各种实施例及/或布置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类 似者的空间相对术语在本文中可用于描述一元件或构件与另一(些)元件或构件的关系， 如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，还希望涵盖装置在使用或 操作中的不同定向。可依其它方式定向设备(旋转100度或依其它定向)且还可因此解译 本文中所使用的空间相对描述词。
如本文所使用的，例如“第一”、“第二”及“第三”之类的术语描述各种元件、 组件、区域、层及/或区段，但是这些元件、组件、区域、层及/或区段应不受这些术语 的限制。这些术语仅可用于区分另一(些)元件、组件、区域、层及/或区段。除非上下文 明确指出，否则本文中所使用例如“第一”、“第二”及“第三”的术语并不暗示顺序 或次序。
如本文中所使用的，例如“二维材料”的术语可包括多个片或层，在特定片或层的原子之间具有共价键，且在片或层之间的相互作用较弱，例如凡德瓦键。在一些实施例 中，单层材料也可为合适的二维材料。如本文中所使用的，术语“三维材料”可包括三 维结晶材料以及分层材料，其中在分层材料的片或层之间发生至少一定程度的共价键合。
IC制造流程通常可分为三类：前端制程(front-end-of-line,FEOL)、中端制程(middle-end-of-line,MEOL)及后端制程(back-end-of-line,BEOL)。FEOL通常包含与制造IC装置有关的过程(如晶体管)。例如，FEOL包括形成隔离结构用于隔离形成晶体管的 IC装置、栅极结构以及源极及漏极结构(也称为源极/漏极结构)。MEOL通常包括与半导 体结构(也称为接点或插栓)的制造有关的过程，所述半导体结构连接到IC装置的导电构 件(或导电区域)。例如，MEOL包括形成连接到栅极结构的连接结构及连接到源极/漏极 结构的连接结构。BEOL通常包括与多层互连件(multilayer interconnect,MLI)结构制造有 关的过程，所述多层互连件结构电连接到IC装置并通过FEOL及MEOL的制程来连接 此结构。因此，可使IC装置进行操作。
如上文所述，按比例缩小的过程增加IC处理及制造的复杂性。例如，发现当减小铜的厚度时，用于形成包括经由MEOL及BEOL制程构成的连接结构的半导体结构的铜 电阻会增加。
本揭露提供一种半导体结构及其形成方法。在一些实施例中，使用二维(2D)材料来 形成半导体结构，可减缓当元件尺寸缩小时半导体结构电阻增加的问题。在一些实施例中，包含二维材料的半导体结构可用于形成MEOL的连接结构。例如，包含二维材料的 半导体结构可为金属化MEOL，例如接点或插栓。在其它实施例中，包含二维材料的半 导体结构可用于形成BEOL连接结构。在一实施例，包含二维材料的半导体结构可为金 属化BEOL，如经由通路彼此连接的导线。
图1是半导体结构100的示意性局部截面图。如上文所述，IC制造流程通常可分为三类：前端制程(FEOL)、中端制程(MEOL)及后端制程(BEOL)。在一些实施例中，由FEOL 构成的元件可被称为FEOL元件110，由MEOL构成的半导体结构可被称为MEOL连接 结构120，并且由BEOL构成的MLI结构可被称为BEOL连接结构130。因此，半导体 结构100可包括FEOL元件110、MEOL连接结构120及BEOL连接结构130。
图2到图5是分别表示根据本揭露的各个方面的半导体结构示意图。需要注意的是， 在图2到图5中同样的元件使用相同的数字，且可包含相同的材料。在一些实施例中，半导体结构200a分别显示在图2到图5中。在一些实施例中，半导体结构200a可当作 是图1的MEOL连接结构120，且本揭露不限于此。如图2到图5所示，半导体结构200a 可包括衬底(晶片)202。在一些实施例中，衬底202包括硅。可替代地或另外，衬底202 包括另一种元素半导体，例如锗；复合半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、 砷化铟及/或锑化铟；合金半导体，例如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、 GaInP及/或GaInAsP；或其组合。在一些实施方式中，衬底202包括一种或多种III-V 族材料，一种或多种II-IV族材料或其组合。在一些实施方式中，衬底202是具有绝缘 体上半导体(semiconductor-on-insulator)装置的衬底，例如绝缘体上硅(SOI)衬底、绝缘体 上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可经由氧离子植入硅 晶隔离法(SIMOX)，晶片接合及/或其它合适的方法进行分离来制造衬底。衬底202可包 含根据元件的设计要求而布置的各种掺杂区域(本文未显示)，例如p型掺杂区域、n型 掺杂区域或其组合。P型掺杂区(例如，p型阱)包括p型掺质，例如硼、铟、其它p型掺 质或其组合。N型掺杂区(例如，n型阱)包括n型掺质，例如磷、砷、其它n型掺质或 其组合。在一些实施方式中，衬底202包括由p型掺质与n型掺质的组合形成的掺杂区。 在衬底202上及/或在衬底202中可直接形成各样掺杂区，例如，布置p型阱结构，n型 阱结构，双阱结构，凸起结构或其组合。可用离子植入过程，扩散过程及/或另一种合适 的掺杂过程以形成各种掺杂区域。
隔离件(本文未显示)可形成在衬底202上方及/或衬底202中间，以电气隔离半导体 结构的各个区域，如各个元件区域。例如，隔离件可定义并且可电气隔离主动元件区域及/或被动元件区域以使它们彼此隔离。隔离件可包括氧化硅、氮化硅、氮氧化硅、其它 合适的隔离材料或其组合。隔离件可包括不同的结构，例如浅沟槽隔离(STI)结构，深沟 槽隔离(DTI)结构及/或硅局部氧化(LOCOS)结构。
在衬底202上可形成各种元件。例如，虽然图上未说明，但包括栅极结构、源极结构及漏极结构的场效晶体管(FET)元件可位于衬底202的上方。在一些实施例中，可在 鳍型结构上方形成栅极结构。在一些实施例中，栅极结构可包括金属栅极结构。在一些 实施例中，金属栅极结构包括栅极电介质层及栅极电极。栅极电介质层可位于衬底202 上方，且栅极电极位于栅极电介质层上方。栅极电介质层包括电介质材料，例如氧化硅、 高介电系数材料、其它合适的电介质材料或其组合。高介电系数材料通常是指具有高介 电系数的电介质材料，例如，介电系数大于氧化硅的介电系数(k≈3.9)。可作为范例的 高介电系数材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其它合适的成分或其组合。 在一些实施例中，栅极电介质层包括多层结构，例如包括如氧化硅的界面层(IL)，以及 包括以下结构的高介电系数层，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、 ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其它合适的高介电系数材料或 其组合。
栅极电极包括导电材料。在一些实施方式中，栅极电极包括多层结构，例如一个或多个功函数金属层及间隙填充金属层。功函数金属层包括调节到所需功函数(例如，n型 功函数或p型功函数)的导电材料，例如n型功函数材料及/或p型功函数材料。P型功 函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它 p型功函数材料及其组合。N型功函数材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、 TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其它n型功函数材料及其组合。间隙填充 金属层可包括合适的导电材料，例如Al、W、及/或Cu。
栅极结构可进一步包括间隔件(本文未显示)，其与栅极结构相邻(例如，沿着其侧壁)。 间隔件可通过任何合适的过程形成并包括电介质材料。电介质材料可包括硅、氧、碳、氮、其它合适的材料或其组合(例如氧化硅、氮化硅、氧氮化硅或碳化硅)。在一些实施 例中，间隔件可包括多层结构，例如包括氮化硅的第一电介质层及包括氧化硅的第二电 介质层。在一些实施例中，多于一组以上的隔离件，如密封隔离件、偏置隔离件、牺牲 隔离件、虚设隔离件及/或主隔离件，与栅极结构相邻形成。
在间隔物形成之前及/或之后可通过植入，扩散及/或退火的过程在衬底202中形成 轻掺杂源极及漏极(LDD)构件及/或重掺杂源极及漏极(HDD)构件。
在一些实施例中，元件的源极结构及漏极结构可包括外延结构(本文未显示)。因此， 栅极结构、外延源极/漏极结构以及在外延源极/漏极结构之间界定的沟道区形成例如晶 体管的元件。在一些实施例中，外延源极/漏极结构可围绕鳍型结构的源极/漏极区域。在一些实施例中，外延源极/漏极结构可代替部分鳍型结构。外延源极/漏极结构掺杂有n型掺质及/或p型掺质。在一些实施例中，在晶体管被布置为n型元件(例如，具有n型 沟道)的情况下，外延源极/漏极结构可包括掺杂有磷的含硅外延层或含硅碳外延层、其 它n型掺质或其组合(例如，Si:P外延层或Si:C:P外延层)。在替代实施例中，在晶体管 被布置为p型元件(例如，具有p型沟道)的情况下，外延源极/漏极结构可包括掺杂有硼 的含硅及锗的外延层、其它p型掺质或其组合(例如，Si:Ge:B外延层)。在一些实施例中， 外延源极/漏极结构包括在沟道区域中达到所需的伸张及/或压缩应力的材料及/或掺质。
在一些实施例中，半导体结构200a包括位于衬底202上方的多个导电构件210a。在一些实施例中，半导体结构200a包括在每一导电构件210a之间的并将导电构件210a 彼此分开的隔离结构。在一些实施例中，半导体结构200a的隔离结构可包括气隙220a， 如图2及图4所示。在一实施例中，衬层222可作为气隙220a的底部及侧壁，并且电 介质结构224可作为气隙220a的覆盖层。因此，气隙220a被密封在衬层222及电介质 结构224内。
衬层222及电介质结构224包括不同的材料。在一些实施例中，衬层222可包含氧化硅(SiOx)、碳化硅(SiCx)、氮化硅(SiNx)、氮氧化硅(SixOyNz)、碳氧化硅(SixOyCz)、 氧化铝(AlOx)、氮化铝(AlN)、过渡金属碳化物、过渡金属氮化物、过渡金属氧化物及其 它相关的电介质材料。在一些实施例中，电介质结构224可为电介质材料，包括例如氧 化硅、氮化硅、氮氧化硅、碳化硅、含碳的氧化硅、碳氧化硅(SiOxCy)、其它合适的电 介质材料或其组合。在一些实施例中，电介质结构224可包括介电常数在大约1到大约 5之间的电介质材料。在一些实施例中，电介质结构224可包括具有低介电系数的电介 质材料。可做范例的低介电系数材料包括：氟硅玻璃FSG、掺碳氧化硅、
Figure BDA0003155725090000061
(加州圣塔克拉拉的应用材料公司)、干凝胶、气凝胶、非晶硅氟化碳、 聚对二甲苯、苯并环丁烯(benzocyclobutene，BCB)，SILK(Dow Chemical，Midland， Mich。)、聚酰亚胺、其它低介电系数材料及其组合。
在其它实施例中，半导体结构200a的隔离结构可包括电介质结构220b，如图3及图5。在这实施例中，电介质结构220b可包括衬层222及低介电系数结构224。在一些 实施例中，衬层222可包括与上述材料相同的材料，且低介电系数结构224可包括与上 述材料相同的材料；因此，为简洁起见，省略对这些细节的重复描述。如图3及图5 所示，衬层222覆盖低介电系数结构224的侧壁及底部。
在一些实施例中，每一导电构件210a包括三维材料层210-1、二维材料层212(或是图4及5中的214)及三维材料层210-2。如图2到图5所示，二维材料层212或214位 于三维材料层210-1与三维材料层210-2之间。在一些实施例中，二维材料层212或214 的厚度，三维材料层210-1的厚度与三维材料层210-2的厚度可相似，但本揭露不限于 此。在其它实施例中，二维材料层212或214的厚度可大于三维材料层210-1的厚度， 并且大于三维材料层210-2的厚度，但是本揭露不限于此。在一些实施例中，二维材料 层212或214的厚度可介于大约0.2纳米到大约1,000纳米之间。在一些比较方法中， 当二维材料层212或214的厚度小于0.2纳米时，二维材料层212或214的电导率会受 到不利的影响。在一些替代比较方法中，当二维材料层212或214的厚度大于1,000纳 米时，可用三维金属材料代替二维材料层212或214，因为三维金属材料提供更大的电 导率及更低的电阻率。
三维材料层210-1及三维材料层210-2可包括相同的材料。在一些实施例中，三维材料层210-1及210-2可包括金属，例如铜(Cu)、银(Ag)、金(Au)、铝(Al)、镍(Ni)、钴 (Co)、钌(Ru)、铱(Ir)、铂(Pt)、钯(Pd)、(Os)、钨(W)、钼(Mo)、钽(Ta)及相关合金，但 本揭露内容不限于此。
在一些实施例中，二维材料层212可包括石墨烯，但是本揭露不限于此。如图4及图5所示，在一些实施例中，可用另一二维材料层214代替二维材料层212。二维材料 层214可包括与二维材料层212相同的厚度。在一些实施例中，二维材料层214包括石 墨烯及插层组件。在一些实施方案中，插层组件包括金属、金属离子化合物、有机化合 物及卤素分子。例如，插层组件可包括金属离子化合物，如氯化铁(FeCl3)、氢氧化钠 (NaOH)、硼化锂(LiB)等。在一些实施方案中，插层组件可包括有机化合物，例如四氰 基对苯二醌二甲烷(TNCQ)、四硫富瓦烯(TTF)等。
在一些实施例中，半导体结构200a可包括位于导电构件210a及隔离结构220a或220b上方的电介质结构230。在一些实施例中，电介质结构230可包括单层结构。在一 些实施例中，电介质结构230可包括多层结构。例如，电介质结构230可包括衬层-氧化 层-衬层-氧化层(LOLO)结构232及电介质材料234，但是本揭露不限于此。
参考图2及图3，在一些实施例中，半导体结构200a进一步地包括位于电介质结构230中的互连结构240。互连结构240可为BEOL连接结构130的一部分。如图2及图3 所示，互连结构240可包括例如通路242及导线244的导电构件。在一些实施例中，通 路242及导线244可包括相同的材料。在一些实施例中，通路242及导线244可包括三 维材料。在一些实施例中，通路242及导线244可包括金属。在一些实施例中，互连结 构240以及三维材料层210-1及210-2可包括相同的金属材料。在一些实施例中，阻障 层246可位于互连结构240与电介质结构230之间。在一些实施例中，阻障层246可包 括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)及其它金属氮化物。
如上所述，导电构件210a可被视为MEOL连接结构120的一部分，其耦合到晶体 管的导电区域，例如源/漏极区S/D，而互连结构240可为BEOL连接结构130的一部分。 因此，衬底202上方的元件可通过导电构件210a连接到互连结构240。换句话说，FEOL 装置110可通过MEOL连接结构130电连接到BEOL连接结构120。
根据图2到图5所示的半导体结构200a，二维材料层212或214位于三维材料层210-1与210-2之间。当二维材料层212或214的厚度在大约0.2纳米到1,000纳米之间 时，导电构件210的电阻小于包括纯粹三维材料层的导电构件的电阻。此外，三维材料 层210-1及210-2可提供足够的机械强度以支撑二维材料层212或214，并支撑气隙220a。 三维材料层210-1及210-2进一步地提供用于放置通路的区域。因此，半导体结构200a 有助于改善IC按比例缩小的过程。
图6到图9分别示出根据本揭露的各个方面的半导体结构示意图。应当注意的是，在图2到9中相同的元件使用相同的附图标记号码，为简洁起见，省略这些元件的重复 描述。在一些实施例中，半导体结构200b可位于图6到9中。在一些实施例中，半导 体结构200b可为如图1所示的MEOL连接结构120，但是本揭露不限于此。如图6到 图9所示，半导体结构200b可包括衬底(晶片)202。衬底202可包括根据元件的设计要 求布置的各种掺杂区域(本文未显示)。可在衬底202上方及/或之中形成隔离件(本文未显 示)，以电气隔离半导体结构的各个区域。可在衬底202上方形成各种元件。例如，虽然 图上未说明，但包括栅极结构、源极结构及漏极结构的场效晶体管元件可位于衬底202 的上方。
在一些实施例中，半导体结构200b包括位于衬底202上方的多个导电构件210b。在一些实施例中，半导体结构200b在导电构件210b之间包括隔离结构并且将导电构件210b彼此分开。在一些实施例中，半导体结构200b的隔离结构可包括气隙220a，如图 6及图8所示。在这样的实施例中，衬层222可用作气隙220a的底部及侧壁，并且电介 质结构224可用作气隙220a的覆盖层。
在其它实施例中，半导体结构200b的隔离结构可包括电介质结构220b，如图7及 9所示。在这样的实施例中，电介质结构220b可包括衬层222及低介电系数结构224。 如图7及9所示，衬层222覆盖低介电系数结构224的侧壁及底部。
在一些实施例中，每一导电构件210b包括三维材料层210及二维材料层214。此外，二维材料层214位于三维材料层210的上方。换句话说，三维材料层210位于二维材料 层214与衬底202之间。如图6到9所示，二维材料层214位于三维材料层210的上方。 在一些实施例中，二维2D材料层214的厚度大于三维材料层210的厚度，如图3及图 6所示，但是本揭露不限于此。三维材料层210可包括如上所述的材料；因此，在此省 略对这些细节的重复描述。在一些实施例中，二维材料层214可为包括石墨烯及插层组 件的二维材料层，如图6到图9所示。在其它实施例中，二维材料层214可被包含石墨 烯的二维材料层212所代替，如图2及3所示。
在一些实施例中，半导体结构200b可包括在导电构件210b及隔离结构220a或220b上方的电介质结构230。此外，半导体结构200b包括位于电介质结构230中的互连结构 240。互连结构240可为BEOL连接结构130的一部分。互连结构240可包括导电构件 如通路242及导线244。在一些实施例中，通路242连接二维材料层214，如图6及7 所示。
在一些实施例中，如图8及图9所示，形成通路242以用来连接三维材料层210。 在这样的实施例中，当通路242及三维材料层210包含相同的材料时，可进一步减小通 路242与三维材料层210之间的接触电阻。另外，在一些实施例中，密封气隙220a的 电介质结构224的厚度够厚足以支撑通路242，如图8所示。
根据图6到9所示的半导体结构200b，二维材料层214位于三维材料层210的上方。当二维材料层214的厚度在大约0.2纳米到1,000纳米之间时，导电构件210b的电阻小 于包括纯粹三维材料层的导电构件的电阻。因此，半导体结构200b有助于改善IC按比 例缩小的过程。
请参考图10及图11，这些图分别显示出根据本揭露的各个方面的半导体结构示意图。应当注意的是，在图2到图11中相同的元件由相同的附图标记号码所表示，并且 为简洁起见，省略对这些元件的重复描述。在一些实施例中，提供如图10及11所示的 半导体结构200c。在一些实施例中，半导体结构200c可为图1中所示的MEOL连接结 构120，但是本公开不限于此。如图10及11所示，半导体结构200c可包括衬底(晶片)202。 可在衬底202上方形成各种元件。例如，虽然图上未说明，但包括栅极结构、源极结构 及漏极结构的场效晶体管元件可位于衬底202的上方。
在一些实施例中，半导体结构200c包括位于衬底202上方的多个导电构件210c。在一些实施例中，半导体结构200c隔离结构位于导电构件210c之间并且将每一导电构 件210c彼此分开。在一些实施例中，半导体结构200c的隔离结构可包括气隙220a，如 图10所示。在其它实施例中，半导体结构200c的隔离结构可包括电介质结构220b，如 图11所示。
在一些实施例中，每一导电构件210c包括三维材料层210及二维材料层214。如图10及11所示，三维材料层210位于二维材料层214的上方。在一些实施例中，二维材 料层214的厚度大于三维材料层210的厚度，如图10及11所示，但是本揭露不限于此。 三维材料层210可包括如上所述的材料；因此，在此省略对这些细节的重复描述。在一 些实施例中，二维材料层214可为包括石墨烯及插层组件的二维材料层，如图10及11 所示。在其它实施例中，二维材料层214可由包括石墨烯的二维材料层212所代替，如 图2及3。
在一些实施例中，半导体结构200c可包括位于导电构件210c及隔离结构220a或220b上方的电介质结构230。此外，半导体结构200c包括位于电介质结构230中的互 连结构240。互连结构240可为BEOL连接结构130的一部分。互连结构240可包括导 电构件如通路242及导线244。在一些实施例中，通路242连接三维材料层210，如图10及11所示。在这样的实施例中，当通路242及三维材料层210包含相同的材料时， 可进一步减小通路242与三维材料层210之间的接触电阻。
根据图10及11所示的半导体结构200c，二维材料层214位于三维材料层210的下方。当二维材料层214的厚度在大约0.2纳米到1,000纳米之间时，导电构件210c的电 阻小于包括纯粹三维材料层的导电构件的电阻。因此，半导体结构200c有助于改善IC 按比例缩小的过程。
图12是表示根据本揭露的方面的用于形成半导体结构的方法30的流程图。在一些实施例中，用于形成半导体结构的方法30可用于形成包括上述MEOL连接结构的半导 体结构方法之中。在一些实施例中，用于形成半导体结构的方法30包括多个步骤(32、 34及36)。用于形成半导体结构的方法30将根据一个或多个实施例进一步描述。应当注 意的是，方法30的步骤可在各个方面的范围内重新安排或以其它方式修改。还应所述 注意的是，可在方法30之前，之中及之后提供附加的过程，且这里仅简要描述一些其 它过程。
图13A到图13H是示出根据本揭露的一个或多个实施例的每一方面用于形成半导体结构的方法30中各个阶段的示意图。在一些实施例中，接受衬底202。衬底可为图2 所示的衬底202，但是本揭露不限于此。在一些实施例中，虽然未说明，衬底202可包 括半导体元件，比如晶体管。
仍旧参考图13A，在步骤32中，在衬底202上形成混合层结构208。在一些实施例中，混合层结构208包括一个三维材料层210-1、一个三维材料层210-2及一个在三维 材料层210-1与210-2之间的二维材料层212。然而，应当注意的是，混合层结构208 可包括不同的层布置。例如，在一些实施例中，混合层结构208可包括一个二维材料层 212及一个堆叠在二维材料层212上的三维材料层210。在其它实施例中，混合层结构 208可包括一个三维材料层210及一个堆叠在三维材料层210上的二维材料层212。在 其它实施例中，混合层结构208可包括一个二维材料层212、一个三维材料层210、一 个二维材料层212及一个三维材料层210堆叠以形成2D-3D-2D-3D混合层结构。在其它 实施例中，混合层结构208可包括3D-2D-3D-2D-3D混合层结构。应当注意的是，虽然 在图13A中仅示出3D-2D-3D混合层结构208，尽管本文未示出，但是可根据不同的产 品要求采用如上所述的其它层布置。用于形成二维材料层212及三维材料层210-1、210-2 的材料可与上面描述的材料相似；因此，为简洁起见，在此省略对这些细节的重复描述。 在一些实施例中，二维材料层212的厚度可类似于上述的厚度；因此，为简洁起见，在 此也省略对这些细节的重复描述。
在一些实施例中，二维材料层212可通过沉积而形成。在这样的实施例中，沉积可包括原子层沉积(ALD)、化学气相沉积(CVD)、等离子体辅助原子层沉积(PEALD)，等离 子体辅助化学气相沉积(PECVD)或其它合适的沉积方式。在一些实施例中，沉积可在大 约200℃与大约800℃之间的温度下执行，但是本揭露不限于此。在一些实施例中，二 维材料层212可通过转移法来形成。在这样的实施例中，可通过热解胶带、发泡法、TMMA 压印、透明胶带及其它合适的方法来转移二维材料层212。在一些实施例中，可在大约 200℃到大约1200℃之间的温度下转移二维材料层212，但是本揭露不限于此。
参考图13B，在步骤34中，去除一部分混合层结构208从而形成多个导电构件210a。此外，在导电构件210a之间形成开口211。在一些实施例中，可在混合层结构208上方 形成图案化硬掩模209，并且蚀刻是经由图案化硬掩模209蚀刻混合层结构208来执行。 因此，形成立在衬底202上方的导电构件210a及露出衬底202的部分的开口211。在一 些实施例中，取决于不同的产品要求，导电构件210a的宽度W可在大约5纳米到大约 1,000纳米之间。在一些实施例中，开口211的宽度可与导电构件的宽度W类似，但是 本揭露不限于此。
参考图13C，在一些实施例中，可在形成导电构件210a之后进行插层步骤。在一些实施例中，插层步骤可包括化学气相沉积、电化学过程及其它合适的方法。在一些实施 例中，可在大约25℃与大约800℃之间的温度下执行插层步骤，但是本揭露不限于此。 执行插层步骤使得2D材料层可包含插层组件。换句话说，可将二维材料层212转移到 二维材料层214，如图13C所示。插层组件可与上述组件类似；因此，为简洁起见，省 略对这些细节的重复描述。
在步骤36中，形成隔离结构。参考图13D，在一些实施例中，隔离结构的形成包 括形成覆盖导电构件210a侧壁及顶面的衬层222。另外，衬层222覆盖开口211的侧壁 及底部，如图13D所示。应当注意的是，在一些实施例中，衬层222可在执行插层步骤 之后形成。在其它实施例中，可省略插层步骤，因此可在形成导电构件210a之后直接 形成衬层222。用于形成衬层222的材料可与之前描述的材料相似；因此，为简洁起见， 省略对这些细节的重复描述。
参考图13E及13F，隔离结构的形成还包括在衬层222上形成电介质结构224。用 于形成电介质结构224的材料可类似于上述材料；因此，为简洁起见，省略对这些细节 的重复描述。在一些实施例中，电介质结构224可形成在覆盖开口的底部及侧壁的衬层 222上方。此外，开口211可由电介质结构224密封。在一些实施例中，可通过平坦化 步骤，例如化学机械抛光(CMP)，来移除电介质结构224，衬层222及图案化硬掩模209 多余的部分。因此，在每一开口211内会形成气隙220a。此外，气隙220a(可为电介质 结构224)作为隔离结构。
在一些实施例中，隔离结构的形成包括用电介质结构224填充开口211，以及去除电介质结构的多余部分。因此，可得到包含电介质结构224及衬层222的多个电介质结 构220b，如图3、5、7、9及11所示。
参考图13G，在一些实施例中，电介质结构230可形成在衬底202上。如上所述， 电介质结构230可包括多层结构。例如，电介质结构230可包括LOLO结构232及电介 质材料234，但是本揭露不限于此。用于形成LOLO结构232及电介质材料234的材料 可与上述的材料相似；因此，为简洁起见，省略对这些细节的重复描述。
仍旧参考图13G，在一些实施例中，可在电介质结构230中形成多个开口231。在 一些实施例中，开口231可包括通路233及沟槽235。如图13G所示，通路开口233及 沟槽235是彼此耦合到的。在一些实施例中，通路开口233的宽度大于导电构件210a 的宽度。此外，至少有一个导电构件210a经由通路开口233的底部暴露出来。可通过 任何适当的步骤，例如双镶嵌形成步骤，形成开口231(包括通路开口233及沟槽235)， 并且为简洁起见，省略对这些细节的描述。应当注意的是，如图6到图9所示，当导电 构件形成为在一个三维材料层210上方的一个二维材料层214时，可增加通路开口233 的深度以暴露在二维材料层214下的三维材料层210。
参考图13H，可形成阻障层246以覆盖开口231的底部及侧壁。随后，以导电材料 填满开口231。可执行平坦化，例如CMP步骤，以去除导电材料及阻障层多余的部分。 因此，可得到包括通路242及导线244的互连结构240。
在这样的实施例中，可得到半导体结构200a。应当注意的是，通过选择不同的二维材料及三维材料，并安排形成二维材料层及三维材料层的步骤，包括导电构件210b的 半导体结构200b或包括导电构件210c的半导体结构200c可根据不同的产品要求而形 成。换句话说，此用于形成半导体结构的实施例提供在MEOL中集成二维材料的灵活性。
图14是示出根据本揭露的各个方面提供的半导体结构200d的示意图。应当注意的是，图2到图14中相同的元件由相同的附图标记号码表示，并且为简洁起见，可省略 对这些元件的重复描述。在一些实施例中，半导体结构200d可为包括MEOL的连接结 构120及BEOL的连接结构130。在一些实施例中，半导体结构200d包括BEOL连接 结构130。在这样的实施例中，BEOL连接结构130可为Mn+1导线。在一些实施例中， BEOL连接结构130包括被视为M1到Mn+1的多条导线及被视为V0到Vn的多个通路。 此外，导线Mn到Mn+1经由通路Vn彼此耦合到。例如，如图14所示，半导体结构200d 可包括由通路V0耦合到MEOL连接结构的M1导线，但是本揭露不限于此。
在一些实施例中，半导体结构200d包括衬底(晶片)202。衬底202可包括根据元件设计要求布置的各种掺杂区域(本文未示出)。可在衬底202上方及/或之中形成隔离件(本文未示出)以电气隔离各个区域。可在衬底202上方形成各种元件。例如，尽管本文未示 出，可在衬底202的上方设置包括栅极结构、源极结构及漏极结构的场效晶体管元件。
在一些实施例中，半导体结构200d包括位于衬底202上方的多个导电构件210a。应当注意的是，尽管未示出，半导体结构200d可包括导电构件210b或210c。在一些实 施例中，半导体结构200d包括位于导电构件210a之间并使导电构件210a彼此分开的 隔离结构。在一些实施例中，半导体结构200d的隔离结构可包括气隙220a，如图14所 示。在这样的实施例中，衬层222可用作气隙220a的底部及侧壁，并且电介质结构224 可用作气隙220a的覆盖层。在其它实施例中，半导体结构200d的隔离结构可包括电介 质结构220b，如图3、5、7及9所示。在这样的实施例中，电介质结构220b可包括衬 层222及低介电系数材料结构224。
在一些实施例中，半导体结构200d可包括在导电构件210a及隔离结构上方的电介质结构230。半导体结构200d还包括位于电介质结构230中的互连结构242/250。互连 结构242/250可为BEOL连接结构130的一部分。互连结构242/250包括导电构件例如 通路242。此外，互连结构242/250包括在通路242上方并耦合到通路242的导线250。 如图14所示，导线250经由通路242耦合到导电构件210a。
在一些实施例中，如图14所示，通路242被形成以连接三维材料层210-1及三维材料层252-2。在一些实施例中，当通路242与三维材料层210-1及252-2包含相同的材料 时，可进一步减小通路242与三维材料层210-1与252-2之间的接触电阻。在一些实施 例中，可在通路242与电介质结构230之间设置阻障层246。
此外，半导体结构200d可包括位于电介质结构230上方的隔离结构260。隔离结构260用于在导线之间提供电气隔离。在一些实施例中，隔离结构260可包括气隙，如图 14所示。在其它实施例中，隔离结构可包括电介质材料，如图3、5、7及9中所示的隔 离结构220b。
在一些实施例中，每一导线250包括三维材料层252-1、二维材料层254及三维材料层252-2。如图14所示，二维材料层254设置在三维材料层252-1与三维材料层252-2 之间。用于形成二维材料层254的材料及厚度可与上述的材料相似；因此，为简洁起见， 在此省略对这些细节的重复描述。用于形成三维材料层252-1及252-2的材料可与上述 材料相似。因此，在此也省略对这些细节的重复描述。在一些实施例中，二维材料层254 的厚度，三维材料层252-1的厚度及三维材料层252-2的厚度是相似的。在一些实施例 中，二维材料层254的厚度大于三维材料层252-1及三维材料层252-2的厚度。
根据图14所示的半导体结构200d，二维材料层254位于在三维材料层252-1与252-2 之间。当二维材料层254的厚度在大约0.2纳米到1,000纳米之间时，导电构件210a的 电阻小于包括纯粹三维材料层的导电构件的电阻。因此，半导体结构200d有助于改善 IC的按比例缩小的过程。
图15是表示根据本揭露的方面用于形成半导体结构的方法40的流程图。在一些实施例中，用于形成半导体结构的方法40可用在形成包括上述BEOL连接结构的半导体 结构方法中。在一些实施例中，用于形成半导体结构的方法40包括多个步骤(42、44、 46及48)。在此将根据一个或多个实施例进一步描述形成半导体结构的方法40。应当注 意的是，方法40的步骤可在各个方面的范围内重新安排或以其它方式修改。还应所述 注意的是，可在方法40之前，之中及之后提供附加的过程，并且这里仅简要描述一些 其它过程。
在一些实施例中，可集成形成半导体结构的方法40及形成半导体结构的方法30。在这样的实施例中，可在形成半导体结构的方法30之后执行形成半导体结构的方法40， 但是本揭露不限于此。
在一些实施例中，在步骤42中，在衬底202上形成电介质结构230。在一些实施例中，可在衬底202上设置经由隔离结构220a彼此分离的多个导电构件210a。如上所述， 经由选择二维材料及三维材料及安排其形成步骤，在此尽管未提出，但是可在衬底202 上方形成导电构件210b或导电构件210c。而且，如上所述，通过调整其形成步骤，隔 离结构可包括如图16A所示的气隙220a，或者可包括如图3、5、7及9所示的电介质 结构220b。导电构件210a的形成及隔离结构220a的形成可与方法30的步骤相似；因 此，在此省略对这些细节的重复描述。
在一些实施例中，可在电介质结构230中形成通路开口223。如图16A所示，至少 有一个导电构件210a经由通路开口223的底部暴露出来。通路223的宽度可大于导电 构件210a的宽度，但是本揭露不限于此。
参考图16B，可保形地形成阻障层246以覆盖通路223的底部及侧壁，然后用导电材料填充通路223。可通过平坦化，例如CMP步骤，来去除导电材料及阻障层多余的部 分。因此，在步骤44中可得到通路242。
参考图16C，在步骤46中，在通路242及电介质结构230上方形成混合层结构248。在一些实施例中，混合层结构248可包括三维材料层252-1及252-2，及在三维材料层252-1与252-2之间的二维材料层254。用来形成2D材料层254的材料可与上述的材料 相似。因此，在此省略对这些细节的重复描述。
参考图16D，在步骤48中，去除部分混合层状结构248，从而形成多个导电构件250。此外，在导电构件250之间形成开口(本文未示出)。在一些实施例中，可在形成导 电构件250之后执行插层步骤。执行插层步骤使得2D材料层可包括插层组件，如图16D 所示。插层组件可与上述组件相似；因此，为简洁起见，在此省略对这些细节的重复描 述。
在一些实施例中，衬层262形成以覆盖导电构件250的侧壁及顶面。应当注意的是，在一些实施例中，衬层262可在插层步骤之后形成。在其它实施例中，可省略插层步骤， 因此可在形成导电构件250之后直接形成衬层262。用于形成衬层262的材料可与上述 材料相似；因此，为简洁起见，在此省略对这些细节的重复描述。隔离结构的形成还包 括在衬层262上方形成电介质结构264。用于形成电介质结构264的材料可类似于用于 形成电介质结构224的材料；因此，为简洁起见，在此省略对这些细节的重复描述。在 一些实施例中，可通过电介质结构264密封开口。在一些实施例中，可通过平坦化，例 如CMP步骤，来去除电介质结构264及衬层262多余的部分。因此，在开口内形成气 隙260。在一些实施例中，隔离结构的形成包括用电介质结构264来填充开口，以及去 除电介质结构的多余部分。因此，可得到包括开口填充电介质结构224及衬层222的多 个电介质结构260。
另外，应注意的是，通过选择不同的二维材料及三维材料并安排用于形成二维材料 层及三维材料层的步骤，半导体结构200d的导电构件250可具有与导电构件210b或210c相同的分层设置。换句话说，用于形成半导体结构的实施例提供在BEOL中集成二维材 料的灵活性。
总的来说，本揭露提供一种半导体结构及其形成方法。在一些实施例中，使用二维材料来形成半导体结构的导电构件，使得可在减小装置尺寸的同时减轻半导体结构电阻增加的问题。如上所述，包括二维材料的半导体结构可用于形成MEOL连接结构，例如 接点或插栓。在其它实施例中，包括二维材料的半导体结构可用于形成BEOL连接结构， 例如经由通路彼此连接的导线。可得出结论，在MEOL及BEOL中，半导体结构及其形 成方法均提高二维集成性及可行性，而此二维材料在减小装置尺寸的同时，也成为一种 具有发展性的材料。
在一些实施例中，提供一种半导体结构。半导体结构包括衬底，在衬底上方的多个导电构件，以及将导电构件与导电构件之间彼此分开的隔离结构。在一些实施例中，每 一导电构件包括第一金属层及二维材料层。
在一些实施例中，提供一种半导体结构。半导体结构包括第一导电构件，在第一导电构件上方的电介质结构，在电介质结构中耦合到第一导电构件的第二导电构件，以及 在第二导电构件上方并且耦合到第二导电构件的导线。在一些实施例中，导线包括第一 三维材料层，第一二维材料层及第二三维材料层。第一二维材料层位于第一三维材料层 与第二三维材料层之间。
在一些实施例中，提供一种用于形成半导体结构的方法。所述方法包括：在衬底上形成混合层结构。在一些实施例中，混合层结构包括至少一二维材料层及一三维材料层。移除部分混合层结构以形成多个导电构件以及在导电构件之间的至少一开口。在开口中形成隔离结构。
上文已概述若干实施例的特征，使得所属领域的技术人员可较佳理解本揭露的方面。 所属领域的技术人员应了解，其可易于将本揭露用作设计或修改其它过程及结构以实施 相同于本文中所引入的实施例的目的及/或实现相同于本文中所引入的实施例的优点的 基础。所属领域的技术人员还应意识到，此类等效建构不应背离本揭露的精神及范围，且所属领域的技术人员可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替代及更改。
符号说明
100:半导体结构
110:前端制程FEOL元件
120:中端制程MEOL连接结构
130:后端制程BEOL连接结构
200a:半导体结构
200b:半导体结构
200c:半导体结构
200d:半导体结构
202:衬底
208:混合层结构
209:图案化硬掩模
210:材料层
210a:导电构件
210-1:第一三维材料层
210-2:第二三维材料层
211:开口
212:二维材料层
214:二维材料层
220a:气隙
220b:电介质结构
222:衬层
223:开口
224:电介质结构
230:电介质结构
231:开口
232:衬层-氧化层-衬层-氧化层结构
233:开口
234:电介质材料
235:沟槽
240:互连结构
242:通路
244:导线
246:阻障层
248:混合层结构
250/M1:导电构件
252-1:第一三维材料层
252-2:第二三维材料层
254:二维材料层
260:包含气隙的隔离结构
262:衬层
30:方法
32:步骤
34:步骤
36:步骤
40:方法
42:步骤
44:步骤
46:步骤
48:步骤。

Claims (1)

1.一种半导体结构，其包括：
衬底；
多个导电构件，其位于所述衬底上方，其中所述导电构件中的每一者包括：
第一金属层；及
二维材料层；及
隔离结构，其位于所述导电构件之间并使所述导电构件彼此分隔。
CN202110776783.2A 2020-08-31 2021-07-09 半导体结构及其形成方法 Pending CN113871371A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/008,141 US11682616B2 (en) 2020-08-31 2020-08-31 Semiconductor structure and method for forming the same
US17/008,141 2020-08-31

Publications (1)

Publication Number Publication Date
CN113871371A true CN113871371A (zh) 2021-12-31

Family

ID=78990098

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110776783.2A Pending CN113871371A (zh) 2020-08-31 2021-07-09 半导体结构及其形成方法

Country Status (3)

Country Link
US (2) US11682616B2 (zh)
CN (1) CN113871371A (zh)
TW (1) TW202211372A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269706B2 (en) * 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10534273B2 (en) * 2016-12-13 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-aligned patterning and dielectric with voids
US11557509B1 (en) * 2018-12-21 2023-01-17 Applied Materials, Inc. Self-alignment etching of interconnect layers

Also Published As

Publication number Publication date
US20220359378A1 (en) 2022-11-10
US20220068799A1 (en) 2022-03-03
US11682616B2 (en) 2023-06-20
TW202211372A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
CN107026195B (zh) 半导体装置与其形成方法
KR101334465B1 (ko) 개선된 실리사이드 형성 및 연관된 장치
US11735641B2 (en) FinFET structure with airgap and method of forming the same
CN110634865B (zh) 半导体器件
CN111952248A (zh) 半导体装置及其形成方法
CN108231562A (zh) 逻辑单元结构和方法
CN110957355A (zh) 半导体结构的形成方法
CN106549061A (zh) 半导体器件及其制造方法
CN112420667A (zh) 互连结构
CN113488465A (zh) 半导体器件结构、半导体器件及其形成方法
CN113764343A (zh) 半导体装置的制造方法
US11393924B2 (en) Structure and formation method of semiconductor device with high contact area
US11978773B2 (en) Formation method of semiconductor device structure with semiconductor nanostructures
CN114864542A (zh) 互连结构
US11682616B2 (en) Semiconductor structure and method for forming the same
KR102506100B1 (ko) 다층 전도성 특징부를 갖는 반도체 디바이스 구조물 및 이의 제조 방법
CN115966599A (zh) 半导体结构及其形成方法
US20240088019A1 (en) Connecting structure and method for forming the same
KR102664164B1 (ko) 연결 구조물 및 이의 형성 방법
US11652053B2 (en) Semiconductor device and method for forming the same
US20240072136A1 (en) Semiconductor structure and method for manufacturing the same
US20230282583A1 (en) Semiconductor device and method for forming the same
US20220416035A1 (en) Structure and formation method of semiconductor device with backside contact
EP3945558A1 (en) Semiconductor structures and methods of forming the same
US20220052041A1 (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20211231

WD01 Invention patent application deemed withdrawn after publication