CN113839662B - 接口电路及芯片 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 79
- 230000004044 response Effects 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 abstract description 14
- 238000007599 discharging Methods 0.000 abstract description 7
- 101100276531 Streptomyces halstedii sch4 gene Proteins 0.000 description 16
- 101150110971 CIN7 gene Proteins 0.000 description 14
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 14
- 101150110298 INV1 gene Proteins 0.000 description 14
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 14
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 101100073357 Streptomyces halstedii sch2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 101100054666 Streptomyces halstedii sch3 gene Proteins 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 101100073352 Streptomyces halstedii sch1 gene Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017509—Interface arrangements
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Abstract
本申请公开了一种接口电路及芯片，该接口电路包括第一电阻、第一电容、第一反相施密特触发器、第一反相单元以及电位控制模块，第一电容的一端电位从电源负信号的电位充电至第一正向阈值电压时的第一电压变化量为第一正向阈值电压与电源负信号的电位之差、所用时间为tDR，当放电至第一负向阈值电压时的第二电压变化量为恒压信号的电位与第一负向阈值电压的电位之差、所用时间为tDF，由于恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和，可以确定第二方波信号的上升沿与第一方波信号的上升沿之间的时间段即tDR与第二方波信号的下降沿与第一方波信号的下降沿之间的时间段即tDF相等，进而可以保证第一方波信号与第二方波信号的占空比相同。
Description
技术领域
本申请涉及接口技术领域，具体涉及一种接口电路及芯片。
背景技术
如图1所示的接口电路，其包括施密特触发器SCH1、电阻R、电容C以及施密特触发器SCH2，施密特触发器SCH1的输入端接入输入信号IN，施密特触发器SCH1的输出端与电阻R的一端电性连接，电阻R的另一端与电容C的一端以形成节点N、施密特触发器SCH2的输入端电性连接，施密特触发器SCH2的输出端输出输出信号OUT，电容C的另一端接地。
图2为图1所示接口电路的一种时序示意图，横坐标为时间t，纵坐标为电压U，电容C的充电时间为时间t1至时间t3这一时间段即tFLT，例如，其可以为350ns，输入信号IN的脉冲持续时间若为300ns，则随着电容C在时间t1至时间t2这一时间段的充电，节点N的电位VN逐渐升到最高，并于时间t2之后开始放电。在此过程中，由于节点N的电位VN未达到施密特触发器SCH2的正向阈值电压VTH+，所以，施密特触发器SCH2的输出信号OUT一直处于低电位(low)，即该接口电路在传输过程中，可以滤除持续时间小于或者等于电阻R与电容C构成的时间常数的毛刺脉冲。
图3为图1所示接口电路的一种时序示意图，横坐标为时间t，纵坐标为电压U，由于电容C的充电时间为时间t1至时间t2这一时间段即tFLT，例如，其可以为350ns，则随着电容C在时间t1至时间t2这一时间段的充电，节点N的电位VN逐渐升至施密特触发器SCH2的正向阈值电压VTH+，此时，输出信号OUT从低电位转换为高电位并保持。当输入信号IN的脉冲持续时间，例如，1.5微秒后，即输入信号IN的下降沿到来后，电容C开始放电，节点N的电位VN逐渐下降至施密特触发器SCH2的反向阈值电压VTH-，此时，输出信号OUT从高电位转换为低电位并保持。
其中，与输入信号IN相比，输出信号OUT的上升沿的延迟时间为tDR，输出信号OUT的下降沿的延迟时间为tDF。但是，当前的接口电路并不能够保证tDR与tDF相等，因此，当前的接口电路也不能够保证输入信号的占空比与输出信号的占空比相同，例如，对于同一接口电路，第一输入信号的占空比与第一输出信号的占空比可能会相同，但是，第二输入信号的占空比与第二输出信号的占空比可能会不相同。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种接口电路及芯片，以缓解接口电路在传输信号过程中容易改变信号的占空比的技术问题。
第一方面，本申请提供一种接口电路，其包括第一电阻、第一电容、第一反相施密特触发器、第一反相单元以及电位控制模块，第一电阻的一端用于接入第一方波信号；第一电容的一端与第一电阻的另一端电性连接，第一电容的另一端用于接入电源负信号；第一反相施密特触发器的输入端与第一电容的一端电性连接，第一反相施密特触发器的电源负端用于接入电源负信号，第一反相施密特触发器的电源正端用于接入电源正信号，第一反相施密特触发器具有第一正向阈值电压和第一负向阈值电压；第一反相单元的输入端与第一反相施密特触发器的输出端电性连接，第一反相单元的输出端用于输出对应的第二方波信号；电位控制模块与第一反相施密特触发器、第一反相单元的输出端电性连接，用于当第一电容的一端电位上升至第一正向阈值电压时，拉高第一反相施密特触发器的输入端电位至恒压信号的电位，且当第一电容的一端电位下降至第一负向阈值电压时，拉低第一反相施密特触发器的输入端电位至电源负信号的电位；其中，恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和。
在其中一些实施方式中，第一反相单元包括至少N个第一反相器，至少N个第一反相器的输入端与第一反相施密特触发器的输出端电性连接，至少N个第一反相器的输出端用于输出第二方波信号；其中，N为奇数。
在其中一些实施方式中，电位控制模块包括上拉单元、下拉单元以及时序控制单元，上拉单元的一端用于接入恒压信号，上拉单元的另一端与第一反相施密特触发器的输入端电性连接；下拉单元的一端用于接入电源负信号，下拉单元的另一端与第一反相施密特触发器的输入端电性连接；时序控制单元与第一反相施密特触发器的输出端、第一反相单元的输出端、上拉单元的控制端以及下拉单元的控制端电性连接，用于当第一电容的一端电位上升至第一正向阈值电压时，控制上拉单元导通，且当第一电容的一端电位下降至第一负向阈值电压时，控制下拉单元导通。
在其中一些实施方式中，时序控制单元包括持续时间控制子单元和起始时间控制子单元，持续时间控制子单元与第一反相施密特触发器的输出端电性连接，用于控制上拉单元或者下拉单元的导通持续时间；起始时间控制子单元与第一反相单元的输出端、持续时间控制子单元的输出端电性连接，用于控制上拉单元或者下拉单元的导通起始时间。
在其中一些实施方式中，持续时间控制子单元包括第二反相单元、第二电阻、第二电容，第二反相单元的输入端与第一反相施密特触发器的输出端电性连接；第二电阻的一端与第二反相单元的输出端电性连接；第二电容的一端与第二电阻的另一端电性连接，第二电容的另一端用于接入电源负信号。
在其中一些实施方式中，第二反相单元包括至少N个第二反相器，至少N个第二反相器的输入端与第一反相施密特触发器的输出端电性连接，至少N个第二反相器的输出端与第二电阻的一端电性连接；其中，N为奇数。
在其中一些实施方式中，起始时间控制子单元包括第三反相单元、第一与非单元以及第一或非单元，第三反相单元的输入端与第二电容的一端电性连接；第一与非单元的第一输入端与第三反相单元的输出端电性连接，第一与非单元的第二输入端与第一反相单元的输出端电性连接，第一与非单元的输出端与上拉单元的控制端电性连接；第一或非单元的第一输入端与第三反相单元的输出端电性连接，第一或非单元的第二输入端与第一反相单元的输出端电性连接，第一或非单元的输出端与下拉单元的控制端电性连接。
在其中一些实施方式中，第三反相单元包括至少N个第三反相器，至少N个第三反相器的输入端与第二电容的一端电性连接，至少N个第三反相器的输出端与第一与非单元的第一输入端电性连接；其中，N为奇数。
在其中一些实施方式中，第一与非单元包括第一与非门，第一与非门的第一输入端与第三反相单元的输出端电性连接，第一与非门的第二输入端与第一反相单元的输出端电性连接，第一与非门的输出端与上拉单元的控制端电性连接。
在其中一些实施方式中，第一或非单元包括第一或非门，第一或非门的第一输入端与第三反相单元的输出端电性连接，第一或非门的第二输入端与第一反相单元的输出端电性连接，第一或非门的输出端与下拉单元的控制端电性连接。
在其中一些实施方式中，上拉单元响应于负脉冲处于导通状态，且下拉单元响应于正脉冲处于导通状态。
在其中一些实施方式中，接口电路还包括第二施密特触发器，第二施密特触发器的输入端用于接入第一方波信号，第二施密特触发器的输出端与第一电阻的一端电性连接，第二施密特触发器的电源正端用于接入电源正信号，第二施密特触发器的电源负端用于接入电源负信号。
第二方面，本申请提供一种芯片，其包括上述任一实施方式中的接口电路。
本申请提供的接口电路及芯片，第一方波信号通过第一电阻为第一电容充电，第一电容的一端电位从电源负信号的电位充电至第一正向阈值电压时的第一电压变化量为第一正向阈值电压与电源负信号的电位之差、所用时间为tDR，与此同时，第一电容的一端电位被拉高至恒压信号的电位，则在第一方波信号的下降沿到来时，第一电容能够从恒压信号的电位开始放电，当放电至第一负向阈值电压时的第二电压变化量为恒压信号的电位与第一负向阈值电压的电位之差、所用时间为tDF，由于恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和，所以第一电压变化量与第二电压变化量相等，基于电容的电压变化量与所用时间的正比例关系可知，在电压变化量相同的情况下，其所用时间也相同，即所用时间tDR与所用时间tDF相等，因此，可以确定第二方波信号的上升沿与第一方波信号的上升沿之间的时间段即tDR与第二方波信号的下降沿与第一方波信号的下降沿之间的时间段即tDF相等，进而可以保证第一方波信号与第二方波信号的占空比相同。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为传统技术方案中接口电路的电路原理图。
图2为图1所示接口电路的一种时序示意图。
图3为图1所示接口电路的另一种时序示意图。
图4为本申请实施例提供的接口电路的电路原理图。
图5为图4所示接口电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图4至图5，如图4所示，本实施例提供了一种接口电路，其包括第一电阻R1、第一电容C1、第一反相施密特触发器SCH4、第一反相单元INV1以及电位控制模块100，第一电阻R1的一端用于接入第一方波信号VI；第一电容C1的一端与第一电阻R1的另一端电性连接，第一电容C1的另一端用于接入电源负信号GND；第一反相施密特触发器SCH4的输入端与第一电容C1的一端电性连接，第一反相施密特触发器SCH4的电源负端用于接入电源负信号GND，第一反相施密特触发器SCH4的电源正端用于接入电源正信号VDD，第一反相施密特触发器SCH4具有第一正向阈值电压和第一负向阈值电压；第一反相单元INV1的输入端与第一反相施密特触发器SCH4的输出端电性连接，第一反相单元INV1的输出端用于输出对应的第二方波信号VO；电位控制模块100与第一反相施密特触发器SCH4、第一反相单元INV1的输出端电性连接，用于当第一电容C1的一端电位上升至第一正向阈值电压时，拉高第一反相施密特触发器SCH4的输入端电位至恒压信号的电位，且当第一电容C1的一端电位下降至第一负向阈值电压时，拉低第一反相施密特触发器SCH4的输入端电位至电源负信号GND的电位；其中，恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和。
可以理解的是，本实施例提供的接口电路，第一方波信号VI通过第一电阻R1为第一电容C1充电，第一电容C1的一端电位从电源负信号GND的电位充电至第一正向阈值电压时的第一电压变化量为第一正向阈值电压与电源负信号GND的电位之差、所用时间为tDR，与此同时，第一电容C1的一端电位被拉高至恒压信号的电位，则在第一方波信号VI的下降沿到来时，第一电容C1能够从恒压信号的电位开始放电，当放电至第一负向阈值电压时的第二电压变化量为恒压信号的电位与第一负向阈值电压的电位之差、所用时间为tDF，由于恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和，所以第一电压变化量与第二电压变化量相等，基于电容的电压变化量与所用时间的正比例关系可知，在电压变化量相同的情况下，其所用时间也相同，即所用时间tDR与所用时间tDF相等，因此，可以确定第二方波信号VO的上升沿与第一方波信号VI的上升沿之间的时间段即tDR与第二方波信号VO的下降沿与第一方波信号VI的下降沿之间的时间段即tDF相等，进而可以保证第一方波信号VI与第二方波信号VO的占空比相同。
需要进行说明的是，电压负信号的电位可以为零电位。恒压信号的电位可以但不限于与电源正信号VDD的电位相等，也可以为2V至20V中的任一个，例如，3V、5V、12V、15V、18V等。其中，恒压信号的电位可以大于或者等于第一正向阈值电压。
第一反相单元INV1可以对第一反相施密特触发器SCH4输出的信号脉冲进行整形，缩短该信号的电位翻转所用的时间。
在其中一个实施例中，第一反相单元INV1包括至少N个第一反相器，至少N个第一反相器的输入端与第一反相施密特触发器SCH4的输出端电性连接，至少N个第一反相器的输出端用于输出第二方波信号VO；其中，N为奇数，例如，1、3、5、7、9等等。
需要进行说明的是，第一反相单元INV1也可以通过正相器与反相器的相互结合构成。
可以理解的是，第一反相器的数量越少，芯片的占用空间也越小，对应地，可以减小芯片的面积。
在其中一个实施例中，电位控制模块100包括上拉单元10、下拉单元20以及时序控制单元34，上拉单元10的一端用于接入恒压信号，上拉单元10的另一端与第一反相施密特触发器SCH4的输入端电性连接；下拉单元20的一端用于接入电源负信号GND，下拉单元20的另一端与第一反相施密特触发器SCH4的输入端电性连接；时序控制单元34与第一反相施密特触发器SCH4的输出端、第一反相单元INV1的输出端、上拉单元10的控制端以及下拉单元20的控制端电性连接，用于当第一电容C1的一端电位上升至第一正向阈值电压时，控制上拉单元10导通，且当第一电容C1的一端电位下降至第一负向阈值电压时，控制下拉单元20导通。
需要进行说明的是，上拉单元10导通时，可以拉高第一电容C1的一端电位至恒压信号的电位，可以确保第一电容C1从恒压信号的电位开始放电。下拉单元20导通时，可以拉低第一电容C1的一端电位至电源负信号GND的电位，可以加速第一电容C1的放电，进而得到理想的放电时间；而且在下一个脉冲到来时，可以确保第一电容C1从电源负信号GND的电位开始充电，进而确定每次第一电容C1充电至第一正向阈值电压的所用时间保持不变。
在其中一个实施例中，时序控制单元34包括持续时间控制子单元30和起始时间控制子单元40，持续时间控制子单元30与第一反相施密特触发器SCH4的输出端电性连接，用于控制上拉单元10或者下拉单元20的导通持续时间；起始时间控制子单元40与第一反相单元INV1的输出端、持续时间控制子单元30的输出端电性连接，用于控制上拉单元10或者下拉单元20的导通起始时间。
需要进行说明的是，导通起始时间为导通的起始时间点，导通持续时间为导通所持续的时间段，通过导通起始时间、导通持续时间可以确定上拉单元10或者下拉单元20从什么时间点开始导通并持续多久，可以理解的是，导通起始时间、导通持续时间可以根据需要进行调制。
在其中一个实施例中，持续时间控制子单元30包括第二反相单元INV2、第二电阻R2、第二电容C2，第二反相单元INV2的输入端与第一反相施密特触发器SCH4的输出端电性连接；第二电阻R2的一端与第二反相单元INV2的输出端电性连接；第二电容C2的一端与第二电阻R2的另一端电性连接，第二电容C2的另一端用于接入电源负信号GND。
需要进行说明的是，第二反相单元INV2也可以对第一反相施密特触发器SCH4输出的信号脉冲进行整形，缩短该信号的电位翻转所用的时间。
在其中一个实施例中，第二反相单元INV2包括至少N个第二反相器，至少N个第二反相器的输入端与第一反相施密特触发器SCH4的输出端电性连接，至少N个第二反相器的输出端与第二电阻R2的一端电性连接；其中，N为奇数，例如，1、3、5、7、9等等。
需要进行说明的是，第二反相单元INV2也可以通过正相器与反相器的相互结合构成。
可以理解的是，第二反相器的数量越少，芯片的占用空间也越小，对应地，可以减小芯片的面积。
在其中一个实施例中，起始时间控制子单元40包括第三反相单元INV3和第一与非单元NA1，第三反相单元INV3的输入端与第二电容C2的一端电性连接；第一与非单元NA1的第一输入端与第三反相单元INV3的输出端电性连接，第一与非单元NA1的第二输入端与第一反相单元INV1的输出端电性连接，第一与非单元NA1的输出端与上拉单元10的控制端、下拉单元20的控制端电性连接。
需要进行说明的是，第三反相单元INV3也可以对流经第二电容C2的信号脉冲进行整形，缩短该信号的电位翻转所用的时间，即提升该信号的脉冲上升沿坡度和脉冲下降沿坡度。
在本实施例中，可以采用第一与非单元NA1的输出信号同时控制上拉单元10和/或下拉单元20的导通/关断，可以减少与非门的使用数量，降低制造成本及节省占用面积。
在其中一个实施例中，起始时间控制子单元40包括第三反相单元INV3、第一与非单元NA1以及第一或非单元NA2，第三反相单元INV3的输入端与第二电容C2的一端电性连接；第一与非单元NA1的第一输入端与第三反相单元INV3的输出端电性连接，第一与非单元NA1的第二输入端与第一反相单元INV1的输出端电性连接，第一与非单元NA1的输出端与上拉单元10的控制端电性连接；第一或非单元NA2的第一输入端与第三反相单元INV3的输出端电性连接，第一或非单元NA2的第二输入端与第一反相单元INV1的输出端电性连接，第一或非单元NA2的输出端与下拉单元20的控制端电性连接。
在本实施例中，采用两个与非门分别控制上拉单元10和/或下拉单元20的导通/关断，可以提高控制上拉单元10和/或下拉单元20的导通/关断的驱动能力以及单独控制的自由度。
其中，第三反相单元INV3包括至少N个第三反相器，至少N个第三反相器的输入端与第二电容C2的一端电性连接，至少N个第三反相器的输出端与第一与非单元NA1的第一输入端电性连接；其中，N为奇数，例如，1、3、5、7、9等等。
需要进行说明的是，第三反相单元INV3也可以通过正相器与反相器的相互结合构成。
可以理解的是，第三反相器的数量越少，芯片的占用空间也越小，对应地，可以减小芯片的面积。
第一与非单元NA1包括第一与非门，第一与非门的第一输入端与第三反相单元INV3的输出端电性连接，第一与非门的第二输入端与第一反相单元INV1的输出端电性连接，第一与非门的输出端与上拉单元10的控制端电性连接。
需要进行说明的是，第一与非单元NA1的与非运算功能可以但不限于通过与非门来实现，也可以通过其他逻辑器件的组合来实现该与非运算功能。
第一或非单元NA2包括第一或非门，第一或非门的第一输入端与第三反相单元INV3的输出端电性连接，第一或非门的第二输入端与第一反相单元INV1的输出端电性连接，第一或非门的输出端与下拉单元20的控制端电性连接。
需要进行说明的是，第一或非单元NA2的或非运算功能可以但不限于通过或非门来实现，也可以通过其他逻辑器件的组合来实现该或非运算功能。
在其中一个实施例中，上拉单元10响应于负脉冲处于导通状态，且下拉单元20响应于正脉冲处于导通状态。可以理解的是，上拉单元10也可以响应于正脉冲处于导通状态，且下拉单元20也可以响应于负脉冲处于导通状态。
在其中一个实施例中，在第一方波信号VI的一个脉冲周期中，上拉单元10的导通开始时间早于下拉单元20的导通开始时间。
可以理解的是，本实施例可以限定：在第一电容C1的充电过程中，对第一电容C1的一端电位进行上拉；在第一电容C1的放电过程中，对第一电容C1的一端电位进行下拉。
在其中一个实施例中，接口电路还包括第二施密特触发器SCH3，第二施密特触发器SCH3的输入端用于接入第一方波信号VI，第二施密特触发器SCH3的输出端与第一电阻R1的一端电性连接，第二施密特触发器SCH3的电源正端用于接入电源正信号VDD，第二施密特触发器SCH3的电源负端用于接入电源负信号GND。
如图4、图5所示，上述实施例中接口电路的工作过程为如下：
第一方波信号VIVI的上升沿到来时，第一电容C1开始充电，则第一电容C1的一端输出的信号VM的电位逐渐上升，当上升至第一正向阈值电压时，第一反相施密特触发器SCH4输出的的信号VX的电位从高电位翻转为电位，然后经过第一反相单元INV1处理后输出第二方波信号VO；同时，经过第二反相单元INV2、第三反相单元INV3的整形以及第二电阻R2、第二电容C2的延时后，第三反相单元INV3输出的信号VD出现下降沿，由于信号VD经过第二电阻R2、第二电容C2的延时，所以信号VD的下降沿晚于第二方波信号VO的上升沿，因此，在信号VD、第二方波信号VO经过对应的第一与非单元NA1、第一或非单元NA2处理后，可以生成对应上拉控制信号SW2、下拉控制信号SW1。
具体地，信号VD从高电位跳变为低电位的过程与第二方波信号VO从低电位跳变为高电位的过程进行与非运算后，上拉控制信号SW2可以生成对应的负脉冲，其可以控制上拉单元10导通；同理，信号VD从低电位跳变为高电位的过程与第二方波信号VO从高电位跳变为低电位的过程进行或非运算后，下拉控制信号SW1可以生成对应的正脉冲，其可以控制下拉单元20导通。
上述实施例中的接口电路在如此闭环调制下，可以确保第一方波信号VI的占空比与第二方波信号VO的占空比相同。
在其中一个实施例中，本实施例提供一种芯片，其包括上述任一实施例中的接口电路。
可以理解的是，本实施例提供的芯片，第一方波信号VI通过第一电阻R1为第一电容C1充电，第一电容C1的一端电位从电源负信号GND的电位充电至第一正向阈值电压时的第一电压变化量为第一正向阈值电压与电源负信号GND的电位之差、所用时间为tDR，与此同时，第一电容C1的一端电位被拉高至恒压信号的电位，则在第一方波信号VI的下降沿到来时，第一电容C1能够从恒压信号的电位开始放电，当放电至第一负向阈值电压时的第二电压变化量为恒压信号的电位与第一负向阈值电压的电位之差、所用时间为tDF，由于恒压信号的电位等于第一正向阈值电压与第一负向阈值电压之和，所以第一电压变化量与第二电压变化量相等，基于电容的电压变化量与所用时间的正比例关系可知，在电压变化量相同的情况下，其所用时间也相同，即所用时间tDR与所用时间tDF相等，因此，可以确定第二方波信号VO的上升沿与第一方波信号VI的上升沿之间的时间段即tDR与第二方波信号VO的下降沿与第一方波信号VI的下降沿之间的时间段即tDF相等，进而可以保证第一方波信号VI与第二方波信号VO的占空比相同。
需要进行说明的是，芯片一般包括多个引脚，每个引脚可以采用上述实施例中的一个接口电路，以保证传输过程中信号的占空比不变。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的接口电路及芯片进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (13)
1.一种接口电路，其特征在于，包括：
第一电阻，所述第一电阻的一端用于接入第一方波信号；
第一电容，所述第一电容的一端与所述第一电阻的另一端电性连接，所述第一电容的另一端用于接入电源负信号；
第一反相施密特触发器，所述第一反相施密特触发器的输入端与所述第一电容的一端电性连接，所述第一反相施密特触发器的电源负端用于接入所述电源负信号，所述第一反相施密特触发器的电源正端用于接入电源正信号，所述第一反相施密特触发器具有第一正向阈值电压和第一负向阈值电压；
第一反相单元，所述第一反相单元的输入端与所述第一反相施密特触发器的输出端电性连接，所述第一反相单元的输出端用于输出对应的第二方波信号；以及
电位控制模块，与所述第一反相施密特触发器、所述第一反相单元的输出端电性连接，用于当所述第一电容的一端电位上升至所述第一正向阈值电压时，拉高所述第一反相施密特触发器的输入端电位至恒压信号的电位，且当所述第一电容的一端电位下降至所述第一负向阈值电压时，拉低所述第一反相施密特触发器的输入端电位至所述电源负信号的电位；
其中，所述恒压信号的电位等于所述第一正向阈值电压与所述第一负向阈值电压之和。
2.根据权利要求1所述的接口电路，其特征在于，所述第一反相单元包括：
至少N个第一反相器，所述至少N个第一反相器的输入端与所述第一反相施密特触发器的输出端电性连接，所述至少N个第一反相器的输出端用于输出所述第二方波信号；
其中，N为奇数。
3.根据权利要求1所述的接口电路，其特征在于，所述电位控制模块包括：
上拉单元，所述上拉单元的一端用于接入所述恒压信号，所述上拉单元的另一端与所述第一反相施密特触发器的输入端电性连接；
下拉单元，所述下拉单元的一端用于接入所述电源负信号，所述下拉单元的另一端与所述第一反相施密特触发器的输入端电性连接；以及
时序控制单元，与所述第一反相施密特触发器的输出端、所述第一反相单元的输出端、所述上拉单元的控制端以及所述下拉单元的控制端电性连接，用于当所述第一电容的一端电位上升至所述第一正向阈值电压时，控制所述上拉单元导通，且当所述第一电容的一端电位下降至所述第一负向阈值电压时，控制所述下拉单元导通。
4.根据权利要求3所述的接口电路，其特征在于，所述时序控制单元包括：
持续时间控制子单元，与所述第一反相施密特触发器的输出端电性连接，用于控制所述上拉单元或者所述下拉单元的导通持续时间；和
起始时间控制子单元，与所述第一反相单元的输出端、所述持续时间控制子单元的输出端电性连接，用于控制所述上拉单元或者所述下拉单元的导通起始时间。
5.根据权利要求4所述的接口电路，其特征在于，所述持续时间控制子单元包括：
第二反相单元，所述第二反相单元的输入端与所述第一反相施密特触发器的输出端电性连接；
第二电阻，所述第二电阻的一端与所述第二反相单元的输出端电性连接；
第二电容，所述第二电容的一端与所述第二电阻的另一端电性连接，所述第二电容的另一端用于接入电源负信号。
6.根据权利要求5所述的接口电路，其特征在于，所述第二反相单元包括：
至少N个第二反相器，所述至少N个第二反相器的输入端与所述第一反相施密特触发器的输出端电性连接，所述至少N个第二反相器的输出端与所述第二电阻的一端电性连接；
其中，N为奇数。
7.根据权利要求5所述的接口电路，其特征在于，所述起始时间控制子单元包括：
第三反相单元，所述第三反相单元的输入端与所述第二电容的一端电性连接；
第一与非单元，所述第一与非单元的第一输入端与所述第三反相单元的输出端电性连接，所述第一与非单元的第二输入端与所述第一反相单元的输出端电性连接，所述第一与非单元的输出端与所述上拉单元的控制端电性连接；以及
第一或非单元，所述第一或非单元的第一输入端与所述第三反相单元的输出端电性连接，所述第一或非单元的第二输入端与所述第一反相单元的输出端电性连接，所述第一或非单元的输出端与所述下拉单元的控制端电性连接。
8.根据权利要求7所述的接口电路，其特征在于，所述第三反相单元包括：
至少N个第三反相器，所述至少N个第三反相器的输入端与所述第二电容的一端电性连接，所述至少N个第三反相器的输出端与所述第一与非单元的第一输入端电性连接；
其中，N为奇数。
9.根据权利要求7所述的接口电路，其特征在于，所述第一与非单元包括：
第一与非门，所述第一与非门的第一输入端与所述第三反相单元的输出端电性连接，所述第一与非门的第二输入端与所述第一反相单元的输出端电性连接，所述第一与非门的输出端与所述上拉单元的控制端电性连接。
10.根据权利要求7所述的接口电路，其特征在于，所述第一或非单元包括：
第一或非门，所述第一或非门的第一输入端与所述第三反相单元的输出端电性连接，所述第一或非门的第二输入端与所述第一反相单元的输出端电性连接，所述第一或非门的输出端与所述下拉单元的控制端电性连接。
11.根据权利要求3所述的接口电路，其特征在于，所述上拉单元响应于负脉冲处于导通状态，且所述下拉单元响应于正脉冲处于导通状态。
12.根据权利要求1至权利要求11任一项所述的接口电路，其特征在于，所述接口电路还包括：
第二施密特触发器，所述第二施密特触发器的输入端用于接入所述第一方波信号，所述第二施密特触发器的输出端与所述第一电阻的一端电性连接，所述第二施密特触发器的电源正端用于接入所述电源正信号，所述第二施密特触发器的电源负端用于接入所述电源负信号。
13.一种芯片，其特征在于，包括如权利要求1至12任一项所述的接口电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| CN113839662A CN113839662A (zh) | 2021-12-24 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111140188.6A Active CN113839662B (zh) | 2021-09-28 | 2021-09-28 | 接口电路及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113839662B (zh) |
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