CN1138348C - 数字电路、具有该数字电路的收发机和收发信号的方法 - Google Patents

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Abstract

一种具有硬件效率的收发机。收发机(80)包括数字电路，用于将基带信号转换为中频信号。信号源提供第一频率的第一周期信号。直接数字合成器(84)根据第一周期基准信号提供第二频率的第二周期信号。上转换器电路以数字方式，利用第二周期信号将基带信号上转换为数字中频信号。数模转换器(82)利用第一周期信号将数字中频信号转换为模拟中频信号。

Description

数字电路、具有该数字电路的收发机和收发信号的方法
发明领域
本发明涉及通信系统。具体而言，本发明涉及用于通信网络的收发机。
背景技术
蜂窝电信系统的特征是多个移动收发机与一个或多个基站通信。每个收发机包括发射机和接收机。
在典型的收发机中，天线接收的模拟无线频率(RF)输入信号由RF部分下转换至中频(IF)。信号处理电路完成噪声滤波并且借助模拟自动增益控制(AGC)电路系统调节信号的幅度。IF部分随后将信号向下混频成基带并且将模拟信号转换为数字信号。随后数字信号被输入基带处理器以对输入的语音或数据作进一步的处理。
同样，发射机从基带处理器接收数字输入并且将输入转换为模拟信号。该信号随后被滤波并被IF级上转换为中频。发射信号的增益经过调整并将IF信号上转换为RF供无线发送。
在发射和接收部分，一般在模拟域内完成信号增益调整和混频。由此需要实用多个本地振荡器(LO)进行信号的下转换、上转换和混频。模拟本地振荡器体积大并且需要使用一个或多个锁相环路。在本领域内众所周知的是，锁相环路是庞大而昂贵的电路，消耗相当数量的功率。因此采用PLL将提升采用这些电路的模拟本地振荡器和收发机的成本、尺寸和功耗。
因此在本领域内需要在噪声低并且功耗最小的前提下提供一种性价比高、节省空间的收发机。
发明内容
本发明的收发机解决了本领域内的需要。本发明的收发机包括将基带信号转换为中频信号的数字电路。信号源提供了第一频率的第一周期信号。直接数字合成器从第一周期基准信号提供了第二频率的第二周期信号。上转换电路以数字方式，利用第二周期信号将基带信号上转换为数字中频信号。数模转换器利用第一周期信号将数字中频信号转换为模拟中频信号。
在收发机实施中，数字电路将第一发射信号从第一频率上转换为第二频率以响应第二周期信号并且提供数字发射信号以作出响应。提供第二电路用于将数字发射信号转换为模拟发射信号。提供发射和接收电路以分别发射模拟发射信号和接收模拟接收信号。
在具体实施例中，模拟接收信号以数字方式下转换以提供数字接收信号，从而响应第二周期信号。本发明的显著特征在于向一个本地振荡器提供了第一和第二周期信号。包含了直接数字合成器以从本地振荡器输出中产生其中一个基准信号。
发射电路包括包含第一周期信号作为输入的德尔塔—西格马数模转换器。德尔塔—西格马数模转换器包含低位数模转换器和德尔塔—西格马调制器。
在示意性的实施例中，低位数模转换器为1比特数模转换器而德尔塔—西格马调制器为第6阶德尔塔—西格马调制器。德尔塔—西格马调制器包含大约下列增益的放大器：3/2、-3/4、1/8。
发射电路包括用于调整第一信号增益的数字自动增益控制电路。自动增益控制电路的输出被输入带德尔塔—西格马数模转换器。而且在发射电路中包含了数字低通滤波器、数字混频器和数字加法器。数字加法器的输出提供了自动增益控制电路的输入。
通过采用直接数字合成器和德尔塔—西格马数模转换器省略本地振荡器，使本发明的新设计更为方便。通过省略本地振荡器，节省了功率和空间。
附图简述
通过以下结合附图对本发明的描述，可以进一步理解本发明的特征、目标和优点，其中相同的部分采用相同的标号：
图1为现有技术收发机的框图。
图2为按照本发明构造并且采用德尔塔—西格马(Δ∑)数模转换器(DAC)和直接数字合成器(DDS)的收发机的框图。
图3为图2的Δ∑DAC的框图。
实施发明的较佳方式
虽然以下借助特定应用的示意性实施例描述了本发明，但是应该理解的是本发明并不局限于此。本领域技术人员在知悉本申请之后可以在本发明范围内作出各种修改、应用和实施例。
为了便于理解本发明，以下回顾传统的收发机。
图1为已有技术收发机20的框图。收发机20为双转换电信收发机并且包括接收和发射RF信号的天线21。与天线21连接的天线转换开关22有利于从发射RF信号26中分离接收RF信号24。
接收RF信号24进入包含接收RF放大器28、RF-IF混频器30、接收基带滤波器32、模拟接收自动增益控制(AGC)电路34和模拟IF-基带处理电路36的接收电路。接收RF信号24由接收放大器28放大，借助RF-IF混频器30混频至中频，由接收带通滤波器32滤波，由接收AGC 34进行增益调整，随后借助模拟IF-基带处理电路36转换至数字基带信号48。数字基带信号48随后输入数字基带处理器46。
RF发射信号26从发射电路到达天线转换开关22，发射电路包括发射RF放大器38、IF-RF混频器40、发射基带滤波器42和模拟基带-IF处理电路44。数字基带处理器输出信号50由模拟基带-IF处理电路44接收，在那里被转换为模拟信号，混频至IF信号后由发射带通滤波器滤波，由IF-RF混频器40混频至RF，由发射放大器38放大并且随后经天线转换开关22和天线21发送。
接收和发送电路与处理的接收的基带数字信号48并输出数字基带处理器输出信号50的数字基带处理器46连接。基带处理器46可以包含诸如信号-语音转换和/或相反转换的功能。
基带处理器输出信号50相互相差90°的相位并且对应同相(I)和正交(Q)信号。输出信号50被输入模拟基带-IF处理电路44内的数模转换器(DAC)52，在那里它们被转换为模拟信号，随后经低通滤波器54滤波以供混频。信号的相位分别经90°移相器56、基带-IF混频器58和加法器60调整、混频和求和。加法器60输出IF信号62，该信号输入模拟发送自动增益控制(AGC)电路64，在那里混频IF信号62的增益经调整以供发送带通滤波器42滤波，经IF-发送混频器40混频至RF，经发送放大器38放大，并且最终经天线转换开关22和天线21无线发送。
基带-IF处理电路44内的DAC 52由第一本地振荡器(LO1)66提供时钟。DAC 52的采样速率由本地振荡器66的频率确定。本地振荡器66还向模拟IF-基带处理电路36提供时钟信号，它被模拟IF-基带处理电路36中的模数转换器(ADC)68使用。
模拟-基带处理电路44内的混频器58需要第二本地振荡器(LO2)70。第二本地振荡器70输出的时钟信号具有与第一本地振荡器66输出不同的频率。第二本地振荡器70的工作频率一般高于第一本地振荡器66。
接收RF-IF混频器30和发射IF-RF混频器40的工作需要第三本地振荡器72。一般是将相同的本地振荡器72用于混频器30、40。
模拟IF-基带电路36内的模拟混频电路75使用第四本地振荡器73以便模拟混频电路72完成IF-基带处理功能。
所有的本地振荡器66、70、72、73需要一个或多个锁相环路(PLL)。PLL一般是功耗过大的大型模拟电路。
收发机20的设计限制制约了数字域内可以完成的信号处理量，并且需要增加诸如本地振荡器和模拟AGC之类的大功耗模拟电路。例如，在基带-IF处理电路44完成模拟信号混频和滤波之前实现多比特DAC 52。这部分因为如果在混频之后实现则DAC将产生异常大的杂散噪声。这是因为IF信号62的频率较高，放大了转换器波形干扰，从而增加了杂散噪声。杂散噪声一般是同相的并且难以借助转换装置滤除。
由于数模转换必须在电路44进行基带-IF转换之前发生，因此基带-IF处理电路44必须在模拟域内实现。模拟混频器58、滤波器54、加法器60和模拟AGC 64比数字方案要大得多并且消耗更多的功率。而且模拟电路的低精度引起的失衡导致振荡器信号70的馈入，这无法借助实际的装置滤除。
此外，收发机20的设计导致必须采用至少三个本地振荡器，即第一本地振荡器66、第二本地振荡器70和第三本地振荡器72。振荡器66、70和72包括大型高功耗的模拟PLL。
图2为按照本发明构造的收发机80的框图。收发机80采用德尔塔—西格马(Δ∑)数模转换器(DAC)82和直接数字合成器(DDS)84。在收发机80中，图1的模拟基带-IF处理电路44和模拟IF-基带处理电路36分别被重新设计的基带-IF处理电路86和重新设计的IF-基带处理电路88代替。这种替换省去了图1的第二本地振荡器70，大大减少了收发机的功耗和尺寸。
Δ∑DAC 82可以将数字IF信号转换为模拟信号而不会产生多比特DAC的杂散噪声问题。通过采用Δ∑DAC 82，可以在数字域内完成基带-IF信号的处理，避免振荡器馈入。
数字基带-IF处理电路86包括第一数字低通滤波器90和第二数字低通滤波器92，它们分别从来自基带处理器46的正交(Q)94和同相(I)96信号中滤除不需要的信号。滤波后的同相信号被输入第一数字混频器98，而滤波后的正交信号被输入第二数字混频器100。第一混频器98由来自DDS 84的DDS时钟信号102提供时钟。DDS时钟信号102由数字相位移相器106移相90°，提供移相的时钟信号104以作出响应。通过向混频器98、100提供90°相位差的时钟信号，I和Q信号处于同相。混频器98、100将I和Q信号转换为IF信号，经数字加法器108进行组合。加法器IF信号随后被输出至数字AGC 110，其构造是本领域内众所周知的。数字AGC 110调整IF信号的增益并且将这些信号输出至Δ∑DAC 82。Δ∑DAC 82将这些信号转换为模拟信号一共代替滤波器42作进一步的滤波，由混频器40混频至无线频率，由放大器38放大并且经天线转换开关22和天线21发射。
Δ∑DAC 82利用一个本地振荡器114产生的振荡器信号112驱动Δ∑DAC 82中的1比特DAC(以下详细讨论)。振荡器信号112还被用作频率控制信号以驱动合成DDS时钟信号102的DDS 84。DDS时钟信号102的频率与振荡器信号112不同。
DDS 84通过以振荡器信号112的较高速率累加数字化正弦信号102的相位增量，从振荡器信号112中产生对应时钟信号102的数字化正弦信号。累加相位经查询表(未画出)被转换为数字化正弦信号102。数字化正弦信号102被用作混频器98、100的频率基准以将基带信号94、96转换为IF。
DDS 84的构造在本领域内是公知的并且在题为“直接数字合成器驱动锁相环路频率合成器”的美国专利No.4,965,533中有所描述，该专利已经转让给了本发明的受让人并且作为参考文献包含在本文中。
本领域内的技术人员将会认识到，DDS 84可以作为可编程DDS实现，其输出时钟信号102可以调整以响应振荡器频率漂移和/或其他相关误差引起的发射或接收误差。这种误差测量可以由基带处理器46内的逻辑电路或者借助新增误差检测电路(未画出)检测。
利用DDS 84来生成DDS时钟信号102省去了带附加PLL的附加本地振荡器。DDS84远远小于本地振荡器和PLL并且可以小型超大规模集成(VLSI)电路连同数字混频器98、100、滤波器90、92、加法器108、AGC 110和Δ∑DAC 82容易地实现。此外，DDS 84消耗相对少的功率。而且利用低噪声的Δ∑DAC 82省去了图1收发机20中所需的附加的多比特DAC。
参见图1和2，在本发明的收发机80中，数字DDS 84替代了普通收发机20中用于基带-IF转换所需的分离的PLL振荡器70。在本发明中，图1的基带-IF处理电路44的性能得到了改善。在本发明中，在数字电路中实现了模拟处理功能并且用1比∑ΔDAC 82代替了伪多比特DAC 52。
在本具体实施例中，振荡器信号112还被用来向接收电路中的数字IF-基带处理电路88提供时钟信号。在本具体实施例中，数字IF-基带处理电路88包括高速Δ∑模数转换器(ADC)116、数字混频电路117和频率乘法器，用于将振荡器信号112的频率转换为Δ∑DAC 116采用的第二频率。Δ∑ADC、数字混频电路和频率乘法器在本领域内是众所周知的。
在本实施例中，频率乘法器117将振荡器信号112的频率(Fs)除以4并且向包含在Δ∑ADC 116内的1比特ADC(未画出)提供最终的分频的振荡器信号作为时钟。
振荡器信号112向数字混频电路117提供基准频率供数字混频电路117将Δ∑ADC 116输出的数字IF信号下转换为基带信号48。
本领域内的普通技术人员将会认识到，数字IF-基带处理电路88内完成的数字下转换功能可以按照类似数字基带-IF处理电路86中完成上转换功能的方式实现。而且模拟AGC 34可以作为数字AGC在数字IF-基带电路88中的Δ∑ADC 116之后实现。
接收电路的构造可以按照1997年12月9日提交的题为“带德尔塔—西格马转换器的接收机”的美国专利申请No.08/987,306实现，该申请已经转让给本发明的受让人并且作为参考文献包含在本文中。
本领域内的技术人员将会认识到，在不偏离本发明范围的前提下可以用诸如模拟IF-基带处理电路36的不同类型的电路代替数字IF-基带处理电路86。而且，除了用在数字基带-IF处理电路86中实现代替之外，数字基带-IF处理电路86的DDS 84可以在IF-基带处理电路88中实现。即，DDS输出102可以被下转换电路和/或IF-基带处理电路88中的ADC使用。此外，AGC电路110可以在Δ∑DAC 82之后以模拟域实现而不偏离本发明的范围。
图3为图2的Δ∑DAC 82的框图。Δ∑DAC 82包括在Δ∑调制器122上输出的1比特DAC 120。Δ∑调制器为第6阶Δ∑调制器。Δ∑调制器82具有三个级联在一起的基本构造块124，也称第二阶谐振器。每个基本构造块124包括数字延迟(z-1)128、电压增益为αi(这里i为0～5的整数指数)的放大器130、加法器132和减法器134的组合。加法器132接收来自放大器130的输出作为并行输入。其中一个放大器130具有由数字延迟128提供的输入，其输入也是其他放大器130的输入。该输入由后续谐振器124内的数字延迟128提供，或者在输出基本块124的情形下，由Δ∑调制器82的噪声整形输出127提供。
第一基本构造块124接收图2的数字AGC 110的输出作为向加法器132的第三输入。后续构造块124接收前述基本构造块124的输出作为向加法器132的第三输入。
本领域内的技术人员将会认识到，构造基本构造块124的方法在本领域内时公知的并且可以利用可编程门阵列实现。
加法器132的输出向减法器134提供输入。加法器132的输出通过数字延迟128设定，提供了谐振器124的输出。谐振器124的输出经另一数字延迟128送出并且向构成反馈环路的加法器132提供第二输入。
建立的量化噪声模型为线性噪声单元126并且在噪声整形输出127之前进行。
放大器130的电压增益被用来提供噪声转移函数和信号转移函数，使Δ∑调制器82能够满足特定应用对于噪声整形稳定性的需求。提取放大器130增益α的方法在本领域内时众所周知的。在本具体实施例中，增益为：α0＝0，α1＝3/2，α2＝0，α3＝-3/4，α4＝0，α5＝1/8。
1比特DAC 120由图2的振荡器信号112提供时钟信号。本领域内的技术人员将会看到，1比特DAC 120可以用诸如2或3比特的低比特DAC代替而不偏离本发明的范围。西格马—德尔塔DAC和ADC的构造在本领域内是众所周知的。
由此借助特定应用的特定实施例描述了本发明。本领域技术人员在知悉本申请之后可以在本发明范围内作出各种修改、应用和实施例。
因此，本发明的范围由所附权利要求限定。

Claims (42)

1.一种用于将基带信号转换为中频信号的数字电路，其特征在于包含：
本地振荡器，用于提供第一频率的第一周期信号；
直接数字合成器，用于从所述第一周期信号提供第二频率的第二周期信号；
数字混频器，用于以数字方式，利用所述第二周期信号将基带信号上转换为数字中频信号；以及
德尔塔—西格马数模转换器，用于利用所述第一周期信号将所述数字中频信号转换为模拟中频信号。
2.如权利要求1所述的数字电路，其特征在于还包括数字滤波器，用于从所述基带信号和/或所述中频信号中去除不需要的信号。
3.如权利要求1所述的数字电路，其特征在于还包括第一和第二数字混频器。
4.如权利要求1所述的数字电路，其特征在于还包括数字自动增益控制电路。
5.如权利要求1所述的数字电路，其特征在于所述德尔塔—西格马数模转换器包括具有大于二阶的德尔塔—西格马调制器。
6.如权利要求5所述的数字电路，其特征在于所述德尔塔—西格马数模转换器为第6阶德尔塔—西格马数模转换器。
7.如权利要求1所述的数字电路，其特征在于所述数模转换器为1比特数模转换器。
8.一种用于将中频信号转换为基带信号的数字电路，其特征在于包含：
本地振荡器，用于提供第一频率的第一周期信号；
直接数字合成器，用于从所述第一周期信号提供第二频率的第二周期信号；
数字混频电路，用于以数字方式，利用所述第二周期信号将模拟中频信号下转换为数字基带信号；以及
德尔塔—西格马数模转换器，用于利用所述第一周期信号将所述模拟中频信号转换为数字中频信号。
9.如权利要求8所述的数字电路，其特征在于所述直接数字合成器包括频率乘法器。
10.一种收发机，其特征在于包括：
接收电路；
发射电路；
与所述接收电路和所述发射电路相连的基带处理器；
位于所述发射电路内的数字电路，用于将来自所述基带处理器的基带信号转换为数字中频信号；以及
位于所述发射电路内的德尔塔—西格马数模转换器，用于将所述数字中频信号转换为模拟中频信号。
11.如权利要求10所述的收发机，其特征在于进一步包括本地振荡器，用于提供第一频率的第一周期信号作为所述德尔塔—西格马数模转换器的输入。
12.如权利要求11所述的收发机，其特征在于进一步包括直接数字合成器，用于将所述第一周期信号转换为第二频率的第二周期信号，所述第二周期信号输入到所述数字电路。
13.一种收发机，其特征在于包括：
用于产生第一频率的第一周期信号的装置；
用于接收模拟信号的装置，所述接收装置包括利用所述第一周期信号将所述接收模拟信号转换为数字信号的装置；
用于以数字方式处理所述接收信号并且提供第一发射信号的装置；
用于发射所述第一发射信号的装置，所述发射装置包括利用所述第一周期信号对所述第一发射信号进行数模转换的装置；以及
以所述第一周期信号驱动所述发射装置和/或所述接收装置内的数字电路的装置。
14.如权利要求13所述的收发机，其特征在于所述驱动装置包括直接数字合成器，用于将第一频率的所述第一周期信号转换为第二频率的第二周期信号，所述第二周期信号作为输入提供给所述数字电路系统内包含的数字电路中。
15.如权利要求14所述的收发机，其特征在于所述数字电路为数字混频器。
16.如权利要求13所述的收发机，其特征在于所述数字电路系统包含直接数字合成器，用于从所述第一周期信号产生第二周期信号以供所述发射装置内的信号混频电路使用。
17.如权利要求1所述的收发机，其特征在于所述直接数字合成器为可编程直接数字合成器。
18.如权利要求13所述的收发机，其特征在于所述发射装置包括德尔塔—西格马数模转换器，所述数模转换器具有所述第一周期信号作为输入。
19.如权利要求18所述的收发机，其特征在于所述德尔塔—西格马数模转换器包括低位数模转换器和德尔塔—西格马调制器。
20.如权利要求19所述的收发机，其特征在于所述低位数模转换器为1比特数模转换器。
21.如权利要求19所述的收发机，其特征在于所述德尔塔—西格马调制器为第6阶德尔塔—西格马调制器。
22.如权利要求21所述的收发机，其特征在于所述德尔塔—西格马调制器包括带大约以下增益的放大器：3/2、-3/4、1/8。
23.如权利要求13所述的收发机，其特征在于所述发射装置包括数字自动增益控制电路，用于调整所述第一发射信号的增益。
24.如权利要求23所述的收发机，其特征在于所述自动增益控制电路的输出被输入到所述德尔塔—西格马模数转换器。
25.如权利要求24所述的收发机，其特征在于所述发射装置包括数字低通滤波器、数字混频器和数字加法器，用于向所述自动增益控制电路提供输入。
26.如权利要求13所述的收发机，其特征在于所述接收装置包括德尔塔—西格马模数转换器。
27.如权利要求26所述的收发机，其特征在于所述接收装置包括将所述第一周期信号作为输入接收并提供频率调整信号作为响应的频率乘法器。
28.如权利要求27所述的收发机，其特征在于所述频率调整信号的频率大约为所述第一周期信号频率的1/4。
29.如权利要求27所述的收发机，其特征在于所述德尔塔—西格马模数转换器接收所述频率调整信号作为输入。
30.如权利要求13所述的收发机，其特征在于所述产生装置包括电压受控振荡器。
31.如权利要求13所述的收发机，其特征在于所述处理装置包括基带处理器。
32.一种高性能、节省空间并且功效高的收发机，其特征在于包括：
天线装置，用于接收和发射无线频率信号；
第一转换装置，用于将所述无线频率信号转换为中频信号或者相反转换；
第二转换装置，用于将所述中频信号转换为基带信号或者相反转换，所述第二转换装置包含一个本地振荡器；
滤波装置，用于从所述基带信号和所述中频信号去除不需要的信号；
与所述滤波装置通信的增益控制装置，用于调整所述基带信号和所述中频信号的增益以方便信号处理；以及
根据预定的收发机指令处理所述基带信号的装置。
33.如权利要求32所述的收发机，其特征在于所述第二转换装置借助数字混频电路完成所述转换。
34.如权利要求33所述的收发机，其特征在于所述第二转换装置包括直接数字合成器，用于产生频率与所述第一本地振荡器输出不同的时钟信号。
35.如权利要求32所述的收发机，其特征在于所述增益控制装置包括与所述混频电路通信的数字增益控制电路。
36.如权利要求32所述的收发机，其特征在于所述滤波装置包括发射基带滤波器、接收基带滤波器和至少一个低通滤波器。
37.如权利要求32所述的收发机，其特征在于所述第一转换装置包括第一本地振荡器。
38.一种高性能、硬件功效高的收发机，其特征在于包括：
天线装置，用于接收接收信号和发射发射信号；
产生第一周期信号的振荡器装置；
用于处理发射信号和接收信号的信号处理器；
包含具有所述第一周期信号作为输入的第一模数转换器的接收电路，用于将所述接收信号转换为基带信号，所述基带信号输入至所述信号处理器；
具有混频电路的发射电路，用于将从所述信号处理器接收的发射基带信号混频至中频信号；
直接数字合成器，用于根据所述第一周期信号合成第二周期信号以向所述混频电路提供时钟节拍信号；
位于所述发射电路内的第一数模转换器，具有所述第一周期信号作为输入，用于将所述中频频带信号转换为模拟信号；以及
转换电路，用于将所述中频频带信号转换为适于广播和产生发射信号的频带以作为响应。
39.一种数字电路，用于在中频频带与基带之间转换信号，其特征在于包括：
本地振荡器，用于提供第一频率的第一周期信号；
德尔塔—西格马转换器，用于利用所述第一周期信号将模拟信号转换为数字信号和/或相反转换；
直接数字合成器，用于根据所述第一周期信号提供第二周期信号，所述第二周期信号具有第二频率；以及
混频装置，用于利用所述第二周期信号在所述中频频带与所述基带之间转换所述数字信号和/或所述模拟信号。
40.一种发射和接收信号的方法，其特征在于包括以下步骤：
以数字方式将第一信号从第一频率上转换至第二频率以响应第一基准信号并且提供第一数字信号以作出响应；
将所述第二频率的所述第一数字信号转换为第一模拟信号；
发射所述第一模拟信号；
接收第二模拟信号；
以数字方式将所述第二模拟信号下转换为第二数字信号以响应第二基准信号；以及
借助本地振荡器提供所述第一和第二基准信号。
41.如权利要求40所述的方法，其特征在于进一步包括以下步骤：经具有所述本地振荡器输出的直接数字合成器提供所述第一基准信号作为输入。
42.如权利要求40所述的方法，其特征在于进一步包括以下步骤：经具有所述本地振荡器输出的直接数字合成器提供所述第二基准信号作为输入。
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