CN113805113A - 一种低功耗熔丝状态检测电路 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 18
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 claims abstract description 12
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
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- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
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Abstract
本发明公开一种低功耗熔丝状态检测电路，PMOS管MP1和PMOS管MP2的源端接电源VCC，栅端接电压信号VP1；PMOS管MP1的漏端接PMOS管MP3的源端，PMOS管MP2的漏端接PMOS管MP4的源端；PMOS管MP3的漏端接参考电阻Rref的第一端，PMOS管MP4的漏端接熔丝Rfuse的第一端；NMOS管MN3的漏端接参考电阻Rref的第二端，NMOS管MN4的漏端接熔丝Rfuse的第二端；NMOS管MN3的栅端接熔丝Rfuse的第二端，NMOS管MN4的栅端接参考电阻Rref的第二端；NMOS管MN3和NMOS管MN4的源端均接地。NMOS管MN1的漏端接参考电阻Rref的第二端，源端接地；NMOS管MN2的漏端接熔丝Rfuse的第二端，源端接地；NMOS管MN1和NMOS管MN2的栅端接复位信号rst；缓冲器BUF2的输入端接参考电阻Rref的第二端，输出端为输出信号VO2；缓冲器BUF1的输入端接熔丝Rfuse的第二端的第二端，输出端为输出信号VO1。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种低功耗熔丝状态检测电路。
背景技术
大规模集成电路生产过程中，由于厂家、工艺、以及原材料差异导致芯片的电性参数发生偏移，因此需要针对不同参数的偏移量针对性的进行调节。
可编程熔丝修调设计方法可以先封装后修调，避免了芯片在封装过程中对电路参数的影响。在理想情况下，认为熔丝在断开状态下其阻值为无穷大。而实际情况并非如此，其具体开路阻值与熔丝材料、版图结构以及工艺因数相关。因此需要熔丝状态检测电路对熔丝状态进行判断。
传统的检测电路通过断路熔丝的端电压进行判断，这种方法原理简单但是存在着静态功耗，不利于实现低功耗的要求。
发明内容
本发明的目的在于提供一种低功耗熔丝状态检测电路，以解决传统检测电路存在静态功耗的问题。
为解决上述技术问题，本发明提供了一种低功耗熔丝状态检测电路，包括PMOS管MP1～MP4、NMOS管MN1～MN4、缓冲器BUF1和BUF2、电容C1和C2、熔丝Rfuse和参考电阻Rref；
PMOS管MP1和PMOS管MP2的源端均接电源VCC，栅端均接电压信号VP1；PMOS管MP1的漏端接PMOS管MP3的源端，PMOS管MP2的漏端接PMOS管MP4的源端；PMOS管MP3的漏端接参考电阻Rref的第一端，PMOS管MP4的漏端接熔丝Rfuse的第一端；
NMOS管MN3的漏端接参考电阻Rref的第二端，NMOS管MN4的漏端接熔丝Rfuse的第二端；NMOS管MN3的栅端接熔丝Rfuse的第二端，NMOS管MN4的栅端接参考电阻Rref的第二端；NMOS管MN3和NMOS管MN4的源端均接地；
NMOS管MN1的漏端接参考电阻Rref的第二端，其源端接地；NMOS管MN2的漏端接熔丝Rfuse的第二端，其源端接地；NMOS管MN1和NMOS管MN2的栅端共同接复位信号rst；
缓冲器BUF2的输入端接参考电阻Rref的第二端，输出端为输出信号VO2；缓冲器BUF1的输入端接熔丝Rfuse的第二端的第二端，输出端为输出信号VO1。
可选的，所述PMOS管MP3的栅端与所述NMOS管MN3的栅端相连，所述PMOS管MP4的栅端与所述NMOS管MN4的栅端相连；所述NMOS管MN3的栅端通过电容C1接地，所述NMOS管MN4的栅端通过电容C2接地。
在本发明提供的低功耗熔丝状态检测电路中，对称性高，除了熔丝Rfuse与参考电阻Rref的其它对称位置的器件参数应完全相同。本发明通过检测熔丝Rfuse的阻值判断熔丝是否熔断，该电路结构简单，逻辑清晰易于实现，且只有在上电复位瞬间时会存在微安培数量级的电流，平均功耗几乎为零，其静态功耗几乎可忽略，非常适合于超低功耗电路的应用。
附图说明
图1是本发明提供的低功耗熔丝状态检测电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种低功耗熔丝状态检测电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种低功耗熔丝状态检测电路，其结构如图1所示，包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、缓冲器BUF1、缓冲器BUF2、电容C1、电容C2、熔丝Rfuse和参考电阻Rref。
所述PMOS管MP1的源端与电源VCC连接，栅端连接偏置电压信号VP1，漏端与所述PMOS管MP3的源端连接；所述PMOS管MP3的源端与PMOS管MP1的漏端连接，栅端与NMOS管MN3的栅端、电容C1的第一端、熔丝Rfuse的第一端、NMOS管MN4的漏端、NMOS管MN2的漏端以及缓冲器BUF1的输入端连接，即信号V1；PMOS管MP3的漏端与参考电阻Rref的第一端连接。所述参考电阻Rref的第一端与PMOS管MP3的漏端连接，第二端与PMOS管MP4的栅端、NMOS管MN4的栅端、电容C2的第一端、NMOS管MN3的漏端、NMOS管MN1的漏端以及缓冲器BUF2的输入端连接。所述NMOS管MN3的漏端与PMOS管MP4的栅端、NMOS管MN4的栅端、电容C2的第一端、参考电阻Rref的第二端、NMOS管MN1的漏端以及缓冲器BUF2的输入端连接，所述NMOS管MN3的栅端与PMOS管MP3的栅端、电容C1的第一端、熔丝Rfuse的第二端、NMOS管MN4的漏端、NMOS管MN2的漏端以及缓冲器BUF1的输入端连接，所述NMOS管MN3的源端与地连接。所述电容C1的第一端与PMOS管MP3的栅端、NMOS管MN3的栅端、熔丝Rfuse的第二端、NMOS管MN4的漏端、NMOS管MN2的漏端以及缓冲器BUF1的输入端连接，所述电容C1的第二端与地连接。
所述NMOS管MN1的漏端与PMOS管MP4的栅端、NMOS管MN4的栅端、电容C2的第一端、参考电阻Rref的第二端、NMOS管MN3的漏端以及缓冲器BUF2的输入端连接，所述NMOS管MN1的栅端连接着复位信号rst，源端与地连接。所述缓冲器BUF2的输入端与PMOS管MP4的栅端、NMOS管MN4的栅端、电容C2的第一端、参考电阻Rref的第二端、NMOS管MN3的漏端以及NMOS管MN1的漏端连接，输出端为输出信号VO2。
所述PMOS管MP2的源端与电源VCC连接，栅端连接偏置电压信号VP1，漏端与PMOS管MP4的源端连接；所述PMOS管MP4的源端与PMOS管MP2的漏端连接，栅端与NMOS管NM4的栅端、电容C2的第一端、参考电阻Rref的第二端、NMOS管NM3的漏端、NMOS管MN1的漏端以及缓冲器BUF2的输入端连接，即信号V2，所述PMOS管MP4的漏端与熔丝Rfuse第一端连接。所述熔丝Rfuse的第一端与PMOS管MP4漏端连接，第二端与PMOS管MP3的栅端、NMOS管MN3的栅端、电容C1的第一端、NMOS管MN4的漏端、NMOS管MN2的漏端以及缓冲器BUF1的输入端连接。所述NMOS管NM4的漏端与PMOS管MP3的栅端、NMOS管NM3的栅端、电容C1的第一端、熔丝Rfuse的第二端、NMOS管MN2的漏端以及缓冲器BUF1的输入端连接，所述NMOS管NM4的栅端与PMOS管MP4的栅端、电容C2的第一端、参考电阻Rref的第二端、NMOS管NM3的漏端、NMOS管MN1的漏端以及缓冲器BUF2的输入端连接，所述NMOS管NM4的源端与地连接。所述电容C2的第一端与PMOS管MP4的栅端、NMOS管NM4的栅端、参考电阻Rref的第二端、NMOS管NM3的漏端、NMOS管MN1的漏端以及缓冲器BUF2的输入端连接，所述电容C2的第二端与地连接。所述NMOS管MN2的漏端与PMOS管MP3的栅端、NMOS管NM3的栅端、电容C1的第一端、熔丝Rfuse的第二端、NMOS管NM4的漏端以及缓冲器BUF1的输入端连接，所述NMOS管MN2的栅端连接着复位信号rst，源端与地连接。所述缓冲器BUF1的输入端与PMOS管MP3的栅端、NMOS管NM3的栅端、电容C1的第一端、熔丝Rfuse的第二端、NMOS管NM4的漏端以及NMOS管MN2的漏端连接，输出端为输出信号VO1。
本发明提供的结构电路对称性高，除了熔丝Rfuse与参考电阻Rref之外的其它对称位置的器件参数应完全相同。需要说明的是，本发明的低功耗熔丝状态检测电路只适用于以下情况：电路正常工作时，熔丝两端处于高阻状态。
具体的，工作原理分析如下：
rst是上电复位产生的控制信号，复位时为高电平，完成系统上电复位后变为高电平。VP1为PMOS管的偏置电压信号，通过偏置电压信号VP1可设置PMOS管MP1与MP2的偏置电流。熔丝Rfuse熔断时电阻阻值大于参考电阻Rref，熔丝Rfuse连接时电阻阻值远小于参考电阻Rref。
上电复位信号rst是高电平有效，上电时rst为高电平，此时NMOS管MN1与MN2导通，则信号V1与V2都为低电平，同时PMOS管MP3与PMOS管MP4处于截止，流过PMOS管MP1与PMOS管MP2的电流分别为i1，i2。当完成系统上电复位后，rst变成低电平，电流i1，i2分别对电容C1与C2进行充电。假设复位状态时电流i1与i2相等，电容C1与C2参数相同，因此完成复位初期时V1与V2近似相等且上升速度相同，当V1与V2都小于NMOS管的阈值电压VTHN时NMOS管MN3与MN4仍处于截止状态，则电流i1，i2继续对电容C2与C1充电。参考电阻Rref与熔丝Rfuse另一端的电压分别为V2+i1*Rref与V1+i2*Rfuse。熔断熔丝阻值Rfuse明显大于Rref，导致沟道效应对电流i2影响程度大于i1，电流i2开始小于i1，因此V2的电压开始大于V1，则PMOS管MP3的栅压比PMOS管MP4低，进一步使得对电流i2的沟道效应加剧，V2与V1的电压差量逐渐变大，当V2大于VTHN时NMOS管MN4开始导通电容C1上储存的电荷通过NMOS管MN4放电使得V1变为低，那么PMOS管MP3的栅压比PMOS管MP4进一步变低，形成一个正反馈过程，因此能电路的速度很快。最终V2稳定在高电平，V1稳定在低电平，分别通过缓冲器得到输出结果VO1为低电平，VO2为高电平。当熔丝Rfuse连接时，分析过程相同，最终输出结果表现为VO1为低电平，VO2为高电平。上电复位之后，熔丝Rfuse状态与输出结果关系如表1所示。当正反馈结束时，电流i1与i2几乎为零，实现了低功耗的目的。当熔丝Rfuse与参考电阻Rref的阻值差别越大，检测电路的响应时间越短，还通过设置电容C1与C2的电容值以及PMOS管MP1与MP2的宽长比，可灵活调节检测时间以满足设计要求。
| 熔丝状态 | VO1 | VO2 |
| 熔断(Rfuse>Rref) | L | H |
| 未熔断(Rfuse<<Rref) | H | L |
表1熔丝状态与输出结果
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种低功耗熔丝状态检测电路，其特征在于，包括PMOS管MP1～MP4、NMOS管MN1～MN4、缓冲器BUF1和BUF2、电容C1和C2、熔丝Rfuse和参考电阻Rref；
PMOS管MP1和PMOS管MP2的源端均接电源VCC，栅端均接电压信号VP1；PMOS管MP1的漏端接PMOS管MP3的源端，PMOS管MP2的漏端接PMOS管MP4的源端；PMOS管MP3的漏端接参考电阻Rref的第一端，PMOS管MP4的漏端接熔丝Rfuse的第一端；
NMOS管MN3的漏端接参考电阻Rref的第二端，NMOS管MN4的漏端接熔丝Rfuse的第二端；NMOS管MN3的栅端接熔丝Rfuse的第二端，NMOS管MN4的栅端接参考电阻Rref的第二端；NMOS管MN3和NMOS管MN4的源端均接地；
NMOS管MN1的漏端接参考电阻Rref的第二端，其源端接地；NMOS管MN2的漏端接熔丝Rfuse的第二端，其源端接地；NMOS管MN1和NMOS管MN2的栅端共同接复位信号rst；
缓冲器BUF2的输入端接参考电阻Rref的第二端，输出端为输出信号VO2；缓冲器BUF1的输入端接熔丝Rfuse的第二端的第二端，输出端为输出信号VO1。
2.如权利要求1所述的低功耗熔丝状态检测电路，其特征在于，所述PMOS管MP3的栅端与所述NMOS管MN3的栅端相连，所述PMOS管MP4的栅端与所述NMOS管MN4的栅端相连；所述NMOS管MN3的栅端通过电容C1接地，所述NMOS管MN4的栅端通过电容C2接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111108776.1A CN113805113B (zh) | 2021-09-22 | 2021-09-22 | 一种低功耗熔丝状态检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111108776.1A CN113805113B (zh) | 2021-09-22 | 2021-09-22 | 一种低功耗熔丝状态检测电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113805113A true CN113805113A (zh) | 2021-12-17 |
| CN113805113B CN113805113B (zh) | 2024-03-26 |
Family
ID=78940035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111108776.1A Active CN113805113B (zh) | 2021-09-22 | 2021-09-22 | 一种低功耗熔丝状态检测电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113805113B (zh) |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |