CN113742905B - 一种内存芯片及其优化设计方法 - Google Patents
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Abstract
本发明公开了一种内存芯片及其优化设计方法，基于内存芯片的原结构模型，对控制器与多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征第一信号质量的第一仿真结果；基于内存芯片的新结构模型，对传输线上的第二信号进行仿真，得到表征第二信号质量的第二仿真结果；其中，新结构模型是在原结构模型的基础上增设用于调节传输线上的信号的调节元件；判断第二信号质量是否优于第一信号质量；若是，则将调节元件接入内存芯片的实际原结构中；若否，则调整调节元件的元件值，并返回仿真步骤。可见，本申请无需改变内存颗粒的数量及控制器的驱动能力，而是通过增设调节元件来改善控制器与内存颗粒间的信号质量，从而保证了内存芯片的性能。
Description
技术领域
本发明涉及存储领域，特别是涉及一种内存芯片及其优化设计方法。
背景技术
随着电子产品处理的程序越来越复杂，对于程序运行时所需要的系统运行内存的容量要求也越来越高。为了满足内存容量要求，会在内存芯片的硬件设计中增加更多的内存颗粒，但内存颗粒的增多会加重信号在不同内存颗粒之间的多重反射效应(这是因为内存芯片包括控制器和内存颗粒，控制器通过向内存颗粒输出控制信号来控制内存颗粒实现相应存取功能，因控制器和多个内存颗粒之间的阻抗不连续，导致信号在不同内存颗粒之间会出现多重反射效应，而内存颗粒越多，控制器和内存颗粒之间的阻抗连续性越差，信号在不同内存颗粒之间的多重反射效应越严重)，导致内存控制器与内存颗粒间的信号质量较差，影响内存芯片的性能。
目前，通常采用以下两种方案提升内存控制器与内存颗粒间的信号质量：
1)通过减少内存颗粒的增加数量来减缓多内存颗粒产生的多重反射效应，从而提升内存控制器与内存颗粒间的信号质量。但是，内存颗粒的减少会导致内存芯片的容量及并行带宽减少，从而导致内存芯片的性能降低。
2)由于内存控制器的驱动能力越强，多内存颗粒产生的多重反射效应越严重，所以通过降低内存控制器的驱动能力来减缓多内存颗粒产生的多重反射效应，从而提升内存控制器与内存颗粒间的信号质量。但是，内存控制器的驱动能力过低又会导致控制器输出信号的电压值不满足要求，从而很难兼顾多方面的性能要求。
因此，如何提供一种解决上述技术问题的方案是本领域的技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种内存芯片及其优化设计方法，无需改变内存颗粒的数量及内存控制器的驱动能力，而是通过增设调节元件来改善内存控制器与内存颗粒间的信号质量，从而保证了内存芯片的性能。
为解决上述技术问题，本发明提供了一种内存芯片的优化设计方法，应用于包含控制器和多个内存颗粒的内存芯片，包括：
基于所述内存芯片的原结构模型，对所述控制器与所述多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征所述第一信号质量的第一仿真结果；
基于所述内存芯片的新结构模型，对所述传输线上的第二信号进行仿真，得到表征所述第二信号质量的第二仿真结果；其中，所述新结构模型是在所述原结构模型的基础上增设用于调节所述传输线上信号的调节元件；
判断所述第二信号质量是否优于所述第一信号质量；
若是，则将所述调节元件接入所述内存芯片的实际原结构中，以优化所述传输线上的信号质量；
若否，则调整所述调节元件的元件值，并返回执行基于所述内存芯片的新结构模型，对所述传输线上的第二信号进行仿真的步骤，直至所述第二信号质量优于所述第一信号质量。
优选地，基于所述内存芯片的当前结构模型，对所述控制器与所述多个内存颗粒之间的传输线上的当前信号进行仿真，得到表征所述当前信号质量的仿真结果，包括：
基于所述内存芯片的当前结构模型，建立包含所述控制器与所述多个内存颗粒之间传输线的当前线参数的参数文件；
基于所述参数文件对所述传输线上的当前信号进行仿真，得到表征所述当前信号质量的眼图。
优选地，判断所述第二信号质量是否优于所述第一信号质量，包括：
判断所述新结构模型对应的第二眼图的眼高是否高于所述原结构模型对应的第一眼图的眼高、所述第二眼图的眼宽是否宽于所述第一眼图的眼宽；
若判断结果均为是，则确定所述第二信号质量优于所述第一信号质量；
若判断结果均为否，则确定所述第一信号质量优于所述第二信号质量。
优选地，所述调节元件为多个；
将所述调节元件接入所述内存芯片的实际原结构中，包括：
将多个所述调节元件的第一信号pin与所述控制器上向所述内存颗粒输出信号的多个第二信号pin一一连接；
将多个所述调节元件的第一地pin与所述控制器上的第二地pin连接。
优选地，将多个所述调节元件的第一信号pin与所述控制器上向所述内存颗粒输出信号的多个第二信号pin一一连接，包括：
利用POFV工艺，将多个所述第一信号pin与多个所述第二信号pin一一重合设置；其中，所述内存芯片采用BGA封装；所述控制器的每4个pin均作为矩形的四个顶点，所述控制器的每个pin均在所在矩形上对应一条对角线，每个所述调节元件均设置在所连接的第二信号pin对应的对角线上。
优选地，将多个所述调节元件的第一地pin与所述控制器上的第二地pin连接，包括：
从所述控制器上的所有第二地pin中找到与目标调节元件的第一地pin距离最近的目标地pin，并将所述目标调节元件的第一地pin经走线与所述目标地pin连接；其中，所述目标调节元件为任一所述调节元件。
优选地，所述调节元件为电容。
为解决上述技术问题，本发明还提供了一种内存芯片，所述内存芯片采用上述任一种内存芯片的优化设计方法进行优化设计。
本发明提供了一种内存芯片的优化设计方法，基于内存芯片的原结构模型，对控制器与多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征第一信号质量的第一仿真结果；基于内存芯片的新结构模型，对传输线上的第二信号进行仿真，得到表征第二信号质量的第二仿真结果；其中，新结构模型是在原结构模型的基础上增设用于调节传输线上的信号的调节元件；判断第二信号质量是否优于第一信号质量；若是，则将调节元件接入内存芯片的实际原结构中，以优化传输线上的信号质量；若否，则调整调节元件的元件值，并返回仿真步骤，直至第二信号质量优于第一信号质量。可见，本申请无需改变内存颗粒的数量及内存控制器的驱动能力，而是通过增设调节元件来改善内存控制器与内存颗粒间的信号质量，从而保证了内存芯片的性能。
本发明还提供了一种内存芯片，与上述优化设计方法具有相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供了一种内存芯片的优化设计方法的流程图；
图2为本发明实施例提供了一种调节元件的摆放示意图；
图3为本发明实施例提供了一种在0pf、10pf及2pf电容下的眼图对比图；
图4为本发明实施例提供的一种在1nH和2nH地回流电感下的眼图对比图。
具体实施方式
本发明的核心是提供一种内存芯片及其优化设计方法，无需改变内存颗粒的数量及内存控制器的驱动能力，而是通过增设调节元件来改善内存控制器与内存颗粒间的信号质量，从而保证了内存芯片的性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明实施例提供了一种内存芯片的优化设计方法的流程图。
该内存芯片的优化设计方法应用于包含控制器和多个内存颗粒的内存芯片，包括：
步骤S1：基于内存芯片的原结构模型，对控制器与多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征第一信号质量的第一仿真结果。
具体地，本申请基于内存芯片的原结构模型，对内存芯片内控制器与多个内存颗粒之间的传输线上的信号(称为第一信号)进行仿真，得到第一信号的仿真结果(称为第一仿真结果)，第一仿真结果可表征第一信号的质量。
步骤S2：基于内存芯片的新结构模型，对传输线上的第二信号进行仿真，得到表征第二信号质量的第二仿真结果；其中，新结构模型是在原结构模型的基础上增设用于调节传输线上信号的调节元件。
具体地，本申请在内存芯片的原结构模型的基础上增设调节元件，得到内存芯片的新结构模型；其中，调节元件用于调节控制器与多个内存颗粒之间的传输线上的信号。基于此，本申请基于内存芯片的新结构模型，对控制器与多个内存颗粒之间的传输线上的信号(称为第二信号)进行仿真，得到第二信号的仿真结果(称为第二仿真结果)，第二仿真结果可表征第二信号的质量。
步骤S3：判断第二信号质量是否优于第一信号质量；若是，则执行步骤S4；若否，则执行步骤S5。步骤S4：将调节元件接入内存芯片的实际原结构中，以优化传输线上的信号质量。步骤S5：调整调节元件的元件值，并返回执行基于内存芯片的新结构模型，对传输线上的第二信号进行仿真的步骤，直至第二信号质量优于第一信号质量。
具体地，本申请判断第二信号的质量是否优于第一信号的质量，若第二信号的质量优于第一信号的质量，说明此时的调节元件已起到优化内存芯片的信号质量的作用，则可直接将此时的调节元件接入内存芯片的实际原结构中，从而实现优化控制器与多个内存颗粒之间的传输线上的信号质量；若第一信号的质量优于第二信号的质量，说明此时的调节元件还未起到优化内存芯片的信号质量的作用，则先调整调节元件的元件值，然后返回执行基于内存芯片的新结构模型，对传输线上的第二信号进行仿真的步骤，直至第二信号的质量优于第一信号的质量，才将调整好的调节元件接入内存芯片的实际原结构中，从而实现优化控制器与多个内存颗粒之间的传输线上的信号质量。
本发明提供了一种内存芯片的优化设计方法，基于内存芯片的原结构模型，对控制器与多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征第一信号质量的第一仿真结果；基于内存芯片的新结构模型，对传输线上的第二信号进行仿真，得到表征第二信号质量的第二仿真结果；其中，新结构模型是在原结构模型的基础上增设用于调节传输线上的信号的调节元件；判断第二信号质量是否优于第一信号质量；若是，则将调节元件接入内存芯片的实际原结构中，以优化传输线上的信号质量；若否，则调整调节元件的元件值，并返回仿真步骤，直至第二信号质量优于第一信号质量。可见，本申请无需改变内存颗粒的数量及内存控制器的驱动能力，而是通过增设调节元件来改善内存控制器与内存颗粒间的信号质量，从而保证了内存芯片的性能。
在上述实施例的基础上：
作为一种可选的实施例，基于内存芯片的当前结构模型，对控制器与多个内存颗粒之间的传输线上的当前信号进行仿真，得到表征当前信号质量的仿真结果，包括：
基于内存芯片的当前结构模型，建立包含控制器与多个内存颗粒之间传输线的当前线参数的参数文件；
基于参数文件对传输线上的当前信号进行仿真，得到表征当前信号质量的眼图。
具体地，本申请具体基于内存芯片的原结构模型，建立包含控制器与多个内存颗粒之间传输线的线参数(称为第一线参数)的参数文件(称为第一参数文件)，然后基于第一参数文件，对控制器与多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征第一信号质量的第一眼图。基于内存芯片的新结构模型，建立包含控制器与多个内存颗粒之间传输线的线参数(称为第二线参数)的参数文件(称为第二参数文件)，然后基于第二参数文件，对控制器与多个内存颗粒之间的传输线上的第二信号进行仿真，得到表征第二信号质量的第二眼图。
更具体地，本申请可通过Sigirty软件提取控制器与多个内存颗粒之间传输线的线参数，并将包含线参数的参数文件导入ADS(Advanced Design System，先进设计系统)进行传输线的信号仿真，得到表征信号质量的眼图。
作为一种可选的实施例，判断第二信号质量是否优于第一信号质量，包括：
判断新结构模型对应的第二眼图的眼高是否高于原结构模型对应的第一眼图的眼高、第二眼图的眼宽是否宽于第一眼图的眼宽；
若判断结果均为是，则确定第二信号质量优于第一信号质量；
若判断结果均为否，则确定第一信号质量优于第二信号质量。
具体地，由于眼图的眼高越高、眼宽越宽，表示信号的质量越好，所以本申请判断内存芯片的新结构模型对应的第二眼图的眼高是否高于内存芯片的原结构模型对应的第一眼图的眼高、第二眼图的眼宽是否宽于第一眼图的眼宽，若第二眼图的眼高高于第一眼图的眼高且第二眼图的眼宽宽于第一眼图的眼宽，即判断结果均为是，则确定新结构模型对应的第二信号的质量优于原结构模型对应的第一信号的质量；若第二眼图的眼高不高于第一眼图的眼高且第二眼图的眼宽不宽于第一眼图的眼宽，即判断结果均为否，则确定原结构模型对应的第一信号的质量优于新结构模型对应的第二信号的质量。
作为一种可选的实施例，调节元件为多个；
将调节元件接入内存芯片的实际原结构中，包括：
将多个调节元件的第一信号pin与控制器上向内存颗粒输出信号的多个第二信号pin一一连接；
将多个调节元件的第一地pin与控制器上的第二地pin连接。
具体地，本申请的内存芯片上控制器上向内存颗粒输出信号的信号pin(称为第二信号pin)为多个，所述本申请的调节元件设置多个，以将多个调节元件的信号pin(称为第一信号pin)与多个第二信号pin一一连接，同时，将多个调节元件的地pin(称为第一地pin)与控制器上的地pin(称为第二地pin)连接，保证调节元件和控制器共地。
作为一种可选的实施例，将多个调节元件的第一信号pin与控制器上向内存颗粒输出信号的多个第二信号pin一一连接，包括：
利用POFV工艺，将多个第一信号pin与多个第二信号pin一一重合设置；其中，内存芯片采用BGA封装；控制器的每4个pin均作为矩形的四个顶点，控制器的每个pin均在所在矩形上对应一条对角线，每个调节元件均设置在所连接的第二信号pin对应的对角线上。
具体地，本申请的内存芯片采用BGA(Ball Grid Array，球栅阵列)封装。本申请利用POFV(盘中孔)工艺，将多个调节元件的第一信号pin与控制器上的多个第二信号pin一一重合设置，即相当于第一信号pin与其对应的第二信号pin共用同一位置的pin，此设置下完全零Stub(走线残桩)，不会对内存芯片的现有拓扑产生任何劣化影响，同时后期调试或删除调节元件也不会产生任何Stub影响。
控制器的每4个pin均作为矩形(一般控制器的每个pin与其相邻的各pin的间距相同，则矩形实际为正方形)的四个顶点，控制器的每个pin均在所在矩形上对应一条对角线，每个调节元件均设置在所连接的第二信号pin对应的对角线上，如图2所示(在正方形下，调节元件具体45度摆放)，空间利用率高。
需要说明的是，由于控制器芯片下过孔较多，空间紧张，往往调节元件布局实现难度大，而本申请通过在45度摆放调节元件，加上调节元件信号pin与控制器信号pin重合摆放，可实现任意数量的调节元件摆放，使得空间问题不再是方案实现的瓶颈。
作为一种可选的实施例，将多个调节元件的第一地pin与控制器上的第二地pin连接，包括：
从控制器上的所有第二地pin中找到与目标调节元件的第一地pin距离最近的目标地pin，并将目标调节元件的第一地pin经走线与目标地pin连接；其中，目标调节元件为任一调节元件。
具体地，本申请的调节元件摆放地回流路径优先选择最短回流路径，降低地回流电感，以减弱地回路对调节元件的影响。以目标调节元件为例，本申请从控制器上的所有第二地pin中找到与目标调节元件的第一地pin距离最近的第二地pin(称为目标地pin)，并将目标调节元件的第一地pin经走线与目标地pin连接，以实现最短回流路径。
作为一种可选的实施例，调节元件为电容。
具体地，本申请的调节元件可选用电容，电容的一端与控制器上的信号pin连接，电容的另一端与控制器上的地pin连接。
比如，可设置0pf(相当于内存芯片无调节元件设置)、10pf、2pf的电容，基于设有电容的内存芯片，对控制器与多个内存颗粒之间的传输线上的信号进行仿真，得到表征信号质量的眼图，如图3所示(从上到下依次对应0pf、10pf、2pf电容)。从图3可以看出，控制器并联2pf电容可以明显改善传输线的信号质量，所以将2pf电容接入内存芯片的实际原结构中，以优化传输线上的信号质量。具体地，电容pin与控制器信号pin重合摆放，电容摆放地回流路径优先选择最短回流路径。如图4所示(从上到下依次对应2pf电容+1nH地回流电感、2pf电容+2nH地回流电感)，低地回流电感对调节元件的影响小。
本申请还提供了一种内存芯片，内存芯片采用上述任一种内存芯片的优化设计方法进行优化设计。
本申请提供的内存芯片的介绍请参考上述优化设计方法的实施例，本申请在此不再赘述。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种内存芯片的优化设计方法，其特征在于，应用于包含控制器和多个内存颗粒的内存芯片，包括：
基于所述内存芯片的原结构模型，对所述控制器与所述多个内存颗粒之间的传输线上的第一信号进行仿真，得到表征所述第一信号质量的第一仿真结果；
基于所述内存芯片的新结构模型，对所述传输线上的第二信号进行仿真，得到表征所述第二信号质量的第二仿真结果；其中，所述新结构模型是在所述原结构模型的基础上增设用于调节所述传输线上信号的调节元件；
判断所述第二信号质量是否优于所述第一信号质量；
若是，则将所述调节元件接入所述内存芯片的实际原结构中，以优化所述传输线上的信号质量；
若否，则调整所述调节元件的元件值，并返回执行基于所述内存芯片的新结构模型，对所述传输线上的第二信号进行仿真的步骤，直至所述第二信号质量优于所述第一信号质量。
2.如权利要求1所述的内存芯片的优化设计方法，其特征在于，基于所述内存芯片的当前结构模型，对所述控制器与所述多个内存颗粒之间的传输线上的当前信号进行仿真，得到表征所述当前信号质量的仿真结果，包括：
基于所述内存芯片的当前结构模型，建立包含所述控制器与所述多个内存颗粒之间传输线的当前线参数的参数文件；
基于所述参数文件对所述传输线上的当前信号进行仿真，得到表征所述当前信号质量的眼图。
3.如权利要求2所述的内存芯片的优化设计方法，其特征在于，判断所述第二信号质量是否优于所述第一信号质量，包括：
判断所述新结构模型对应的第二眼图的眼高是否高于所述原结构模型对应的第一眼图的眼高、所述第二眼图的眼宽是否宽于所述第一眼图的眼宽；
若判断结果均为是，则确定所述第二信号质量优于所述第一信号质量；
若判断结果均为否，则确定所述第一信号质量优于所述第二信号质量。
4.如权利要求1-3任一项所述的内存芯片的优化设计方法，其特征在于，所述调节元件为多个；
将所述调节元件接入所述内存芯片的实际原结构中，包括：
将多个所述调节元件的第一信号pin与所述控制器上向所述内存颗粒输出信号的多个第二信号pin一一连接；
将多个所述调节元件的第一地pin与所述控制器上的第二地pin连接。
5.如权利要求4所述的内存芯片的优化设计方法，其特征在于，将多个所述调节元件的第一信号pin与所述控制器上向所述内存颗粒输出信号的多个第二信号pin一一连接，包括：
利用POFV工艺，将多个所述第一信号pin与多个所述第二信号pin一一重合设置；其中，所述内存芯片采用BGA封装；所述控制器的每4个pin均作为矩形的四个顶点，所述控制器的每个pin均在所在矩形上对应一条对角线，每个所述调节元件均设置在所连接的第二信号pin对应的对角线上。
6.如权利要求5所述的内存芯片的优化设计方法，其特征在于，将多个所述调节元件的第一地pin与所述控制器上的第二地pin连接，包括：
从所述控制器上的所有第二地pin中找到与目标调节元件的第一地pin距离最近的目标地pin，并将所述目标调节元件的第一地pin经走线与所述目标地pin连接；其中，所述目标调节元件为任一所述调节元件。
7.如权利要求4所述的内存芯片的优化设计方法，其特征在于，所述调节元件为电容。
8.一种内存芯片，包括控制器和多个内存颗粒，其特征在于，所述内存芯片采用如权利要求1-7任一项所述的内存芯片的优化设计方法进行优化设计。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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