CN113690187A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113690187A
CN113690187A CN202110943386.XA CN202110943386A CN113690187A CN 113690187 A CN113690187 A CN 113690187A CN 202110943386 A CN202110943386 A CN 202110943386A CN 113690187 A CN113690187 A CN 113690187A
Authority
CN
China
Prior art keywords
layer
stress
substrate
semiconductor structure
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110943386.XA
Other languages
English (en)
Other versions
CN113690187B (zh
Inventor
陈敏腾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN202110943386.XA priority Critical patent/CN113690187B/zh
Publication of CN113690187A publication Critical patent/CN113690187A/zh
Application granted granted Critical
Publication of CN113690187B publication Critical patent/CN113690187B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开一种半导体结构及其形成方法，所述半导体结构的形成方法包括：衬底，所述衬底内形成有接触孔；在所述接触孔内沉积缓冲层；在所述缓冲层表面沉积应力层；在所述应力层表面沉积填充层，所述应力层对所述填充层施加压应力。所述半导体结构的形成方法能够减少或消除填充层内的孔洞，提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
现有技术的存储器中，通过在存储单元的有源区内形成位线插塞，所述位线插塞用于连接位线。
所述位线插塞的形成方法通常包括：刻蚀有源区形成接触孔，在所述接触孔内填充导电材料从而形成位于接触孔内的位线插塞。由于接触孔的尺寸通常较小，在沉积导电材料的过程中，接触孔顶部的沉积速率大于接触口过内部的沉积速率，在接触孔还未被充分填充的情况下，会出现接触孔被封闭的情况导致接触孔内填充的导电材料内具有孔洞。
位线插塞内具有孔洞时，会导致位线插塞的电阻偏大，电学性能下降，进而导致存储器的性能下降。
发明内容
鉴于此，本申请提供一种半导体结构及其形成方法，以提高半导体结构的性能。
本申请提供的一种半导体结构的形成方法，包括：衬底，所述衬底内形成有接触孔；在所述接触孔内沉积缓冲层；在所述缓冲层表面沉积应力层；在所述应力层表面沉积填充层，所述应力层对所述填充层施加压应力。
可选的，所述应力层的材料包括晶格失配材料。
可选的，所述应力层的材料中的至少部分原子的尺寸大于所述填充层内原子的尺寸。
可选的，所述应力层的材料的晶格常数大于所述填充层的材料的晶格常数。
可选的，还包括：在形成所述填充层之后，进行退火处理。
可选的，所述缓冲层的材料包括掺杂有N型或P型掺杂离子的半导体材料。
可选的，还包括：对所述填充层、应力层以及缓冲层进行平坦化，暴露出所述衬底；在所述衬底表面以及填充层表面形成位线材料层，以及位于所述位线材料层表面的位线掩膜层；以所述位线掩膜层为掩膜，刻蚀所述位线材料层以及所述填充层、应力层以及缓冲层，形成位于所述接触孔内的接触插塞、以及位于所述接触插塞和衬底表面的若干位线。
可选的，还包括：在形成所述位线之后，进行退火处理。
本发明的实施例还提供一种半导体结构，包括：衬底，位于所述衬底内的接触孔，以及位于所述接触孔内的位线接触插塞，所述位线接触插塞包括缓冲层，位于所述缓冲层表面的应力层，以及位于所述应力层表面的填充层，所述填充层受到所述应力层的压应力作用。
可选的，所述应力层的材料中的至少部分原子的尺寸大于所述填充层内原子的尺寸。
可选的，所述应力层的材料的晶格常数大于所述填充层的材料的晶格常数。
可选的，所述应力层的位置低于所述衬底表面。
可选的，所述应力层为在垂直于衬底表面方向上的横截面为U形。
可选的，还包括：位线，部分位线位于所述接触插塞顶部，部分位于所述衬底表面；各个位线顶部高度一致。
可选的，所述衬底内具有隔离结构，所述接触孔的侧壁暴露部分所述隔离结构；所述接触插塞侧壁与所述隔离结构之间形成有隔离层。
可选的，所述接触插塞的侧壁至少暴露出部分所述应力层并与所述隔离层直接接触。
可选的，所述应力层被所述缓冲层和所述填充层完全包覆。
本申请的半导体结构的形成方法所形成的半导体结构中的接触插塞包括缓冲层、应力层和填充层，应力层对填充层施加压应力，可以减少或去除所述填充层内的孔洞，可以降低所述接触插塞的电阻，提高所述接触插塞的电学性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a至图11是本申请一实施例的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参考图1至图11，为本发明一实施例的半导体结构的形成过程的结构示意图。
请参考图1a，提供衬底100。
所述衬底100包括半导体基底101以及形成于所述半导体基底101表面的若干膜层。
所述半导体基底101的材料可以包括硅(Si)，例如晶体Si，多晶硅或非晶Si。在一些实施例中，半导体基底101可以包括半导体材料，例如锗(Ge)，硅锗(SiGe)，碳化硅(SiC)，砷化镓(GaAs)，砷化铟(InAs)或磷化铟(InP)。
在一些实施例中，半导体基底101内可以形成有导电区域，例如掺杂有杂质的阱，或掺杂有杂质的其他结构。
所述半导体基底101内形成有隔离结构102，将半导体基底101分割为多个有源区1021，各个有源区1021可以等间距排列。所述隔离结构102可以浅沟槽隔离结构(STI)，通过刻蚀所述半导体基底101形成沟槽，再在所述沟槽内填充绝缘材料，形成所述隔离结构102。所述隔离结构102采用的绝缘材料可以氧化硅、氮化硅、氮氧化硅等绝缘介质材料中的至少一种。
有源区1021可能具有规则的形状，例如长条状，且呈规则排列方式。所述有源区1021内形成有栅极结构。请参考图1b为本发明一实施的半导体基底101的俯视示意图，图1a为沿图1b方向的剖面示意图。
所述半导体基底101内还形成有字线WL，与有源区1021相交设置。
该实施例中，所述半导体基底101表面还覆盖有若干膜层，包括第一绝缘层103、位于第一绝缘层103表面的第二绝缘层104、位于所述第二绝缘层104表面的第三绝缘层105，位于所述第三绝缘层105表面的第一导电层106以及位于所述第一导电层106表面的掩膜层107。在其他实施例中，所述半导体基底101表面的膜层还可以为其他结构。
所述第一绝缘层103、第三绝缘层105的材料可以包括氧化硅、氮化硅、碳氧化硅、氮氧化硅等绝缘材料，但不限于此；可以为单层结构也可以为多层结构。所述第二绝缘层104的材料也可以包括氧化硅、氮化硅、碳氧化硅、氮氧化硅等绝缘材料，但不限于此；并且，所述第二绝缘层104的材料与所述第一绝缘层103、第三绝缘层105的材料均不同，后续作为刻蚀停止层，与所述第一绝缘层103、第三绝缘层105之间具有不同的刻蚀选择性。
所述第一导电层106的材料可以为掺杂有N型或P型掺杂离子的半导体材料，例如掺杂多晶硅、掺杂非晶硅等。
所述掩膜层107的材料可以包括氧化硅、氮化硅等掩膜材料中的至少一种，用于作为后续刻蚀接触孔的掩膜。
请参考图2a和图2b，刻蚀所述掩膜层107，在掩膜层107内形成开口；以所述掩膜层107为掩膜，沿开口刻蚀所述衬底100，形成接触孔110。图2b为所述接触孔110的位置示意图。
所述掩膜层107内开口宽度略大于所述有源区1021的宽度，使得所述接触孔110部分位于所述隔离结构102内，侧壁暴露出所述隔离结构102。
请参考图3，在所述接触孔110内沉积缓冲层120。
所述缓冲层120覆盖所述接触孔110的表面，还覆盖所述衬底100的整个表面。
所述缓冲层120的材料包括掺杂有N型或P型掺杂离子的半导体材料，例如掺杂多晶硅、掺杂非晶硅等。
请参考图4，在所述缓冲层120表面沉积应力层130。
所述应力层130覆盖整个缓冲层120的表面，即覆盖所述接触孔110的底部和侧壁表面以及衬底100上的缓冲层120表面。
所述应力层130的材料包括晶格失配材料，例如SiGe、SiC等。
该实施例中，所述应力层130可以通过原子层沉积工艺直接沉积于所述缓冲层120的表面。由于所述缓冲层120为半导体材料，有利于沉积形成所述应力层130。在其他实施例中，还可以在所述缓冲层120表面沉积Si层之后，通过离子注入方式，掺杂Ge或C等失配原子，从而形成所述应力层130。
请参考图5，在所述应力层130表面沉积填充层140，所述应力层130对所述填充层140施加压应力。
所述填充层140填充满所述接触孔110，并覆盖整个应力层130的表面。所述填充层140为导电材料，可以包括掺杂有N型或P型掺杂离子的半导体材料，例如掺杂多晶硅、掺杂非晶硅等。该实施例中，所述填充层140的材料于所述缓冲层120的材料相同，均为掺磷非晶硅。
所述应力层130的晶格常数与所述填充层140、120的晶格常数不匹配，因此在应力层130与所述填充层140的接触界面上，会出现晶格失配现象。所述应力层130的晶格常数大于所述填充层140的材料的晶格常数，从而对所述填充层140施加压应力。
在一些实施例中，所述应力层130的材料中的至少部分原子的尺寸大于所述填充层140内原子的尺寸。该实施例中，所述应力层130的材料为SiGe，填充层140的材料为掺P非晶硅，Ge原子的直径大于P原子的直径，使得所述应力层130能够对所述填充层140施加压应力。
在形成所述填充层140之后，还可以进行退火处理，使得所述填充层140内的原子进行重组。该实施例中，由于所述应力层130能够对所述填充层140施加压(compress)应力，使得填充层140材料更易于向接触孔中部填充。即便在沉积填充层140时，填充层140内产生有孔洞，在退火处理过程中，填充层140的原子发生移动，由于受到压应力的作用，更倾向于向接触孔中心处移动，从而填充孔洞，使得退火后填充层140内的孔洞减少、变小甚至消失，进而提高所述填充层140的填充质量和导电性能。
所述退火处理可以为快速热退火工艺，在一个实施例中，对所述填充层140进行的退火处理的温度为300℃～1000℃，时间为1min～2h。
请参考图6，对所述填充层140、应力层130以及缓冲层120进行平坦化处理。
通过化学机械研磨工艺进行所述平坦化，去除部分膜层。该实施例中，以所述掩膜层107(请参考图5)作为研磨停止层，在研磨至所述掩膜层107后，再进行一段时间的过研磨，直至去除所述掩膜层107，暴露处所述第一导电层106的表面。
所述接触孔内剩余的缓冲层120a、应力层130a以及填充层140a的顶部表面与所述第一导电层106的表面齐平。
请参考图7，在所述第一导电层106以及接触孔内各材料层表面形成位线材料层150，以及位于所述位线材料层150表面的位线掩膜层160。
该实施例中，所述位线材料层150包括第二导电层151以及位于所述第二导电层151表面的盖帽层152。所述第二导电层151的材料可以包括掺杂半导体材料、金属等导电材料；所述盖帽层152采用绝缘材料，例如氧化硅、氮化硅、氮氧化硅等绝缘材料中的至少一种。所述第二导电层151可以为单层或多层结构，所述盖帽层152也可以为单层或多层结构。
所述位线掩膜层160具有开口，所述开口用于限定待形成的位线的位置和尺寸。
请参考图8，以所述位线掩膜层160为掩膜，沿开口刻蚀所述位线材料层150以及所述填充层140a、应力层130a以及缓冲层120a，形成位于所述接触孔内的接触插塞170、以及位于所述接触插塞170和衬底表面的若干位线180，然后去除所述位线掩膜层160。
所述位线180包括堆叠的第二导电层151a和盖帽层152a。
所述接触插塞170包括缓冲层120a、应力层130a以及填充层140a。
所述位线掩膜层160的遮盖图形的宽度小于所述接触孔的宽度，使得刻蚀后的所述接触插塞170的侧壁与所述接触孔110的侧壁之间具有间隙。
请参考图9，为所述位线180的位置示意图。
该实施例中，所述位线180与所述字线WL相互垂直分布，且与有源区1021相交，接触插塞170位于相交位置处，与所述位线180连接。所述位线180部分位于接触插塞170上，部分位于衬底其他区域表面。
在形成所述位线180之后，还可以进行退火处理。
该实施例中，所述接触插塞170内，所述应力层130a被所述缓冲层120a和填充层140a完全包覆。所述应力层130a的剖面形状为U形。
在其他实施例中，也可以通过调整掩膜层160的刻蚀图形尺寸，使得刻蚀形成的接触插塞170的侧壁至少暴露出部分应力层130a，如图10a和图10b所示。
请参考图11，在位线180的侧壁表面形成侧墙190，所述侧墙190还填充满所述接触插塞170与接触孔侧壁之间的间隙。
所述侧墙190作为隔离层，与所述半导体基底101内的隔离结构102共同作为接触插塞170与半导体基底101的其他有源区之间的电学隔离结构。
所述侧墙190采用绝缘材料，包括氧化硅、氮化硅中的至少一种，较佳的，所述侧墙190为氧化硅层-氮化硅层-氧化硅层的堆叠结构。
上述半导体结构的用于连接位线的接触插塞包括缓冲层、应力层和填充层，应力层对填充层施加压应力，可以减少或去除所述填充层内的孔洞，可以降低所述接触插塞的电阻，提高所述接触插塞的电学性能。
本发明的实施例还提供一种半导体结构。
请参考图11，为本发明一实施例的半导体结构的示意图。
所述半导体结构包括：衬底，位于所述衬底内的接触孔，以及位于所述接触孔内的接触插塞170。
所述衬底100包括半导体基底101以及形成于所述半导体基底101表面的第一绝缘层103以及位于所述第一绝缘层表面的第二绝缘层104。
所述半导体基底101的材料可以包括硅(Si)，例如晶体Si，多晶硅或非晶Si。在一些实施例中，半导体基底101可以包括半导体材料，例如锗(Ge)，硅锗(SiGe)，碳化硅(SiC)，砷化镓(GaAs)，砷化铟(InAs)或磷化铟(InP)。
在一些实施例中，半导体基底101内可以形成有导电区域，例如掺杂有杂质的阱，或掺杂有杂质的其他结构。所述半导体基底101内形成有隔离结构102，将半导体基底101分割为多个有源区1021。
所述第一绝缘层103的材料可以包括氧化硅、氮化硅、碳氧化硅、氮氧化硅等绝缘材料，但不限于此；可以为单层结构也可以为多层结构。所述第二绝缘层104的材料也可以包括氧化硅、氮化硅、碳氧化硅、氮氧化硅等绝缘材料，但不限于此；并且，所述第二绝缘层104的材料与所述第一绝缘层103的材料不同。
所述接触孔的开口宽度略大于所述有源区1021的宽度，使得所述接触孔110部分位于所述隔离结构102内，侧壁暴露出部分所述隔离结构102。
所述接触插塞170包括缓冲层120a，位于所述缓冲层120a表面的应力层130a，以及位于所述应力层130a表面的填充层140a，所述填充层140a受到所述应力层130a的压应力作用。
所述缓冲层120a的材料包括掺杂有N型或P型掺杂离子的半导体材料，例如掺杂多晶硅、掺杂非晶硅等。
所述应力层130a的材料包括晶格失配材料，例如SiGe、SiC等。
在一些实施例中，所述应力层130a的材料中的至少部分原子的尺寸大于所述填充层140a内原子的尺寸。
在一些实施例中，所述应力层130a的材料的晶格常数大于所述填充层140a的材料的晶格常数。
在一些实施例中，所述应力层130a大部分低于所述衬底表面。
该实施例中，所述应力层130a在垂直于衬底表面方向上的横截面为U形。在其他实施例中，所述应力层130a还可以为平面结构(请参考图10a)。
该实施例中，所述应力层130a被填充层140a和缓冲层120a完全包覆。
在一些实施例中，所述接触插塞170的侧壁至少暴露出部分所述应力层140a(请参考图10a和图10b)。
所述半导体结构还包括位线结构180，所述位线结构180包括堆叠的第二导电层151a和盖帽层152a。所述第二导电层151a的材料可以包括掺杂半导体材料、金属等导电材料；所述盖帽层152a采用绝缘材料，例如氧化硅、氮化硅、氮氧化硅等绝缘材料中的至少一种。所述第二导电层151a可以为单层或多层结构，所述盖帽层152a也可以为单层或多层结构。
所述位线180部分位于接触插塞170上，部分位于衬底其他区域表面。该实施例中，位于衬底其他区域表面的位线180与所述第二绝缘层之间还形成有第三绝缘层105a和第一导电层106a，使得各位置处位线180的顶部表面齐平。在其他实施例中，所述位线180的第二导电层151a还可以直接与所述第二绝缘层104a接触。
所述接触插塞170与所述接触孔侧壁之间具有间隙，所述位线180侧壁表面还形成有侧墙190，所述侧墙190还填充满所述接触孔侧壁与所述接触插塞170之间的间隙，所述侧墙190和所述半导体基底101内的隔离结构102共同作为接触插塞170与半导体基底101的其他有源区之间的电学隔离结构。
所述接触插塞170内各材料层的沉积质量较高，具有较高的电学性能，能够提高半导体结构的性能。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
衬底，所述衬底内形成有接触孔；
在所述接触孔内沉积缓冲层；
在所述缓冲层表面沉积应力层；
在所述应力层表面沉积填充层，所述应力层对所述填充层施加压应力。
2.根据权利要求1所述的形成方法，其特征在于，所述应力层的材料包括晶格失配材料。
3.根据权利要求1所述的形成方法，其特征在于，所述应力层的材料中的至少部分原子的尺寸大于所述填充层内原子的尺寸。
4.根据权利要求1所述的形成方法，其特征在于，所述应力层的材料的晶格常数大于所述填充层的材料的晶格常数。
5.根据权利要求1所述的形成方法，其特征在于，还包括：在形成所述填充层之后，进行退火处理。
6.根据权利要求1所述的形成方法，其特征在于，所述缓冲层的材料包括掺杂有N型或P型掺杂离子的半导体材料。
7.根据权利要求1所述的形成方法，其特征在于，还包括：对所述填充层、应力层以及缓冲层进行平坦化，暴露出所述衬底；在所述衬底表面以及填充层表面形成位线材料层，以及位于所述位线材料层表面的位线掩膜层；以所述位线掩膜层为掩膜，刻蚀所述位线材料层以及所述填充层、应力层以及缓冲层，形成位于所述接触孔内的接触插塞、以及位于所述接触插塞和衬底表面的若干位线。
8.根据权利要求7所述的形成方法，其特征在于，还包括：在形成所述位线之后，进行退火处理。
9.一种半导体结构，其特征在于，包括：
衬底，位于所述衬底内的接触孔，以及位于所述接触孔内的位线接触插塞，所述位线接触插塞包括缓冲层，位于所述缓冲层表面的应力层，以及位于所述应力层表面的填充层，所述填充层受到所述应力层的压应力作用。
10.根据权利要求9所述的半导体结构，其特征在于，所述应力层的材料中的至少部分原子的尺寸大于所述填充层内原子的尺寸。
11.根据权利要求9所述的半导体结构，其特征在于，所述应力层的材料的晶格常数大于所述填充层的材料的晶格常数。
12.根据权利要求9所述的半导体结构，其特征在于，所述应力层的位置低于所述衬底表面。
13.根据权利要求9所述的半导体结构，其特征在于，所述应力层为在垂直于衬底表面方向上的横截面为U形。
14.根据权利要求9所述的半导体结构，其特征在于，还包括：位线，部分位线位于所述接触插塞顶部，部分位于所述衬底表面；各个位线顶部高度一致。
15.根据权利要求9所述的半导体结构，其特征在于，所述衬底内具有隔离结构，所述接触孔的侧壁暴露部分所述隔离结构；所述接触插塞侧壁与所述隔离结构之间形成有隔离层。
16.根据权利要求15所述的半导体结构，其特征在于，所述接触插塞的侧壁至少暴露出部分所述应力层，并与所述隔离层直接接触。
17.根据权利要求9所述的半导体结构，其特征在于，所述应力层被所述缓冲层和所述填充层完全包覆。
CN202110943386.XA 2021-08-17 2021-08-17 半导体结构及其形成方法 Active CN113690187B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110943386.XA CN113690187B (zh) 2021-08-17 2021-08-17 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110943386.XA CN113690187B (zh) 2021-08-17 2021-08-17 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113690187A true CN113690187A (zh) 2021-11-23
CN113690187B CN113690187B (zh) 2023-10-20

Family

ID=78580291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110943386.XA Active CN113690187B (zh) 2021-08-17 2021-08-17 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113690187B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023168742A1 (zh) * 2022-03-08 2023-09-14 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053638A (ja) * 2006-08-28 2008-03-06 Nec Corp 半導体素子及びその製造方法
CN102842614A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 半导体器件及其制造方法
US20130043539A1 (en) * 2011-08-18 2013-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interlayer dielectric structure and method making the same
JP2015162620A (ja) * 2014-02-28 2015-09-07 三菱電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN105990216A (zh) * 2015-01-29 2016-10-05 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106469677A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 具有双晶界的互连结构及其形成方法
CN109950313A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN216145616U (zh) * 2021-08-17 2022-03-29 福建省晋华集成电路有限公司 半导体结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053638A (ja) * 2006-08-28 2008-03-06 Nec Corp 半導体素子及びその製造方法
CN102842614A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 半导体器件及其制造方法
US20130043539A1 (en) * 2011-08-18 2013-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interlayer dielectric structure and method making the same
JP2015162620A (ja) * 2014-02-28 2015-09-07 三菱電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN105990216A (zh) * 2015-01-29 2016-10-05 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106469677A (zh) * 2015-08-21 2017-03-01 台湾积体电路制造股份有限公司 具有双晶界的互连结构及其形成方法
CN109950313A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN216145616U (zh) * 2021-08-17 2022-03-29 福建省晋华集成电路有限公司 半导体结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023168742A1 (zh) * 2022-03-08 2023-09-14 长鑫存储技术有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
CN113690187B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
US10790150B2 (en) Semiconductor device and method for fabricating the same
US10410871B2 (en) Semiconductor devices and methods of manufacturing the same
KR102330757B1 (ko) 반도체 장치 및 그 제조 방법
US10748909B2 (en) Methods of fabricating semiconductor devices
CN107068565B (zh) 半导体器件及其制造方法
US20230025471A1 (en) Semiconductor structure and method for fabricating same
US8546218B2 (en) Method for fabricating semiconductor device with buried word line
US20220085026A1 (en) Semiconductor devices
CN109494253B (zh) 垂直场效应晶体管和包括其的半导体器件
CN109755290B (zh) 纳米线晶体管及其制备方法
KR20200008902A (ko) 반도체 장치
CN216145616U (zh) 半导体结构
CN114256354A (zh) 一种半导体器件及其制造方法
CN113690187B (zh) 半导体结构及其形成方法
US20210226038A1 (en) Method of Gap Filling For Semiconductor Device
CN114267643A (zh) 半导体存储装置及其制备方法
CN113451395B (zh) 半导体结构及其形成方法
US11882687B2 (en) Semiconductor devices
CN217114391U (zh) 半导体存储装置
US11664444B2 (en) Fin field-effect transistor with void and method of forming the same
US20230268427A1 (en) Fin Field-Effect Transistor With Void and Method of Forming The Same
US20230352547A1 (en) Semiconductor devices
KR20230062490A (ko) 비트라인 콘택을 포함하는 반도체 소자
CN115863383A (zh) 半导体器件及其形成方法
CN117255557A (zh) 一种半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant