CN113690140B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例涉及半导体器件及其制造方法。半导体器件制造包括在衬底上形成在第一方向延伸的鳍。在鳍第一部分上形成栅极，栅极在与第一方向交叉的第二方向延伸。在鳍侧壁上形成鳍掩模层。鳍第二部分凹进，第二部分位于相对的栅极侧。外延源极/漏极形成在凹进的鳍上方。外延源极/漏极结构包括具有第一掺杂浓度的第一层、第二掺杂浓度的第二层和第三掺杂浓度的第三层。第三大于第二浓度，第二大于第一浓度。合并至少相邻的第三层源极/漏极而形成合并的源极/漏极，从相邻鳍的上表面到合并的源极/漏极下表面最高点，在垂直于第一和第二方向的第三方向的高度大于合并的源极/漏极的从源极/漏极的下表面最高点到源极/漏极顶面在第三方向的厚度。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
随着半导体行业为追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战导致了三维设计的发展，例如鳍式场效应晶体管(Fin FET)和具有高k(介电常数)材料的金属栅极结构的使用。金属栅极结构通常通过使用栅极替换技术来制造，并且源极和漏极通过使用外延生长方法来形成。
发明内容
根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成多个鳍结构，鳍结构在第一方向上延伸；在鳍结构的第一部分上方形成栅极结构，栅极结构在与第一方向交叉的第二方向上延伸；使鳍结构的第二部分凹进以形成鳍结构的凹进部分，其中，第二部分位于栅极结构的相对侧；以及在鳍结构的凹进部分上方形成外延源极/漏极结构。其中，外延源极/漏极结构包括具有第一浓度的掺杂剂的第一层、具有第二浓度的掺杂剂的第二层以及具有第三浓度的掺杂剂的第三层，其中，第三浓度大于第二浓度，并且第二浓度大于第一浓度，其中，至少在鳍结构上方形成的相邻外延源极/漏极结构的第三层被合并，从而形成合并的源极/漏极结构，并且其中，从相邻鳍结构的上表面的水平面到合并的源极/漏极结构的下表面的最高点在基本上垂直于第一方向和第二方向的第三方向上的高度大于合并的源极/漏极结构的从合并的源极/漏极结构的下表面的最高点到合并的源极/漏极结构的顶表面在第三方向上的厚度。
根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成多个鳍结构，鳍结构在第一方向上延伸；在鳍结构的第一部分上方形成栅极结构，栅极结构在与第一方向交叉的第二方向上延伸；使鳍结构的第二部分凹进以形成鳍结构的凹进部分，其中，第二部分位于栅极结构的相对侧上；在鳍结构的每个凹进部分上方形成第一源极/漏极层；在每个第一源极/漏极层上形成第二源极/漏极层，其中，第一源极/漏极层和第二源极/漏极层从截面看是U形的；以及在第二源极/漏极层上方形成第三源极/漏极层，其中，第三源极/漏极层从第二源极/漏极层的最上表面延伸到第二源极/漏极层中的某一深度，并且从截面看，深度大于第二源极/漏极层的高度的一半，并且其中，第三源极/漏极层中的掺杂剂的浓度大于第二源极/漏极层中的掺杂剂的浓度，第二源极/漏极层中的掺杂剂的浓度大于第一源极/漏极层中的掺杂剂的浓度。
根据本发明实施例的又一个方面，提供了一种半导体器件，包括：多个鳍结构，位于衬底上方在第一方向上延伸；栅极结构，设置在鳍结构的第一部分上方在与第一方向交叉的第二方向上延伸；以及外延源极/漏极结构，设置在鳍结构的第二部分上方。其中，鳍结构的第二部分位于栅极结构的相对侧；其中，外延源极/漏极结构包括具有第一浓度的掺杂剂的第一层，具有第二浓度的掺杂剂的第二层，第二层设置在第一层上方，具有第三浓度的掺杂剂的第三层，第三层设置在第二层上方，其中，第三浓度大于第二浓度，并且第二浓度大于第一浓度，其中，每个外延源极/漏极结构均是合并的源极/漏极结构，其中，至少相邻的外延源极/漏极结构的第三层被合并，并且其中，从相邻鳍结构的鳍结构的第二部分的上表面的水平面到合并的相邻外延源极/漏极结构的下表面的最高点在基本垂直于第一方向和第二方向的第三方向上的高度大于合并的源极/漏极结构的从合并的相邻外延源极/漏极结构的下表面的最高点到合并的相邻外延源极/漏极结构的顶表面在第三方向上的厚度。
附图说明
当结合附图进行阅读时，从以下具体实施方式可以最佳理解本发明的各个实施例。需强调的是，根据工业中的标准惯例，各个部件未按比例绘制，并且仅用于说明目的。实际上，为论述清楚，各部件的尺寸可任意放大或缩小。
图1示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图2示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图3示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图4示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图5A、图5B以及图5C示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图6示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图7示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图8示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J、图9K以及图9L示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段。
图10A示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。图10B、图10C、图10D和图10E是显示图10A中金属半导体化合物层的形成的详细视图。
图11示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图12示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图13示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图14示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图15示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图16示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图17示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图18示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图19示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图20示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图21示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段之一。
图22示出了根据本发明实施例的半导体器件的制造操作的工艺流程。
图23示出了根据本发明实施例的半导体器件的制造操作的工艺流程。
图24示出了根据本发明实施例的半导体器件的制造操作的工艺流程。
图25A和图25B示出了根据本发明实施例的源极/漏极结构中的掺杂剂分布。
具体实施方式
可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。在附图中，为了简化起见，可以省略一些层/部件。
而且，为了便于描述，在此可以使用例如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。另外，术语“由...制成”可以意指“包含”或“由...组成”。此外，在后续制造工艺中，在所描述的操作之间可存在一个或多个附加操作，并且可以改变操作的顺序。
随着半导体器件的缩小和半导体工作要求的提高，希望降低器件电阻。本发明提供了具有更低电阻的源极/漏极的半导体器件。根据本发明实施例的半导体器件的更低的电阻提供了改善的半导体性能。
图1-图15示出了根据本发明的一个实施例的用于制造半导体器件的各个阶段的示例性截面图。应当理解，对于该方法的其他实施例，可以在图1-图15所示的工艺之前、之中和之后提供其他操作，并且可以替换或省略下面描述的一些操作。操作/工艺的顺序可以互换。
在衬底10上方形成硬掩模层15。硬掩模层15通过例如热氧化工艺和/或化学气相沉积(CVD)工艺来形成。衬底10例如是p型硅或锗衬底，其杂质浓度在约1×1015cm-3至约1×1016cm-3的范围内。在其他实施例中，衬底是n型硅或锗衬底，其杂质浓度在约1×1015cm-3至约1×1016cm-3的范围内。
可选地，衬底10可以包括例如锗的另一种基本半导体；化合物半导体，包括例如SiC和SiGe的IV-IV族化合物半导体，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或其组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出，或者可以从SOI衬底的绝缘层突出。在后一种情况下，使用SOI衬底的硅层来形成鳍结构。例如非晶Si或非晶SiC的非晶衬底或例如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
在一些实施例中，硬掩模层15包括例如焊盘氧化物(例如，氧化硅)层15A和氮化硅掩模层15B。
焊盘氧化物层15A可以通过使用热氧化或CVD工艺来形成。氮化硅掩模层15B可以通过物理气相沉积(PVD)来形成，例如溅射法、CVD、等离子体增强化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺。
在一些实施例中，焊盘氧化层15A的厚度在约2nm至约15nm的范围内，氮化硅掩模层15B的厚度在约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。掩模图案例如是通过光刻操作形成的光刻胶图案。
通过使用掩模图案作为蚀刻掩模，形成焊盘氧化物层和氮化硅掩模层的图案化硬掩模层15，如图1所示。
然后，如图2所示，通过使用图案化的硬掩模层15作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化为鳍结构20。
鳍结构20可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来对鳍结构20进行图案化，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺会结合光刻工艺和自对准工艺，从而能够得到例如与使用单一、直接光刻工艺另外所能得到的图案相比间距更小的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并用光刻工艺图案化牺牲层。用自对准工艺在图案化的牺牲层的旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍结构20进行图案化。
在图2中，三个鳍结构20设置在衬底10上方。然而，鳍结构的数量不限于三个。该数量可以小至一个或多于三个。另外，可以与鳍结构20的两侧相邻地布置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成，并且可以从衬底10连续延伸。在该实施例中，鳍结构由Si制成。鳍结构20的硅层可以是本征的，或者适当掺杂有n型杂质或p型杂质。
在一些实施例中，鳍结构20的宽度W1在约3nm至约40nm的范围内，而在其他实施例中，在约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间隔S1在约10nm至约50nm的范围内。在一些实施例中，鳍结构20的高度(沿Z方向)在约100nm至约300nm的范围内，而在其他实施例中，在约50nm至100nm的范围内。
栅极结构40下方的鳍结构20的下部分(见图5A)可称为阱区，鳍结构20的上部分可称为沟道区。在栅极结构40下，阱区嵌入隔离绝缘层30中(见图5A)，沟道区从隔离绝缘层30突出。沟道区的下部分也可以嵌入隔离绝缘层30中约1nm至约5nm的深度。
在一些实施例中，阱区的高度在约60nm至100nm的范围内，沟道区的高度在约40nm至60nm的范围内，而在其他实施例中在约38nm至约55nm的范围内。
在一些实施例中，如图3所示，在形成鳍结构20之后，还蚀刻衬底10以形成台面形状10M。在其他实施例中，首先形成台面形状10M，然后形成鳍结构20。
在形成鳍结构20和台面形状10M之后，在鳍结构之间的空间中和/或在衬底10上方形成的一个鳍结构与另一元件之间的空间中形成隔离绝缘层30。隔离绝缘层30也可以称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的绝缘材料可以包括一层或多层氧化硅、氮化硅、氮氧化硅(SiON)，SiOCN、掺氟硅酸盐玻璃(FSG)或低k介电材料。隔离绝缘层由LPCVD(低压化学气相沉积)、等离子体CVD或可流动CVD形成。在可流动CVD中，可以沉积可流动的介电材料而不是氧化硅。顾名思义，可流动介电材料可以在沉积过程中“流动”，来以高纵横比填充间隙或空间。将各种化学物质添加到含硅的前体中，以使沉积的膜流动。在一些实施例中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的例子包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢硅倍半氧烷(HSQ)、MSQ/HSQ、全氢化硅烷(TCPS)、全氢化聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或甲硅烷基胺，例如三硅烷基胺(TSA)。这些可流动的氧化硅材料是在多次操作过程中形成的。在沉积可流动膜之后将其固化，然后进行退火以去除不期望的元素以形成氧化硅。当去除不想要的元素时，可流动的膜变得致密和收缩。在一些实施例中，进行多个退火工艺。将该可流动膜固化并退火一次以上。可流动膜可以掺杂有硼和/或磷。
如图4所示，隔离绝缘层30首先形成在厚层中，使得鳍结构嵌入在厚层中并且使厚层凹进以暴露鳍结构20的上部分。在一些实施例中，鳍结构距隔离绝缘层30的上表面的高度H1在约20nm至约100nm的范围内，而在其他实施例中，在约30nm至约50nm的范围内。在凹进隔离绝缘层30之后或之前，可以执行热工艺，例如退火工艺，以提高隔离绝缘层30的质量。在某些实施例中，通过在例如N2、Ar或He环境等惰性气体环境中在约900℃至约1050℃的温度下使用快速热退火(RTA)进行约1.5秒至约10秒来执行热工艺。
如图5A-图5C所示，在形成隔离绝缘层30之后，在鳍结构20上方形成栅极结构40。图5A是示例性透视图，图5B是沿着图5A的线a-a的示例性截面图，图5C是沿图5A的线b-b的示例性截面图。图6-图14也是沿着图5A的线b-b的示例性截面图。
如图5A所示，栅极结构40沿X方向延伸，而鳍结构20沿Y方向延伸。在一些实施例中，栅极结构40是牺牲(或伪)栅极结构。
为了制造栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，然后执行图案化操作以获得包括由多晶硅制成的栅极图案44和介电层42的栅极结构。在一些实施例中，通过使用硬掩模来图案化多晶硅层，并且硬掩模剩余在栅极图案44上作为盖顶绝缘层46。硬掩模(覆盖绝缘层46)包括一层或多层绝缘材料。在一些实施例中，盖顶绝缘层46包括在氧化硅层上方形成的氮化硅层。在其他实施例中，盖顶绝缘层46包括在氮化硅层上方形成的氧化硅层。盖顶绝缘层46的绝缘材料可以通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电层42可以包括一层或多层氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，介电层42的厚度在约2nm至约20nm的范围内，在其他实施例中在约2nm至约10nm的范围内。在一些实施例中，栅极结构的高度H2在约50nm至约400nm的范围内，在其他实施例中在约100nm至200nm的范围内。
在一些实施例中，采用栅极替换技术。在这种情况下，栅极图案44和介电层42分别是随后被去除的牺牲栅电极和牺牲栅极介电层。如果采用先栅极技术，栅极图案44和介电层42被用作栅电极和栅极介电层。
此外，栅极侧壁间隔件48形成在栅极图案的两个侧壁上。侧壁间隔件48包括一层或多层绝缘材料，例如SiO2、Si3N4、SiON、SiOCN或SiCN，其通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的覆盖层并执行各向异性蚀刻来形成侧壁间隔件48。在一个实施例中，侧壁间隔层由基于氮化硅的材料制成，例如Si3N4、SiON、SiCN或SiCn。
然后，如图6所示，在鳍结构20上方形成鳍掩模层50。鳍掩模层50由包括氮化硅基材料的介电材料制成，例如Si3N4、SiON、SiCN或SiCn。在一个实施例中，Si3N4用作鳍掩模层50。鳍掩模层50通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成。在一些实施例中，鳍掩模层50的厚度在约3nm至约10nm的范围内。
在一些实施例中，用于栅极结构的鳍掩模层50和侧壁间隔件48是分别形成的。在其他实施例中，相同的覆盖层用于鳍掩模层50和侧壁间隔件48。
在形成鳍掩模层50之后，鳍结构20的上部分凹进，并且通过干法蚀刻和/或湿法蚀刻操作去除设置在从隔离绝缘层突出的鳍结构的侧面和顶面上的鳍掩模层50的一部分。鳍结构20的上部分向下凹进(蚀刻)到等于或低于上表面隔离绝缘层30上的鳍掩模层50的上表面的水平面，如图7所示。通过调整蚀刻条件，例如过蚀刻时间，鳍掩模层50剩余在隔离绝缘层30的上表面上。在一些实施例中，剩余鳍掩模层50的厚度在约2nm至约5nm的范围内。
然后，如图8所示，外延源极/漏极结构60形成在凹进的鳍结构20上方。外延源极/漏极结构60由一层或多层半导体材料制成，该半导体材料具有与鳍结构20(沟道区)不同的晶格常数。当鳍结构由硅制成时，外延源极/漏极结构60包括用于n沟道鳍FET的SiP、SiC、SiCP、SiP:As、SiP:Ge、SiP:GeAs、或其组合以及用于p沟道Fin FET的SiGe：B或Ge：B。外延源极/漏极结构60外延形成在凹进的鳍结构的上部分上方。由于形成鳍结构20(例如，(100)平面)的衬底的晶体取向，外延源极/漏极结构60横向生长，并且在一些实施例中具有类菱形形状。
由于鳍结构之间的隔离绝缘层的上表面上剩余的鳍结构与鳍掩模层50之间的空间相对较小，因此在每个第一鳍结构20上方形成的相邻外延源极/漏极结构被合并，使得由隔离绝缘层30的上表面上的第二外延源极/漏极结构60和鳍掩模层50形成空隙或间隙(空气间隙)65，如图8所示。
特别地，由于隔离绝缘层30的上表面上的鳍掩模层50，空隙65的高度H3大于没有鳍掩模层50剩余在隔离绝缘层30的上表面上的情况。在一些实施例中，从鳍掩模层50的上表面测量，空隙的高度H3在约10nm至约30nm的范围内，而在其他实施例中，在约15nm至约25nm的范围内。此外，由于剩余的鳍掩模层50，隔离绝缘层30在鳍蚀刻期间受到保护。
在一些实施例中，源极/漏极结构60包括具有不同掺杂剂浓度的多个层。图9A-图9L示出了根据本发明实施例的源极/漏极区60的顺序制造操作的各个阶段的详细截面图。图9B是图9A的源极/漏极区D的放大视图。如图9A和图9B所示，在一些实施例中，源极/漏极凹槽24在Z-Y平面中的截面形状(对应于图5A的线c-c)呈圆形。在一些实施例中，源极/漏极凹槽24是具有基本垂直的侧壁和圆形底部的U形截面。在一些实施例中，源极/漏极凹槽24的深度H4在约30nm至约100nm的范围内，而在其他实施例中在约40nm至约60nm的范围内。图9D、图9F、图9I和图9K中示出了两个鳍结构20。然而，在一些实施例中，根据本发明的半导体器件包括一个鳍结构或三个或更多个鳍结构。图9A、图9B、图9C、图9E、图9G、图9H和图9J中示出了两个栅极结构40。然而，在一些实施例中，根据本发明的半导体器件包括一个栅极结构或三个或更多个栅极结构。
如图9C和图9D所示，在形成源极/漏极凹槽24之后，在源极/漏极凹槽24中形成第一源极/漏极外延层60a。图9C是对应于图5A的线c-c(Z-Y平面)的源极/漏极区的放大视图。图9D是对应于图5A的线b-b(Z-X平面)的截面图。在一些实施例中，第一源极/漏极外延层60a用作随后形成的较高掺杂剂浓度的源极/漏极外延层的保护层。第一源极/漏极外延层60a防止随后形成的较高掺杂剂浓度的源极/漏极外延层接触鳍结构20的侧壁。在一些实施例中，取决于外延层沉积条件和材料，源极/漏极外延层沿(100)晶体方向比沿(110)和(111)晶体方向生长得更快。如图9C所示，第一源极/漏极外延层60a的较薄(111)刻面暴露在栅极侧壁间隔件48的正下方，而第一源极/漏极外延层60a的较厚(100)刻面暴露在凹槽24的底部。
如图9E和图9F所示，在形成第一源极/漏极外延层60a之后，在第一源极/漏极外延层60a上方形成第二源极/漏极外延层60b。图9E是对应于图5A的线c-c(Z-Y平面)的源极/漏极区的放大视图。图9F是对应于图5A的线b-b(Z-X平面)的截面图。如图9F所示，在一些实施例中，使相邻鳍结构20上的第二源极/漏极外延层60b生长，使得它们合并。在其他实施例中，相邻鳍结构上的第二源极/漏极外延层60b几乎合并(不十分接触)。在一些实施例中，在外延沉积之后回蚀刻第二源极/漏极外延层60b，以获得第二源极/漏极外延层60b的期望形状。例如，在一些实施例中，使用基于HCl的蚀刻剂，其优先沿着(110)和(111)方向而不是(100)方向进行蚀刻。在一些实施例中，在蚀刻操作期间引入SiH4以形成第二源极/漏极外延层60b的期望表面轮廓。在一些实施例中，形成菱形第二源极/漏极外延层60b。在一些实施例中，第二源极/漏极外延层60b具有波浪形的上表面。
在形成第二源极/漏极外延层60b之后，在第二源极/漏极外延层60c上方形成第三源极/漏极外延层60c，如图9G、图9H和图9I所示。图9G和图9H是对应于图5A的线c-c(Z-Y平面)的源极/漏极区的放大视图。图9I是对应于图5A的线b-b(Z-X平面)的详细截面图。第三源极/漏极外延层60c填充U形凹槽的剩余部分，并且第三源极/漏极外延层60c的上表面延伸到鳍结构20的顶面上方。在一些实施例中，第三源极/漏极外延层60c主要沉积在鳍结构20的中部，并完全覆盖相邻的鳍结构。
在一些实施例中，取决于外延层沉积条件和材料，第三源极/漏极外延层60c沿(100)晶体方向沉积。在一些实施例中，在沉积第三源极/漏极外延层60c之后，执行HCl/SiH4回蚀刻操作。回蚀刻操作沿着(110)和(111)方向进行蚀刻。在一些实施例中，回蚀刻操作在第三源极/漏极外延层60c上产生圆角，如图9H所示。在一些实施例中，圆角防止第三源极/漏极外延层60c接触栅极侧壁间隔件48、第一源极/漏极外延层60a或鳍结构20的侧壁。如图9I所示，在一些实施例中，这种回蚀刻与沿着100°方向的沉积相结合，从而形成菱形的源极/漏极区。在一些实施例中，回蚀刻操作和沿着(100)晶体方向的优先生长的组合产生第三源极/漏极外延层60c，其在鳍结构之间具有凹口，如图9I所示。
在一些实施例中，在形成第三源极/漏极外延层60c之后，在第三源极/漏极外延层60c上方形成第四源极/漏极外延层60d(或保护层)，如图9J、图9K和图9L所示。图9J是对应于图5A的线c-c(Z-Y平面)的源极/漏极区的放大视图。图9K是对应于图5A的线b-b(Z-X平面)的详细截面图。图9L是图9I的源极/漏极区的详细视图。在一些实施例中，第四源极/漏极外延层60d共形地围绕第一源极/漏极外延层60a、第二源极/漏极外延层60b和第三源极/漏极外延层60c的外表面。
在一些实施例中，外延源极/漏极结构60包括具有第一掺杂剂浓度的第一层(或第一区域)60a、具有第二掺杂剂浓度的第二层(或第二区域)60b以及具有第三掺杂剂浓度的第三层(或第三区域)60c。第三浓度大于第二浓度，第二浓度大于第一浓度。在一些实施例中，第一层(或第一区域)60a、第二层(或第二区域)60b、第三层(或第三区域)60d和第四层(或第四区域)60d内的掺杂剂浓度在每层内基本恒定。在一些实施例中，从截面看，掺杂剂的浓度在第一层60a、第二层60b、第三层60c或第四层60d的厚度、宽度或长度上的差异小于20％。在一些实施例中，掺杂剂的浓度在每个层的厚度、宽度或长度上的差异小于10％。
第三层60c完成在相邻鳍结构上方形成的相邻外延源极/漏极结构的合并，或者增加合并的源极/漏极结构的厚度，如图9I和图9K所示。在一些实施例中，从源极/漏极区中的相邻鳍结构20的上表面的水平面到合并的源极/漏极外延结构60的下表面的最高点的高度H6大于从合并的源极/漏极外延结构60的下表面的最高点到合并的第三外延层60c的顶面的合并的源极/漏极外延结构的厚度H7。
源极/漏极外延结构60可使用含硅气体(例如SiH4、Si2H6、Si4H10)、卤化硅烷(例如Si2CH2)或有机硅烷和/或含Ge气体(例如GeH4、Ge2H6)、卤化Ge(例如GeCl2H2)或有机Ge以及掺杂气体来生长。在外延操作中使用载气。在一些实施例中，载气是He、H2、N2或Ar。在一些实施例中，载气是氢气。
在外延层形成期间使用的气体包括至少一种掺杂剂化合物，以提供元素掺杂剂来源。在一些实施例中，含硅化合物掺杂有n型掺杂剂，例如磷、锑和/或砷。掺杂剂化合物包括胂(AsH3)、膦(PH3)和烷基膦，例如经验式为RxPH(3-X)，其中在一些实施例中，R＝甲基、乙基、丙基或丁基，X＝1、2或3。烷基膦包括三甲基膦((CH3)3P)、二甲基膦((CH3)2PH)、三乙基膦((CH3CH2)3P)和二乙基膦((CH3CH2)2PH)。烷基胂包括三甲基胂((CH3)3As)、二甲基胂((CH3)2AsH)、三乙基胂((CH3CH2)3As)和二乙基胂((CH3CH2)2AsH)。
在一些实施例中，第三外延层60c中的掺杂剂浓度在1×1021原子/cm3到5×1021原子/cm3的范围内。在一些实施例中，第三外延层中的掺杂剂浓度在3×1021原子/cm3至4.5×1021原子/cm3的范围内。在一些实施例中，第二外延层中的掺杂剂的浓度在9.0×1020原子/cm3至2×1021原子/cm3的范围内。
源极/漏极外延结构60可以在约500℃至约800℃的温度下，在约10毫托至约200托的压力下生长。在一些实施例中，源极/漏极外延层在约525℃至约700℃的温度下生长，而在其他实施例中在550℃至约650℃下生长。在一些实施例中，源极/漏极外延层在1托至约100托的压力下生长，而在其他实施例中，在约10托至约80托的压力下生长。源气体的温度、压力和浓度根据需要而不同，以形成具有不同掺杂剂浓度的多个外延层中的每一个。
在一些实施例中，半导体器件是N型FET，第一外延层、第二外延层和第三外延层是SiP层。在一些实施例中，在形成SiP层之后，将Ge注入到保护层或最后的外延层中。在一些实施例中，注入的Ge通过降低接触电阻来改善硅化物接触。
在一些实施例中，如图9K所示，鳍结构20上方的第一外延层60a的厚度H5在约2nm至约30nm的范围内，而在其他实施例中在约4nm至约15nm的范围内。
在一些实施例中，从鳍的顶部到合并的源极/漏极外延结构的底面上的最高点的高度H6与从合并的第三层的底面上的最高点到合并的第三层的顶面的合并的第三层的厚度H7之比(H6/H7)在1.05至3.0的范围内。在此范围内，H6/H7的比值显著降低了寄生电容，并显著提高了器件速度。当H6/H7的比值小于约1.05时，对寄生电容和器件速度的改善不大。当H6/H7的比值大于约3.0时，寄生电容和器件速度的改善随着比值的增加变得可以忽略不计。在一些实施例中，比值H6/H7在1.2至2.0的范围内。在一些实施例中，从鳍的顶部到合并的源极/漏极外延结构的底面上的最高点的高度H6在20.1nm到75nm的范围内，并且从合并的源极/漏极外延结构的底面上的最高点到合并的第三层的顶面的合并的源极/漏极外延结构的厚度H7在20nm到25nm的范围内。在一些实施例中，在凹进操作之前，鳍结构的原始顶部上方的第三层的凸起高度H8的范围在约3nm至约20nm的范围内。在一些实施例中，凸起高度H8约为7nm。
在一些实施例中，第三层60c从第二层60b的最上表面(或鳍结构20的顶面)延伸到第二层60b中的深度H9大于第二层的高度H10的一半，如图9L的截面图所示。在一些实施例中，从第二层的最上表面(鳍结构的顶面)的深度H9到第二层H10的高度的比值(H9/H10)在约0.3至约0.8的范围内，而在其他实施例中，比值H9/H10在约0.4至约0.7的范围内，而在其他实施例中，比值H9/H10在约0.5至约0.6的范围内。
在一些实施例中，第三层60c从鳍结构的顶面延伸到凹槽24中的深度H9与凹槽24的深度H4(H9/H4)的比值在约0.2至约0.7的范围内，而在其他实施例中，比值H9/H4在约0.4至约0.6的范围内。
在一些实施例中，在形成第三外延层60c之后，将额外的掺杂剂注入第三外延层60c，以增加第三外延层中的掺杂剂的量。在一些实施例中，将磷或磷二聚体注入具有不同掺杂剂浓度的第三外延层中。
在一些实施例中，在第三外延层60c上执行退火操作。在一些实施例中，在形成第四外延层60d之前执行退火操作。在一些实施例中，退火操作包括毫秒退火、微秒单步退火、激光单步退火、动态表面退火或微波退火。在一些实施例中，在退火操作之后将Ge注入到第三外延层中
在一些实施例中，第四外延层60d是在随后形成的金属半导体化合物层(例如外延结构上方的硅化物层)的形成过程中抑制掺杂剂从第三外延层向外扩散的保护层。第四外延层60d改善了随后形成的金属半导体化合物层的形成。在一些实施例中，第四外延层包括约3at。％至约4at。％SiP层中的Ge。在一些实施例中，第四外延层60d中的Ge有助于维持下面的第三外延层60c中的B掺杂浓度。在一些实施例中，第四外延SiP层60d中的P的浓度在约9.0×1020原子/cm3至3.8×1021原子/cm3的范围内。
在一些实施例中，第二外延层60b和第四外延层中的掺杂剂浓度为约3×1021原子/cm3，并且第三外延层中的掺杂剂浓度为约4×1021原子/cm3。在一些实施例中，第一外延层60a是掺杂磷的硅层或掺杂磷和砷的硅层。在一些实施例中，第一外延层60a中磷的浓度在约1×1020原子/cm3至约5×1020原子/cm3的范围内，在一些实施例中，第一外延层60a中砷的浓度在约1×1020原子/cm3至约1×1021原子/cm3的范围内。
n沟道FET的源极/漏极结构和p沟道FET的源极/漏极结构可以通过单独的外延工艺形成。
在一些实施例中，控制器(未示出)连接到外延反应器的各种可控元件。对控制器进行编程以提供气流、温度、压力等，以形成如本文所述的外延结构。控制器可以包括存储器和微处理器，并且可以通过软件、硬连线或两者的组合来编程，并且控制器的功能可以分布在位于不同物理位置的处理器中。
在形成外延源极/漏极结构60之后，如图8-图9L所示，在外延源极/漏极结构60上方形成金属半导体化合物层70，如图10A-图10E所示。金属半导体化合物层70用作源极/漏极结构的电接触件。
在外延源极/漏极结构60上方形成例如Ni、Ti、Ta和/或W的金属材料，并且执行退火操作以形成金属半导体化合物层70。在一些实施例中，金属半导体化合物层70是金属硅化物，例如NiSi、TiSi、TaSi和/或WSi。在其他实施例中，在外延源极/漏极结构60上方形成金属半导体材料，例如NiSi、TiSi、TaSi和/或WSi，并且可以执行退火操作。退火操作在约250℃至约850℃的温度下进行。在一些实施例中，退火温度在退火操作期间从约250℃上升至约850℃或更低。金属材料或硅化物材料通过CVD或ALD形成。在一些实施例中，金属半导体化合物层70的厚度在约4nm至约10nm的范围内。在退火操作之前或之后，选择性地去除形成在隔离绝缘层30上方的金属材料或金属半导体化合物。
图10B-图10E是图10A中E部分的详细视图，示出了源极/漏极外延结构60上的金属半导体化合物层的形成。图10B示出了当源极/漏极外延结构60的最上层是第三外延层60c时，在源极/漏极外延结构60上方形成的金属层72。在一个实施例中，金属层72由Ti组成。在退火操作期间，金属层72与第三外延层60c的上部分反应，形成金属半导体化合物层70，如图10C所示。在一些实施例中，金属半导体化合物层的形成消耗了第三外延层60c的大部分厚度或全部厚度。在一些实施例中，金属半导体化合物层的形成消耗了第三外延层60c的厚度的约70％至约80％。在一些实施例中，较高掺杂浓度的第三外延层的一部分剩余在金属半导体层70和较低掺杂浓度的第二外延层60b之间，以提供与金属半导体化合物层70的较高导电性接触。
图10D示出了当源极/漏极外延结构60的最上层是第四外延层60d时，在源极/漏极外延结构60上方形成的金属层。在退火操作期间，金属层72与第四外延层60d反应，形成金属半导体化合物层70，如图10E所示。在一些实施例中，覆盖第三外延层的第四外延层的整个厚度与金属层反应，形成金属半导体化合物层70。在一些实施例中，第三外延层60c的上部分也与金属层反应。在其他实施例中，在退火操作之后，第四外延层60d的一部分剩余在第三外延层60c和金属半导体层70之间。
在一些实施例中，第四外延层60d中掺杂剂浓度的差异影响金属半导体化合物层70的形状。掺杂剂浓度的差异可以产生波形的金属半导体化合物层70。在一些实施例中，为了保持金属半导体化合物层70的均匀形状，在接触区域中凹进蚀刻第四外延层60d，然后在源极/漏极结构上方沉积金属层72，并执行退火操作。
在外延层包括掺杂有Ge的Si的一些实施例中，金属层72中的金属优先与外延层中的Si反应。在一些实施例中，金属半导体化合物层70包含重量分数少于1％的金属Ge化物。
然后，在一些实施例中形成金属栅极结构。如图11所示，在形成金属半导体化合物层70之后，通过合适的光刻和蚀刻操作去除伪栅极结构(牺牲栅电极44和牺牲栅极介电层42)以形成栅极空间110。接下来，在鳍结构上方形成栅极介电层115，并且在栅极介电层115上方形成金属栅电极120。
在某些实施例中，在牺牲栅极结构上方形成第一层间介电层，并且执行平坦化操作，例如化学机械抛光(CMP)工艺或回蚀刻工艺，以暴露牺牲栅电极44的上表面。然后，分别通过适当的蚀刻工艺去除牺牲栅电极44和牺牲栅极介电层42，以形成栅极空间110。
栅极介电层115可以形成在设置在鳍结构20的沟道层上方的界面层(未示出)上方。在一些实施例中，界面层可以包括厚度为0.2nm至1.5nm的氧化硅或氧化Ge。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层115包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或其组合。高k介电材料包括例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或其组合。栅极介电层通过例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他合适的方法和/或其组合来形成。在一些实施例中，栅极介电层的厚度在约1nm至约10nm的范围内，在其他实施例中，可以在约2nm至约7nm的范围内。
金属栅电极120形成在栅极介电层上方。金属栅电极包括一层或多层任何合适的金属材料，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。
在本发明的某些实施例中，可以在栅极介电层和金属栅电极之间插入一个或多个功函数调整层(未示出)。功函数调整层由导电材料制成，例如单层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或这些材料中的两种或多种的多层。对于n沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，对于p沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。
在为金属栅极结构沉积适当的材料之后，执行平坦化操作，例如CMP。
然后，如图13所示，在形成的金属栅极结构和源极/漏极结构60上方形成用作接触蚀刻停止层的绝缘层80，然后形成第二层间介电层85。绝缘层80是一层或多层绝缘材料。在一个实施例中，绝缘层80由通过CVD形成的氮化硅制成。
如图14所示，通过使用包括光刻的图案化操作，在第二层间介电层85和绝缘层80中形成接触孔90，以暴露具有硅化物层70的外延源极和漏极结构60。
然后，用导电材料填充接触孔，从而形成接触塞100，如图15所示。接触塞100可以包括单层或多层任何合适的金属，例如Co、W、Ti、Ta、Cu、Al和/或Ni和/或其氮化物。
在形成接触塞之后，执行进一步的互补金属氧化物半导体工艺以形成各种部件，例如附加的层间介电层、接触/通孔、互连金属层和钝化层等。
或者，在接触孔90打开之后形成金属半导体化合物层70。在这种情况下，在形成如图8所示的外延源极/漏极结构60之后，形成金属栅极结构、绝缘层80(接触蚀刻停止层)和层间介电层85，而不形成金属半导体化合物层。然后，在绝缘层80和层间介电层85中形成接触孔90，以暴露外延源极/漏极结构60的上表面，如图16所示。然后，如图17所示，在外延源极/漏极结构60的上表面上形成金属层72。金属层72可以通过任何合适的金属沉积技术形成，包括CVD和PVD沉积。在形成金属层72之后，对图17的结构进行退火，以使金属层72与外延源极/漏极结构60反应，从而形成金属半导体化合物层70，如图18所示，其方式类似于本文参考图10A-图10E所公开的方式。如先前参考图10A-图10E所解释的，在各种实施例中，外延源极/漏极结构60的与金属层72反应以形成金属半导体化合物层70的部分包括第三外延层60c的一部分、第四外延层60d的一部分或第四外延层60d，以及第三外延层60c的一部分。在形成金属半导体化合物层70之后，导电材料100形成在接触孔中，从而形成接触塞，如图19所示。
图20和图21示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性截面图。
在参照图7描述的鳍掩模层50和鳍结构20的凹进蚀刻期间，设置在鳍结构20的侧壁上的鳍掩模层50的一些下部分剩余而不被蚀刻掉，从而形成套筒状部分55，如图20所示。在一些实施例中，套筒状部分55的高度H11在约1nm至约10nm的范围内。
然后，类似于图8，形成外延源极/漏极结构60，从而形成空隙65’，如图21所示。由于具有套筒状部分55，在该实施例中，空隙65’的高度H12大于图8中的高度H3。在一些实施例中，高度H12在约20nm至约35nm的范围内。
图22示出了根据本发明的一些实施例制造半导体器件的方法1800的工艺流程。该方法包括在衬底10上方形成多个鳍结构20的操作S1805，其中鳍结构20在第一方向上(y方向)延伸(见图2)。在操作S1810中，在鳍结构20的第一部分上方形成栅极(或伪栅极)结构40，其中栅极结构在与第一方向(x方向)交叉的第二方向上延伸(参见图5A和图5B)。在一些实施例中，随后在操作S1815中在操作S1815中在鳍结构20的侧壁上形成鳍掩模层50(见图6)。
在操作S1820中，鳍结构20的第二部分凹进，其中第二部分位于栅极结构40的相对侧(见图7)。在操作S1825中，外延源极/漏极结构60形成在凹进鳍结构20上方(见图8)。外延源极/漏极结构包括具有第一掺杂浓度的第一层60a、具有第二掺杂浓度的第二层60b和具有第三掺杂浓度的第三层60c(见图9A-图9H)。形成在鳍结构20上方的相邻外延源极/漏极结构60的第二层60b或第三层60c合并以形成合并的源极/漏极结构。
在一些实施例中，在操作S1830中，在衬底10上方形成隔离绝缘层30，使得鳍结构20的下部分嵌入隔离绝缘层30中，并且鳍结构20的上部分从隔离绝缘层30暴露(见图4)。
在一些实施例中，形成栅极结构包括在操作S1835中在鳍结构20的第一部分上方形成栅极介电层42，以及在操作S1840中在栅极介电层42上方形成栅电极层44。在一些实施例中，方法1800包括在操作S1845中在第三层60c上方形成保护层60d(参见图9J和图9K)。在一些实施例中，该方法包括在操作S1850中对外延源极/漏极结构60进行退火。在一些实施例中，该方法包括在形成第三层60c之后：在操作S1850中对外延源极/漏极结构进行退火，在操作S1855中在第三层60c上形成硅化物层70，在操作S1860中在硅化物层70上方形成层间绝缘层85，在操作S1865中在层间绝缘层85中形成开口90，以及在操作S1870中在开口中的硅化物层70上方形成导电材料100(参见图13-图15)。
在一些实施例中，栅电极结构40是牺牲栅极结构，并且该方法包括在形成外延源极/漏极结构的操作S1825之后：在操作S1875中去除牺牲栅极结构40以形成栅极空间110，在操作S1880中在栅极空间中形成高k栅极介电层115，并且在操作S1885中在高k栅极介电层1880上方形成金属栅电极层1885。
图23示出了根据本发明的一些实施例制造半导体器件的另一方法1900的工艺流程。该方法包括在衬底10上方形成多个鳍结构20的操作S1905，其中鳍结构在第一方向上延伸。在操作S1910中，在鳍结构20的第一部分上方形成栅极结构40，其中栅极结构在与第一方向交叉的第二方向上延伸。在一些实施例中，在操作S1915中，鳍掩模层50形成在鳍结构20的侧壁上。在操作S1920中，鳍结构20的第二部分凹进，其中第二部分位于栅极结构40的相对侧。
在操作S1925中，随后在每个凹进鳍结构20上方形成第一源极/漏极层60a。然后，在操作S1930中，在每个第一源极/漏极层60a上方形成第二源极/漏极层60b。接下来，在操作S1935中，在第二源极/漏极层60b上方形成第三源极/漏极层60c。
在一些实施例中，方法1900包括在操作S1940中在衬底10上方形成隔离绝缘层30。
在一些实施例中，在操作S1945中执行离子注入操作以增加第三源极/漏极层60c中的掺杂剂浓度。
在一些实施例中，该方法包括在第三源极/漏极层60c上方形成包括掺杂剂的保护层60d的操作S1950。在一些实施例中，该方法包括对第三源极/漏极层60c进行退火的操作S1955。
在一些实施例中，栅电极结构是牺牲栅极结构，并且该方法包括在形成源极/漏极层60之后去除牺牲栅极结构以形成栅极空间110的操作S1960。在一些实施例中，在操作S1965中，在栅极空间110中形成高k栅极介电层115，然后在操作S1970中，在高k栅极介电层115上方形成金属栅电极层120。
在一些实施例中，在形成第三源极/漏极层60c之后，该方法包括对合并的第三源极/漏极层60c进行退火的操作S1955，随后是在合并的第三源极/漏极层60c上形成硅化物层70的操作S1975，在硅化物层70上方形成层间绝缘层85的操作S1980，在层间绝缘层85中形成开口90的操作S1985，以及在开口90中的硅化物层70上方形成导电材料100的操作S1990。
图24示出了根据本发明的一些实施例制造半导体器件的另一方法2000的工艺流程。该方法包括在衬底10上方形成多个鳍结构20的操作S2005。在操作S2010中，在鳍结构20的第一部分上方形成栅极结构40。然后，在操作S2015中，鳍结构20的第二部分凹进，其中第二部分位于栅极结构40的相对侧。
随后在操作S2020中，在每个凹进鳍结构20上方形成第一外延层60a，在操作S2025中，在每个第一外延层60a上方形成第二外延层60b，在操作S2030中，在第二外延层60b上方形成第三外延层60c。在操作S2035中，在第三外延层60c上方形成第四外延层60d。
在操作S2040中，该方法包括在第三外延层60c上执行退火操作。在一些实施例中，在退火操作S2040之后形成第四外延层60d。在一些实施例中，在退火操作S2040之后，在操作S2045中将Ge注入到第三外延层60c中。在一些实施例中，该方法包括在第四外延层60d上方形成硅化物层70的操作S2050。
图25A和图25B示出了根据本发明实施例的源极/漏极外延结构60中的掺杂剂分布。如图25A所示，从第三外延层60c的顶部向下朝着鳍结构前进，掺杂剂的浓度在第三外延层60c中最高，然后在第二外延层60b和第一外延层60a中降低。在一些实施例中，在第一外延层60a、第二外延层60b和第三外延层60c中的每一个内，掺杂剂的浓度基本恒定。在一些实施例中，掺杂剂的浓度在第一外延层60a、第二外延层60b或第三外延层60c中的每一个的厚度上的差异小于20％，而在其他实施例中，掺杂剂的浓度在每层厚度上的变化小于10％。
在图25B中，箭头在水平方向上在源极/漏极外延结构60的中心附近前进。掺杂剂的浓度从第一外延层60a到第二外延层60b增加，并且在第三外延层60c中再次增加，在第三外延层60c中，掺杂剂的浓度最高。然后，掺杂剂的浓度在第二外延层60b中降低，并且掺杂剂浓度在第一外延层60a中再次降低。在一些实施例中，在第一外延层60a、第二外延层60b和第三外延层60c中的每一个内，掺杂剂的浓度基本恒定。在一些实施例中，掺杂剂的浓度在第一外延层60a、第二外延层60b或第三外延层60c中的每一个的宽度上差异小于20％，而在其他实施例中；掺杂剂的浓度在每个层的宽度上的差异小于10％。
在一些实施例中，执行额外的处理操作来制造半导体器件。其他实施例包括在上述操作之前、之中或之后的其他操作。在一些实施例中，该方法包括形成鳍式场效晶体(FinFET)结构。在一些实施例中，该方法包括在半导体衬底上方形成多个栅电极的其他操作。在另一个实施例中，目标图案将被形成为多层互连结构中的金属线。例如，金属线可以形成在衬底的层间介电(ILD)层中，该层间介电层已经被蚀刻以形成多个沟槽。沟槽可以填充有导电材料，例如金属；并且可以使用例如化学机械抛光(CMP)的工艺来抛光导电材料，以暴露图案化的ILD层，从而在ILD层中形成金属线。以上是可以使用本文描述的方法制造和/或改进的器件/结构的非限制性示例。
在一些实施例中，形成有源组件，例如二极管、场效应晶体管(FET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管，FinFET、其他三维(3D)FET，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管，高压晶体管、高频晶体管、其他存储器单元及其组合。
本发明的实施例提供了具有源极/漏极的半导体器件，该半导体器件的电参数得到改善，包括电阻降低。根据本发明的半导体器件具有源极/漏极，其中增加体积的源极/漏极结构具有高浓度的掺杂剂。具有高浓度掺杂剂的大体积源极/漏极使得电阻降低。根据本发明实施例的半导体器件具有增加的表面积，在该表面积上，金属接触件接触高掺杂剂浓度(即，源极/漏极结构的低电阻部分)。因此，电阻降低。在一些实施例中，源极/漏极结构的高掺杂剂浓度部分更深地延伸到源极/漏极结构中。
在一些实施例中，提供了具有约4％至约5％的DC Ideff增加的半导体器件。在根据本发明的一些实施例中，沟道电阻Rc降低了约0.15千欧。在根据本发明的一些实施例中，电阻Rp＝Rplug+RCSD+RSD+RLDD+Rov，其减小约0.2千欧至0.7千欧。Rplug是接触塞的电阻。RCSD是源极/漏极和接触塞之间的电阻。RSD是源极/漏极的电阻。RLDD是轻掺杂漏极区的电阻。Rov是由于轻掺杂漏极区、沟道和栅极之间的覆盖而产生的覆盖电阻。在一些实施例中，Rsd和Rcsd因掺杂剂浓度增加而降低。在根据本发明的一些实施例中，漏致势垒降低(DIBL)约为0mV。在根据本发明的一些实施例中，Ceff增加约1％。
应当理解，并非在本文中必须讨论所有优点，对于所有实施例不要求特定优点，并且其他实施例可以提供不同的优点。
本发明的实施例是一种制造半导体器件的方法，包括在衬底上方形成多个鳍结构，其中，鳍结构在第一方向上延伸。栅极结构形成在鳍结构的第一部分上方，其中，栅极结构在与第一方向交叉的第二方向上延伸。将鳍结构的第二部分凹进以形成鳍结构的凹进部分，其中，第二部分位于栅极结构的相对侧。外延源极/漏极结构形成在鳍结构的凹进部分上方。外延源极/漏极结构包括具有第一浓度的掺杂剂的第一层、具有第二浓度的掺杂剂的第二层和具有第三浓度的掺杂剂的第三层。第三浓度大于第二浓度，第二浓度大于第一浓度。至少在鳍结构上方形成的相邻外延源极/漏极结构的第三层被合并，从而形成合并的源极/漏极结构，并且从相邻鳍结构的上表面的水平面到合并的源极/漏极结构的下表面的最高点在基本垂直于第一方向和第二方向的第三方向上的高度大于合并的源极/漏极结构的从合并的源极/漏极结构的下表面的最高点到合并的源极/漏极结构的顶面的第三方向上的厚度。在实施例中，该方法包括在衬底上方形成隔离绝缘层，使得鳍结构的下部分嵌入隔离绝缘层中，并且鳍结构的上部分从隔离绝缘层暴露。在实施例中，在使鳍结构的第二部分凹进期间，将鳍结构凹进在隔离绝缘层的上表面之下。在实施例中，鳍掩模层形成在鳍结构的侧壁上和隔离绝缘层的上表面上。在实施例中，该方法包括在外延源极/漏极结构上方形成保护层，其中，保护层具有第四浓度的掺杂剂，并且第四浓度小于第三浓度。在实施例中，该方法包括，在形成保护层之后，对外延源极/漏极结构进行退火，以及在外延源极/漏极结构上形成金属半导体化合物层。在实施例中，该方法包括，在形成保护层之后，对外延源极/漏极结构进行退火，在外延源极/漏极结构上方形成层间绝缘层，在层间绝缘层中形成开口，以及在开口中形成导电材料。在实施例中，该方法包括在形成导电材料之前，在开口中的外延源极/漏极结构上形成金属半导体化合物层。在实施例中，该方法包括对外延源极/漏极结构进行退火。
本发明的另一个实施例是一种制造半导体器件的方法，包括在衬底上方形成多个鳍结构，其中，鳍结构在第一方向上延伸。栅极结构形成在鳍结构的第一部分上方，其中，栅极结构在与第一方向交叉的第二方向上延伸。将鳍结构的第二部分凹进以形成鳍结构的凹进部分，其中，第二部分位于栅极结构的相对侧。第一源极/漏极层形成在鳍结构的每个凹进部分上方。在每个第一源极/漏极层上方形成第二源极/漏极层。从截面看，第一源极/漏极层和第二源极/漏极层是U形的。在第二源极/漏极层上方形成第三源极/漏极层。从截面看，第三源极/漏极层从第二源极/漏极层的最上表面延伸到第二源极/漏极层中的某一深度，该深度大于第二源极/漏极层高度的一半。第三源极/漏极层中的掺杂剂的浓度大于第二源极/漏极层中的掺杂剂的浓度，并且第二源极/漏极层中的掺杂剂的浓度大于第一源极/漏极层中的掺杂剂的浓度。在实施例中，该方法包括在衬底上方形成隔离绝缘层，使得鳍结构的下部分嵌入隔离绝缘层中，并且鳍结构的上部分从隔离绝缘层暴露。在一个实施例中，在使鳍结构的第二部分凹进期间，鳍结构凹进在隔离绝缘层的上表面之下。在实施例中，使用硅源材料和As、P或Sb源材料形成第一源极/漏极层、第二源极/漏极层和第三源极/漏极层。在实施例中，该方法包括离子注入操作以增加第三源极/漏极层中的掺杂剂的浓度。在实施例中，该方法包括形成包含掺杂剂的保护层，其中，保护层中掺杂剂的浓度小于第三源极/漏极层中掺杂剂的浓度，并且其中，掺杂剂与第三源极/漏极层中的掺杂剂相同或不同。在实施例中，该方法包括在鳍结构的侧壁上形成鳍掩模层。在实施例中，相邻鳍结构上的第三源极/漏极层彼此合并。在实施例中，该方法包括，在形成第三源极/漏极层之后，对合并的第三源极/漏极层进行退火，并在合并的第三源极/漏极层上形成金属半导体化合物层。在实施例中，该方法包括对合并的第三源极/漏极层进行退火，在合并的第三源极/漏极层上方形成层间绝缘层，在每个合并的第三源极/漏极层上方的层间绝缘层中形成开口，以及在每个开口中的合并的第三源极/漏极层上方形成导电材料。
本发明的另一个实施例是一种半导体器件，包括在衬底上方在第一方向上延伸的多个鳍结构，以及设置在鳍结构的第一部分上方沿与第一方向交叉的第二方向上延伸的栅极结构。外延源极/漏极结构设置在鳍结构的第二部分上方。鳍结构的第二部分位于栅极结构的相对侧。每个外延源极/漏极结构均包括具有第一浓度的掺杂剂的第一层、设置在第一层上方的具有第二浓度的掺杂剂的第二层、以及设置在第二层上方的具有第三浓度的掺杂剂的第三层。第三浓度大于第二浓度，第二浓度大于第一浓度。源极/漏极结构是合并的源极/漏极结构，其中，至少相邻外延源极/漏极结构的第三层被合并，并且从相邻鳍结构的鳍结构的第二部分的上表面的水平面到合并的相邻外延源极/漏极结构的下表面的最高点在基本上垂直于第一方向和第二方向的第三方向上的高度大于合并的相邻外延源极/漏极结构的从合并的相邻外延源极/漏极结构的下表面的最高点到合并的相邻外延源极/漏极结构的顶面在第三方向上的厚度。在实施例中，掺杂剂的第三浓度在1×1021原子/cm3至5×1021原子/cm3的范围内。在实施例中，掺杂剂的第三浓度在3×1021原子/cm3至4.5×1021原子/cm3的范围内。在实施例中，掺杂剂的第二浓度在9.0×1020原子/cm3至2×1021原子/cm3的范围内。在实施例中，在第三方向上的高度与合并的相邻外延源极/漏极结构的厚度之比在1.05至3.0的范围内。在实施例中，在第三方向上的高度与合并的相邻外延源极/漏极结构的厚度之比在1.2至2.0的范围内。在实施例中，在第三方向上的高度在20.1nm至75nm的范围内，并且合并的相邻外延源极/漏极结构的厚度在20nm至25nm的范围内。在实施例中，掺杂剂是选自由As、P以及Sb组成的组中的至少一种。在实施例中，半导体器件包括保护层，该保护层包括设置在外延源极/漏极结构上方的掺杂剂，其中，掺杂剂的浓度小于第三层中的掺杂剂的浓度。在实施例中，保护层包括硅和锗。
本发明的另一个实施例是一种制造半导体器件的方法，包括在衬底上方形成多个鳍结构，其中，鳍结构在第一方向上延伸。栅极结构形成在鳍结构的第一部分上方，其中，栅极结构在与第一方向交叉的第二方向上延伸。使鳍结构的第二部分凹进以形成凹进的鳍结构，其中，第二部分位于栅极结构的相对侧。第一外延层形成在每个凹进的鳍结构上方，第二外延层形成在每个第一外延层上方。从截面看，第一外延层和第二外延层是U形的。在第二外延层上方形成第三外延层。从截面看，第三外延层延伸到第二外延层中。第三外延层中的掺杂剂的浓度大于第二外延层中的掺杂剂的浓度，并且第二外延层中的掺杂剂的浓度大于第一外延层中的掺杂剂的浓度。在第三外延层上方形成第四外延层，其中，第四外延层的掺杂剂的浓度小于第三外延层中的掺杂剂的浓度，并且其中，第四外延层中的掺杂剂与第三外延层中的掺杂剂相同或不同。在实施例中，使用硅源材料和掺杂剂源材料形成第一源极/漏极层、第二源极/漏极层和第三源极/漏极层。在实施例中，硅源是有机硅烷。在实施例中，掺杂剂源材料选自膦、胂、烷基膦和烷基胂。在实施例中，掺杂剂源材料包括磷二聚体。在实施例中，该方法包括在第三外延层上执行退火操作。在实施例中，退火操作包括毫秒退火、微秒单步退火、激光单步退火、动态表面退火或微波退火。在实施例中，该方法包括在退火操作之后将锗注入第三外延层。在实施例中，该方法包括在第四外延层上方形成金属半导体化合物层。在实施例中，相邻鳍结构上的第三外延层彼此合并。
本发明的另一实施例是一种半导体器件，包括设置在衬底上方的在第一方向上延伸的多个鳍结构。栅极结构在与第一方向交叉的第二方向上延伸，并设置在鳍结构的第一部分上方。鳍掩模层设置在鳍结构的侧壁上。第一源极/漏极层设置在每个鳍结构的第二部分上方。从截面看，鳍结构的第二部分的最上表面低于鳍结构的第一部分的最上表面的水平面。第二源极/漏极层设置在每个第一源极/漏极层上方。从截面看，第一源极/漏极层和第二源极/漏极层是U形的，第三源极/漏极层设置在第二源极/漏极层上方。从截面看，第三源极/漏极层从第二源极/漏极层的最上表面延伸到第二源极/漏极层中的某一深度，该深度大于第二源极/漏极层深度的高度的一半。第三源极/漏极层中的掺杂剂的浓度大于第二源极/漏极层中的掺杂剂的浓度，并且第二源极/漏极层中的掺杂剂的浓度大于第一源极/漏极层中的掺杂剂的浓度。在实施例中，第三源极/漏极层中的掺杂剂的浓度在从1×1021原子/cm3到5×1021原子/cm3的范围内。在实施例中，第二源极/漏极层中的掺杂剂的浓度在9.0×1020原子/cm3至2×1021原子/cm3的范围内。在实施例中，掺杂剂是选自As、P以及Sb组成的组中的至少一种。在实施例中，半导体器件包括保护层，该保护层包括设置在第三源极/漏极层上方的掺杂剂，其中，掺杂剂的浓度小于第三源极/漏极层中的掺杂剂的浓度，并且保护层中的掺杂剂与第三源极/漏极层中的掺杂剂相同或不同。在实施例中，保护层包括硅和锗。在实施例中，半导体器件包括设置在保护层上方的硅化物层。在实施例中，设置在相邻鳍结构上的第三源极/漏极层被合并。在实施例中，第三源极/漏极层包括SiP。在实施例中，栅极结构包括高k栅极介电层和金属栅电极层。
本发明的另一实施例是一种半导体器件，包括设置在衬底上方的在第一方向上延伸的多个鳍结构。栅极结构在与第一方向交叉的第二方向上延伸，并设置在鳍结构的第一部分上方。第一外延层设置在每个鳍结构的第二部分上方。第二部分位于栅极结构的相对侧，并且从截面看，第二部分的最上表面位于第一部分的最上表面之下的水平面上。第二外延层设置在第一外延层上方。从截面看，第一外延层和第二外延层是U形的。第三外延层设置在第二外延层上方，并填充第一外延层和第二外延层的U形。第三外延层中的掺杂剂的浓度大于第二外延层中的掺杂剂的浓度，并且第二外延层中的掺杂剂的浓度大于第一外延层中的掺杂剂的浓度。具有低于第三外延层中掺杂剂的浓度的掺杂剂的浓度的第四外延层设置在第三外延层上方。第四外延层中的掺杂剂与第三外延层中的掺杂剂相同或不同。在实施例中，第三外延层中掺杂剂的浓度在1×1021原子/cm3至5×1021原子/cm3的范围内。在实施例中，第二外延层中掺杂剂的浓度在9.0×1020原子/cm3至2×1021原子/cm3的范围内。在实施例中，掺杂剂是选自As、P以及Sb组成的组中的至少一种。在实施例中，第四外延层包括硅和锗。在实施例中，半导体器件包括设置在保护层上方的金属半导体化合物层。在实施例中，至少设置在相邻鳍结构上方的第三外延层被合并。在实施例中，合并的层的厚度在从20nm到25nm的范围内。在实施例中，第三外延层包括SiP。在实施例中，栅极结构包括高k栅极介电层和金属栅电极层。上面概述了若干实施例或示例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围下可以进行各种更改、替换和变更。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上方形成多个鳍结构，所述鳍结构在第一方向上延伸；
在所述鳍结构的第一部分上方形成栅极结构，所述栅极结构在与所述第一方向交叉的第二方向上延伸；
使所述鳍结构的第二部分凹进以形成所述鳍结构的凹进部分，其中，所述第二部分位于所述栅极结构的相对侧；以及
在所述鳍结构的所述凹进部分上方形成外延源极/漏极结构，
其中，所述外延源极/漏极结构包括自下而上形成的具有第一浓度的掺杂剂的第一层、具有第二浓度的所述掺杂剂的第二层以及具有第三浓度的所述掺杂剂的第三层，
其中，所述第三浓度大于所述第二浓度，并且所述第二浓度大于所述第一浓度，
其中，所述鳍结构上方形成的相邻外延源极/漏极结构至少在所述第三层被合并，从而形成合并的源极/漏极结构，并且
其中，从相邻鳍结构的所述凹进部分的上表面的水平面到合并的源极/漏极结构的下表面的最高点在基本上垂直于所述第一方向和所述第二方向的第三方向上的高度大于所述合并的源极/漏极结构的从所述合并的源极/漏极结构的所述下表面的所述最高点到所述合并的源极/漏极结构的顶表面在所述第三方向上的厚度。
2.根据权利要求1所述的方法，还包括：
在所述衬底上方形成隔离绝缘层，使得所述鳍结构的下部分嵌入在所述隔离绝缘层中，并且所述鳍结构的上部分从所述隔离绝缘层暴露。
3.根据权利要求2所述的方法，其中，在所述凹进所述鳍结构的第二部分期间，所述鳍结构凹进在所述隔离绝缘层的上表面下方。
4.根据权利要求2所述的方法，还包括在所述鳍结构的侧壁上和所述隔离绝缘层的上表面上形成鳍掩模层。
5.根据权利要求1所述的方法，还包括在所述外延源极/漏极结构上方形成保护层，其中，所述保护层具有第四浓度的掺杂剂，并且所述第四浓度小于所述第三浓度。
6.根据权利要求5所述的方法，还包括，在形成所述保护层之后：
对所述外延源极/漏极结构进行退火；和
在所述外延源极/漏极结构上形成金属半导体化合物层。
7.根据权利要求5所述的方法，还包括，在形成所述保护层之后：
对所述外延源极/漏极结构进行退火；
在所述外延源极/漏极结构上方形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述开口中形成导电材料。
8.根据权利要求7所述的方法，还包括在形成所述导电材料之前，在所述开口中的所述外延源极/漏极结构上形成金属半导体化合物层。
9.根据权利要求1所述的方法，还包括对所述外延源极/漏极结构进行退火。
10.一种制造半导体器件的方法，包括：
在衬底上方形成多个鳍结构，所述鳍结构在第一方向上延伸；
在所述鳍结构的第一部分上方形成栅极结构，所述栅极结构在与所述第一方向交叉的第二方向上延伸；
使所述鳍结构的第二部分凹进以形成所述鳍结构的凹进部分，其中，所述第二部分位于所述栅极结构的相对侧上；
在所述鳍结构的每个所述凹进部分上方形成第一源极/漏极层；
在每个所述第一源极/漏极层上形成第二源极/漏极层，
其中，所述第一源极/漏极层和所述第二源极/漏极层从所述第一方向上的截面看是U形的；以及
在所述第二源极/漏极层上方形成第三源极/漏极层，
其中，所述第三源极/漏极层从所述第二源极/漏极层的最上表面延伸到所述第二源极/漏极层中的某一深度，并且从所述截面看，所述深度大于所述第二源极/漏极层的高度的一半，其中，所述第二源极/漏极层的高度从所述第二源极/漏极层的最底表面至所述第二源极/漏极层的最上表面测量，并且
其中，所述第三源极/漏极层中的掺杂剂的浓度大于所述第二源极/漏极层中的所述掺杂剂的浓度，所述第二源极/漏极层中的所述掺杂剂的浓度大于所述第一源极/漏极层中的所述掺杂剂的浓度，
其中，所述第一源极/漏极层、所述第二源极/漏极层和所述第三源极/漏极层形成外延源极/漏极结构，并且其中，所述鳍结构上方形成的相邻外延源极/漏极结构至少在所述第三源极/漏极层被合并，从而形成合并的源极/漏极结构，以及
其中，从相邻鳍结构的所述凹进部分的上表面的水平面到合并的源极/漏极结构的下表面的最高点在基本上垂直于所述第一方向和所述第二方向的第三方向上的高度大于所述合并的源极/漏极结构的从所述合并的源极/漏极结构的所述下表面的所述最高点到所述合并的源极/漏极结构的顶表面在所述第三方向上的厚度。
11.根据权利要求10所述的方法，还包括离子注入操作，以增加所述第三源极/漏极层中的所述掺杂剂浓度。
12.根据权利要求10所述的方法，还包括形成包含掺杂剂的保护层，其中，所述保护层中的所述掺杂剂的浓度小于所述第三源极/漏极层中的所述掺杂剂的浓度，并且其中，所述掺杂剂与所述第三源极/漏极层中的所述掺杂剂相同或不同。
13.根据权利要求10所述的方法，其中，从相邻鳍结构的所述凹进部分的上表面的水平面到合并的源极/漏极结构的下表面的最高点在所述第三方向上的所述高度与所述合并的外延源极/漏极结构的所述厚度的比率在1.05至3.0的范围内。
14.根据权利要求13所述的方法，还包括，在形成所述第三源极/漏极层之后：
对所述合并的第三源极/漏极层进行退火；和
在所述合并的第三源极/漏极层上形成金属半导体化合物层。
15.根据权利要求10所述的方法，还包括：
对合并的第三源极/漏极层进行退火；
在所述合并的第三源极/漏极层上方形成层间绝缘层；
在每个所述合并的第三源极/漏极层上方的所述层间绝缘层中形成开口；以及
在每个所述开口中的所述合并的第三源极/漏极层上方形成导电材料。
16.一种半导体器件，包括：
多个鳍结构，位于衬底上方在第一方向上延伸；
栅极结构，设置在所述鳍结构的第一部分上方在与所述第一方向交叉的第二方向上延伸；以及
外延源极/漏极结构，设置在所述鳍结构的第二部分上方，
其中，所述鳍结构的所述第二部分位于所述栅极结构的相对侧；
其中，所述外延源极/漏极结构包括具有第一浓度的掺杂剂的第一层，具有第二浓度的所述掺杂剂的第二层，所述第二层设置在所述第一层上方，具有第三浓度的所述掺杂剂的第三层，所述第三层设置在所述第二层上方，
其中，所述第三浓度大于所述第二浓度，并且所述第二浓度大于所述第一浓度，
其中，每个所述外延源极/漏极结构均是合并的源极/漏极结构，其中，相邻的外延源极/漏极结构至少在所述第三层被合并，并且
其中，从相邻鳍结构的所述鳍结构的所述第二部分的上表面的水平面到所述合并的相邻外延源极/漏极结构的下表面的最高点在基本垂直于所述第一方向和所述第二方向的第三方向上的高度大于所述合并的源极/漏极结构的从所述合并的相邻外延源极/漏极结构的所述下表面的所述最高点到合并的相邻外延源极/漏极结构的顶表面在所述第三方向上的厚度。
17.根据权利要求16所述的半导体器件，其中，所述掺杂剂的所述第三浓度在1×1021原子/cm3至5×1021原子/cm3的范围内。
18.根据权利要求16所述的半导体器件，其中，所述掺杂剂的所述第三浓度在3×1021原子/cm3至4.5×1021原子/cm3的范围内。
19.根据权利要求16所述的半导体器件，其中，所述掺杂剂的所述第二浓度在9.0×1020原子/cm3至2×1021原子/cm3的范围内。
20.根据权利要求16所述的半导体器件，其中，所述第三方向上的所述高度与所述合并的相邻外延源极/漏极结构的所述厚度的比率在1.05至3.0的范围内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154384A (zh) * 2016-03-04 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164096B2 (en) * 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US11222951B2 (en) * 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11195951B2 (en) * 2018-11-27 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-aligned wavy contact profile and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154384A (zh) * 2016-03-04 2017-09-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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