TW202207292A - 積體電路裝置及其製造方法 - Google Patents

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Abstract

半導體裝置的製造方法包括形成多個鰭片結構於基板上方。形成閘極結構於鰭片結構的第一部分上方。形成鰭片結構遮罩層於鰭片結構的側壁上。凹蝕鰭片結構的多個第二部分，其中第二部分位於閘極結構的兩側上。形成多個磊晶源極∕汲極結構於凹蝕的鰭片結構上方。磊晶源極∕汲極結構包括第一層，具有第一摻質濃度、第二層，具有第二摻質濃度、以及第三層，具有第三摻質濃度。第三濃度大於第二濃度，且第二濃度大於第一濃度。至少相鄰的磊晶源極∕汲極結構的第三層合併，從而形成合併的源極∕汲極結構。

Description

積體電路裝置及其製造方法
本發明實施例是關於半導體裝置，且特別是關於電晶體的結構。
隨著半導體產業為了追求更高的裝置密度、更高的性能和更低的成本而進展至奈米技術製程節點之中，來自製造與設計問題的挑戰導致了三維設計的發展，諸如鰭式場效電晶體（fin field effect transistor；FinFET）和使用高介電常數材料的金屬閘極結構。金屬閘極結構通常是透過使用閘極替換技術來製造，而源極與汲極是透過使用磊晶方法來形成。
本發明實施例提供一種積體電路裝置的製造方法，包括形成複數個鰭片結構於基板上方，此些鰭片結構以第一方向延伸；形成閘極結構於此些鰭片結構的第一部分上方，閘極結構以橫跨第一方向的第二方向延伸；凹蝕此些鰭片結構的多個第二部分以形成此些鰭片結構的多個凹蝕部分，其中此些第二部分位於閘極結構的兩側上；以及形成多個磊晶源極∕汲極結構於此些鰭片結構的此些凹蝕部分上方，其中此些磊晶源極∕汲極結構包括第一層，具有摻質的第一濃度、第二層，具有摻質的第二濃度、以及第三層，具有摻質的第三濃度，其中第三濃度大於第二濃度，且第二濃度大於第一濃度，其中至少形成於此些鰭片結構上方之相鄰的磊晶源極∕汲極結構的此些第三層合併，從而形成合併的源極∕汲極結構，以及其中從此些相鄰的鰭片結構的上表面的水平到合併的源極∕汲極結構的下表面的最上點在實質上垂直於第一方向及第二方向的第三方向上的高度大於合併的源極∕汲極結構從合併的源極∕汲極結構的下表面的最上點到合併的源極∕汲極結構的上表面在第三方向上的厚度。
本發明實施例提供一種積體電路裝置的製造方法，包括形成複數個鰭片結構於基板上方，此些鰭片結構以第一方向延伸；形成閘極結構於此些鰭片結構的第一部分上方，閘極結構以橫跨第一方向的第二方向延伸；凹蝕此些鰭片結構的多個第二部分以形成此些鰭片結構的多個凹蝕部分，其中此些第二部分位於閘極結構的兩側； 形成多個第一源極∕汲極層於此些鰭片結構的各個凹蝕部分上方；形成多個第二源極∕汲極層於各個第一源極∕汲極層上方；其中此些第一源極∕汲極層與此些第二源極∕汲極層於剖面圖中為U形；以及形成多個第三源極∕汲極層於此些第二源極∕汲極層上方，其中此些第三源極∕汲極層從此些第二源極∕汲極層的最上表面延伸至此些第二源極∕汲極層的深度之中， 在剖面圖中深度大於此些第二源極∕汲極層的一半高度，其中此些第三源極∕汲極層中的摻質的濃度大於此些第二源極∕汲極層中的摻質的濃度，且此些第二源極∕汲極層中的摻質的濃度大於此些第一源極∕汲極層中的摻質的濃度。
本發明實施例提供一種積體電路裝置，包括複數個鰭片結構，以第一方向延伸於基板上方；閘極結構，以橫跨第一方向的第二方向延伸，設置於此些鰭片結構的第一部分上方；以及多個磊晶源極∕汲極結構，設置於此些鰭片結構的多個第二部分上方，其中此些鰭片結構的此些第二部分位於閘極結構的兩側；其中此些磊晶源極∕汲極結構包括第一層，具有摻質的第一濃度、第二層，具有摻質的第二濃度，第二層設置於第一層上方、第三層，具有摻質的第三濃度，且第三層設置於第二層上方，其中第三濃度大於第二濃度，且第二濃度大於第一濃度，其中各個磊晶源極∕汲極結構為合併的源極∕汲極結構，其中至少相鄰磊晶源極∕汲極結構的此些第三層合併，以及其中從此些相鄰鰭片結構的此些鰭片結構的此些第二部分的上表面的水平到此些合併的相鄰磊晶源極∕汲極結構的下表面的最上點在實質上垂直於第一方向及第二方向的第三方向上的高度大於合併的源極∕汲極結構從此些合併的相鄰磊晶源極∕汲極結構的下表面的最上點到此些合併的相鄰源極∕汲極結構的上表面在第三方向上的厚度。
應理解的是，以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，用詞「由……製成」可以代表「包括」或者「由……組成」的涵義。再者，在以下描述的製造製程中，可以於所述的操作步驟之中∕之間加入一或多道額外的操作步驟，且所述操作步驟的順序也可以被改變。
隨著半導體裝置的微縮與半導體操作需求的增加，在理想上能減少裝置的電阻。本發明實施例提供具有已減少電阻之源極∕汲極的半導體裝置。根據本發明實施例所提供之具有已減少電阻的半導體裝置可改善半導體裝置的性能表現。
第1圖至第15圖是根據本揭露的一實施例，繪示出製造半導體裝置的各種階段的例示性剖面示意圖。應理解的是，額外的操作步驟可提供於第1圖至第15圖所繪示的製程之前、期間、和之後，且下方描述的一些操作步驟可以為了本方法的額外實施例進行替換或刪去。本揭露之操作步驟∕製程的順序也為可互換的。
形成硬遮罩層15於基板10上方。硬遮罩層15是由諸如熱氧化製程、及∕或化學氣相沉積（chemical vapor deposition；CVD）製程所形成。基板10為諸如具有雜質濃度範圍為約1×1015 cm-3 至約1×1016 cm-3 的p型矽或鍺基板。在其他實施例中，基板10為具有雜質濃度範圍為約1×1015 cm-3 至約1×1016 cm-3 的n型矽或鍺基板。
或者，基板10可包括另一種元素態（elementary）半導體，例如鍺；化合物半導體，包含IV-IV族化合物半導體如SiC及SiGe、III-V族化合物半導體如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及∕或GaInAsP；或上述之組合。在一實施例中，基板10為絕緣體上覆矽（silicon-on insulator；SOI）基板的矽層。當使用絕緣體上覆矽基板時，鰭片結構可自絕緣體上覆矽基板的矽層突出，或者可自絕緣體上覆矽基板的絕緣層突出。在下方討論的情況中，絕緣體上覆矽基板的矽層被使用來形成鰭片結構。非晶態（amorphous）基板諸如非晶態Si或非晶態SiC，或者絕緣材料諸如氧化矽可同樣被使用作基板10。基板10可包含各種區域，這些區域被適當地摻雜了雜質（例如，具有p型或n型的導電性）。
在一些實施例中，硬遮罩層15包含諸如墊氧化層（例如，氧化矽）15A以及氮化矽遮罩層15B。
墊氧化層15A可藉由使用熱氧化製程或化學氣相沉積製程形成。氮化矽遮罩層15B可藉由物理氣相沉積（physical vapor deposition；PVD）諸如濺鍍（sputter）方法、化學氣相沉積、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、常壓化學氣相沉積（atmospheric pressure chemical vapor deposition；APCVD）、低壓化學氣相沉積（low-pressure chemical vapor deposition；LPCVD）、高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDPCVD）、原子層沉積（atomic layer deposition；ALD）、及∕或其他製程形成。
在一些實施例中，墊氧化層15A的厚度範圍為約2奈米至約15奈米，而氮化矽遮罩層15B的厚度範圍為約2奈米至約50奈米。進一步形成遮罩圖案於遮罩層上方。遮罩圖案為諸如由微影操作步驟形成的光阻圖案。
藉由使用遮罩圖案作為蝕刻遮罩，形成了墊氧化層與氮化矽遮罩層的圖案化硬遮罩層15，如第1圖所繪示。
接著，如第2圖所繪示，藉由使用圖案化硬遮罩層15作為蝕刻遮罩，透過使用乾式蝕刻方法及∕或濕式蝕刻方法蝕刻出溝槽，將基板10圖案化為鰭片結構20。
鰭片結構20可藉由任何合適的方法圖案化。例如，鰭片結構20可使用一或多道光學微影製程進行圖案化，包含雙重圖案化或多重圖案化。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片20。
在第2圖中，三個鰭片結構20設置於基板10上方。然而，鰭片結構的數目並不以三個為限。其數目可以小至一或者大於三。此外，一或多個虛置鰭片結構可設置於鰭片結構20的相鄰兩側以改善圖案化製程中的圖案保真度（fidelity）。
鰭片結構20可由與基板10相同的材料形成且可自基板10連續地延伸。在此實施例中，鰭片結構是由Si形成。鰭片結構20的矽層可為本質（intrinsic）半導體，或適當地摻雜n型雜質或p型雜質。
在一些實施例中，鰭片結構20的寬度W1之範圍為約3奈米至約40奈米，在其他實施例中，鰭片結構20的寬度W1之範圍為約7奈米至約12奈米。在一些實施例中，兩個鰭片結構20之間的間距S1之範圍為約10奈米至約50奈米。在一些實施例中，鰭片結構20的高度（沿著Z方向）範圍為約100奈米至約300奈米，在其他實施例中，鰭片結構20的高度範圍為約50奈米至約100奈米。
閘極結構40下方鰭片結構20的下部部分（參見第5圖）可被稱為井區，而鰭片結構20的上部部分可被稱為通道區。在閘極結構40下方，井區被嵌入（embedded）至隔離絕緣層30中（參見第5A圖），而通道區自隔離絕緣層30突出。通道區的下部部分可同樣被嵌入至隔離絕緣層30中，深度為約1奈米至約5奈米。
在一些實施例中，在形成鰭片結構20後，進一步蝕刻基板10以形成台地（mesa）狀基板10M，如第3圖所繪示。在其他實施例中，先形成台地狀基板10M，再接著形成鰭片結構20。
在形成鰭片結構20與台地狀基板10M後，形成隔離絕緣層30於鰭片結構之間的間距及∕或一個鰭片結構與另一個形成於基板10上方的元素之間的間距。隔離絕緣層30也可以被稱為〝淺溝槽隔離（shallow-trench-isolation；STI）〞層。隔離絕緣層30的絕緣材料可包含一或多個氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、或低介電常數介電材料的膜層。隔離絕緣層30是由低壓化學氣相沉積、電漿化學氣相沉積或可流動化學氣相沉積形成。在可流動化學氣相沉積中，可以沉積氧化矽以外的可流動介電材料。可流動介電材料，正如其名稱所示，在沉積過程中可以〝流動〞，以填充高深寬比（aspect ratio）的空隙或間距。加入各種化學成分至含矽的前驅物（precursors）中，以使沉積的薄膜可以流動。在一些實施例中，加入了氮氫鍵結。可流動介電前驅物的示例，特別是指可流動氧化矽前驅物，包含了矽酸鹽（silicate）、矽氧烷（siloxane）、甲基倍半矽氧烷（methyl silsesquioxane；MSQ）、氫倍半矽氧烷（hydrogen silsesquioxane；HSQ）、甲基倍半矽氧烷∕氫倍半矽氧烷（MSQ∕HSQ）、全氫矽氮烷（perhydrosilazane；TCPS）、全氫聚矽氮烷（perhydro-polysilazane；PSZ）、原矽酸四乙酯（tetraethyl orthosilicate；TEOS）、或矽烷基胺（silyl-amine）諸如三矽烷胺（trisilylamine；TSA）。這些可流動氧化矽材料是由多重操作步驟製程所形成。在沉積這些可流動薄膜後，進行固化（cured）以及接著進行退火（annealed）以去除不需要的一或多個元素並形成氧化矽。當移除不需要的一或多個元素後，可流動薄膜會變硬（densifies）與收縮。在一些實施例中，進行了多重退火處理。可流動薄膜經過一次以上的固化與退火。可流動薄膜可摻雜硼及∕或磷。
如第4圖所繪示，隔離絕緣層30首先以厚層的方式形成，以使鰭片結構能嵌入至厚層中，並且凹蝕厚層，以暴露鰭片結構20的上部部分。在一些實施例中，鰭片結構於隔離絕緣層30之上表面上的高度H1之範圍為約20奈米至約100奈米，而在其他實施例中，高度H1之範圍為約30奈米至約50奈米。在凹蝕隔離絕緣層30之前或之後，可進行諸如退火處理的熱製程，以改善隔離絕緣層30的品質。在某些實施例中，熱製程是於惰性氣體環境中（諸如於N2 、Ar或He環境中），藉由在約900℃至約1050℃的溫度範圍內進行約1.5秒至約10秒的快速熱退火（rapid thermal annealing；RTA）。
在形成隔離絕緣層30後，形成閘極結構40於鰭片結構20上方，如第5A-5C圖所繪示。第5A圖為例示性透視示意圖，第5B圖為沿著第5A圖之a-a剖線的例示性剖面示意圖，而第5C圖為沿著第5A圖之b-b剖線的例示性剖面示意圖。第6-14圖同樣為沿著第5A圖之b-b剖線的例示性剖面示意圖。
如第5A圖所繪示，閘極結構40在X方向上延伸，而鰭片結構20在Y方向上延伸。在一些實施例中，閘極結構40為犧牲（或虛置）閘極結構。
為了製造閘極結構40，形成介電層以及多晶矽層於隔離絕緣層30與暴露的鰭片結構20上方，並接著進行圖案化操作步驟以得到包含由多晶矽形成的閘極圖案44以及介電層42的閘極結構。在一些實施例中，是藉由使用硬遮罩來圖案化多晶矽層，且此硬遮罩留在閘極圖案44上並作為絕緣蓋層46。硬遮罩（絕緣蓋層46）包含一或多個絕緣材料的膜層。在一些實施例中，絕緣蓋層46包含形成於氧化矽層上方的氮化矽層。在其他實施例中，絕緣蓋層46包含形成於氮化矽層上方的氧化矽層。絕緣蓋層46的絕緣材料可由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍（e-beam evaporation）、或其他合適的製程形成。在一些實施例中，介電層42可包含一或多個氧化矽、氮化矽、氮氧化矽、或高介電常數介電材料的膜層。在一些實施例中，介電層42的厚度範圍為約2奈米至約20奈米，在其他實施例中，厚度範圍為約2奈米至約10奈米。在一些實施例中，閘極結構40的高度H2之範圍為約50奈米至約400奈米，在其他實施例中，高度範圍為約100奈米至約200奈米。
在一些實施例中，會執行閘極替換的技術。在這些情況中，閘極圖案44以及介電層42分別為犧牲閘極電極以及犧牲閘極介電層，隨後兩者皆被移除。若進行第一閘極技術，閘極圖案44以及介電層42則被使用作閘極電極以及閘極介電層。
此外，形成閘極側壁間隔物48於閘極圖案44的兩側側壁上。閘極側壁間隔物48包含一或多個絕緣材料膜層，諸如SiO2 、Si3 N4 、SiON、SiOCN或SiCN，且其是由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍、或其他合適的製程形成。可使用低介電常數介電材料作為側壁間隔物。閘極側壁間隔物48是藉由形成絕緣材料的毯覆層以及進行非等向性蝕刻來形成。在一實施例中，側壁間隔物層是由以氮化矽為主的材料形成，諸如Si3 N4 、SiON、SiOCN或SiCN。
接著，如第6圖所繪示，形成鰭片遮罩層50於鰭片結構20上方。鰭片遮罩層50是由包含以氮化矽為主的材料的介電材料形成，諸如Si3 N4 、SiON、SiOCN或SiCN。在一實施例中，使用Si3 N4 作為鰭片遮罩層50。鰭片遮罩層50是由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍、或其他合適的製程形成。在一些實施例中，鰭片遮罩層50的厚度範圍為約3奈米至約10奈米。
在一些實施例中，單獨地形成鰭片遮罩層50以及閘極結構的側壁間隔物48。在其他實施例中，鰭片遮罩層50與側壁間隔物48被同一毯覆層覆蓋。
在形成鰭片遮罩層50後，凹蝕鰭片結構20的上部部分，並且透過乾式蝕刻及∕或濕式蝕刻操作步驟移除設置於鰭片結構兩側表面與頂表面上的鰭片遮罩層50的部份以及自隔離絕緣層突出的鰭片結構。凹蝕（蝕刻）鰭片結構20的上部部分下至等於或低於位於隔離絕緣層30上表面上的鰭片遮罩層50之上表面的水平，如第7圖所繪示。藉由調整蝕刻條件，例如，調整過蝕刻時間，鰭片遮罩層50可殘留於隔離絕緣層30的上表面上。在一些實施例中，殘留的鰭片遮罩層50的厚度範圍為約2奈米至約5奈米。
接著，如第8圖所繪示，形成磊晶源極∕汲極結構60於凹蝕的鰭片結構20上方。磊晶源極∕汲極結構60是由一或多個具有不同於鰭片結構20（通道區）之晶格常數的半導體材料的膜層所形成。當鰭片結構是由矽形成時，磊晶源極∕汲極結構60可包含用於n型通道鰭式場效電晶體（fin field-effect transistor；FinFET）的SiP、SiC、SiCP、SiP:As、SiP:Ge、SiP:GeAs、或上述之組合，以及用於p型通道鰭式場效電晶體的SiGe:B或Ge:B。磊晶地形成磊晶源極∕汲極結構60於凹蝕的鰭片結構之上部部分的上方。在一些實施例中，由於形成於鰭片結構20之中的基板的晶體排列（例如，(100)面），磊晶源極∕汲極結構60會橫向地生長，並具有鑽石般的形狀。
由於鰭片結構20與遺留在鰭片結構20之間的隔離絕緣層30上表面上的鰭片遮罩層50之間的空間相對較小，合併鄰近的磊晶源極∕汲極結構60（形成於各個第一鰭片結構20上方），使得第二磊晶源極∕汲極結構60與位於隔離絕緣層30上表面上的鰭片遮罩層50之間形成孔洞或空隙（氣隙）65，如第8圖所繪示。
特別的是，因為隔離絕緣層30上表面上的鰭片遮罩層50的存在，孔洞65的高度H3會大於在沒有鰭片遮罩層50遺留在隔離絕緣層30上表面上的情況的高度。在一些實施例中，自鰭片遮罩層50的上表面開始測量，孔洞65的高度H3之範圍為約10奈米至約30奈米，而在其他實施例中，高度H3之範圍為約15奈米至約25奈米。此外，由於鰭片遮罩層50的遺留，可在鰭片蝕刻期間保護隔離絕緣層30。
在一些實施例中，磊晶源極∕汲極結構60包含複數個具有不同摻質濃度的膜層。第9A-9L圖是根據本揭露的一實施例，繪示出磊晶源極∕汲極結構60的連續製造操作步驟的各種階段的細節剖面示意圖。第9B圖為第9A圖的源極∕汲極區D的放大示意圖。如第9A圖與第9B圖所繪示，在一些實施例中，源極∕汲極凹槽24的Z-Y面中的剖面形狀（對應第5A圖的c-c剖線）具有圓弧形狀。在一些實施例中，源極∕汲極凹槽24的剖面為具有實質上垂直的側壁以及圓弧狀底部的U形形狀。在一些實施例中，源極∕汲極凹槽24的深度H4之範圍為約30奈米至約100奈米，而在其他實施例中，範圍為約40奈米至約60奈米。第9D、9F、9I圖以及第9K圖繪示出兩個鰭片結構20。然而，根據本發明實施例，在一些實施例中，半導體裝置包含一個、三個或多個鰭片結構。第9A、9B、9C、9E、9G、9H圖以及第9J圖繪示出兩個閘極結構40。然而，根據本發明實施例，在一些實施例中，半導體裝置包含一個、三個或多個閘極結構。
在形成源極∕汲極凹槽24後，形成第一源極∕汲極磊晶層60a於源極∕汲極凹槽24中，如第9C圖以及第9D圖所繪示。第9C圖為對應第5A圖的c-c剖線（Z-Y面）之源極∕汲極區的放大示意圖。第9D圖為對應第5A圖的b-b剖線（Z-X面）的剖面示意圖。在一些實施例中，第一源極∕汲極磊晶層60a作為後續形成的較高摻質濃度源極∕汲極磊晶層的保護層。第一源極∕汲極磊晶層60a防止了後續形成的較高摻質濃度源極∕汲極磊晶層與鰭片結構20的側壁碰觸。在一些實施例中，源極∕汲極磊晶層沿著(100)晶體方向的生長較快於沿著(110)以及(111)晶體方向的生長，取決於磊晶層的沉積條件與材料。如第9C圖所繪示，第一源極∕汲極磊晶層60a較薄的(111)刻面暴露於閘極側壁間隔物48的正下方，而第一源極∕汲極磊晶層60a較厚的(100)刻面暴露於凹槽24的底部。
在形成第一源極∕汲極磊晶層60a後，形成第二源極∕汲極磊晶層60b於第一源極∕汲極磊晶層60a上方，如第9E圖與第9F圖所繪示。第9E圖為對應第5A圖的c-c剖線（Z-Y面）之源極∕汲極區的放大示意圖。第9F圖為對應第5A圖的b-b剖線（Z-X面）的剖面示意圖。如第9F圖所繪示，在一些實施例中，成長位於鄰近的鰭片結構20上的第二源極∕汲極磊晶層60b使其彼此合併。在其他實施例中，成長位於鄰近的鰭片結構20上的第二源極∕汲極磊晶層60b幾乎使其彼此合併（沒有碰觸到）。在一些實施例中，回蝕刻第二源極∕汲極磊晶層60b於磊晶沉積後，以得到想要的第二源極∕汲極磊晶層60b的形狀。例如，在一些實施例中，使用以HCl為主的蝕刻劑，其優先沿著(110)與(111)方向蝕刻而非(100)方向。在一些實施例中，導入SiH4 於蝕刻操作步驟期間以提供想要的第二源極∕汲極磊晶層60b的表面輪廓。在一些實施例中，形成鑽石狀的第二源極∕汲極磊晶層60b。在一些實施例中，第二源極∕汲極磊晶層60b具有波浪狀的上表面。
在形成第二源極∕汲極磊晶層60b後，形成第三源極∕汲極磊晶層60c於第二源極∕汲極磊晶層60b上方，如第9G、9H圖以及第9I圖所繪示。第9G圖與第9H圖為對應第5A圖的c-c剖線（Z-Y面）之源極∕汲極區的放大示意圖。第9I圖為對應第5A圖的b-b剖線（Z-X面）的細節剖面示意圖。第三源極∕汲極磊晶層60c填充U形凹槽的剩餘部分，而第三源極∕汲極磊晶層60c的上表面延伸至鰭片結構20的頂表面上方。在一些實施例中，第三源極∕汲極磊晶層60c主要沉積於鰭片結構20的中間部分中且完全地覆蓋鄰近的鰭片結構20。
在一些實施例中，第三源極∕汲極磊晶層60c沉積於(100)晶體方向，取決於磊晶層的沉積條件與材料。在一些實施例中，在沉積第三源極∕汲極磊晶層60c後，進行HCl∕SiH4 回蝕刻操作步驟。回蝕刻操作步驟沿著(110)與(111)方向蝕刻。在一些實施例中，回蝕刻操作步驟在第三源極∕汲極磊晶層60c上產生圓角，如第9H圖所繪示。在一些實施例中，圓角防止了第三源極∕汲極磊晶層60c與閘極側壁間隔物48、第一源極∕汲極磊晶層60a、或鰭片結構20的側壁碰觸。在一些實施例中，回蝕刻再加上沿著(100)方向的沉積造成了鑽石狀的源極∕汲極區，如第9I圖所繪示。在一些實施例中，回蝕刻操作步驟與沿著(100)晶體方向優先成長的結合，產生了在鰭片結構之間具有刻角（notch）的第三源極∕汲極磊晶層60c，如第9I圖所繪示。
在一些實施例中，在形成第三源極∕汲極磊晶層60c後，形成第四源極∕汲極磊晶層60d（或蓋層）於第三源極∕汲極磊晶層60c上方，如第9J、9K圖與第9L圖所繪示。第9J圖為對應第5A圖的c-c剖線（Z-Y面）之源極∕汲極區的放大示意圖。第9K圖為對應第5A圖的b-b剖線（Z-X面）的細節剖面示意圖。第9L圖為第9I圖的源極∕汲極區的細節示意圖。在一些實施例中，第四源極∕汲極磊晶層60d順應地圍繞第一源極∕汲極磊晶層60a、第二源極∕汲極磊晶層60b、以及第三源極∕汲極磊晶層60c的外表面。
在一些實施例中，磊晶源極∕汲極結構60包含第一層（或第一區）60a具有摻質的第一濃度、第二層（或第二區）60b具有摻質的第二濃度、以及第三層（或第三區）60c具有摻質的第三濃度。第三濃度大於第二濃度，而第二濃度大於第一濃度。在一些實施例中，第一層（或第一區）60a、第二層（或第二區）60b、第三層（或第三區）60c、以及第四層（或第四區）60d之中的摻質的濃度在各層之中實質上為定值。在一些實施例中，從剖面示意圖來看，摻質的濃度在第一層60a、第二層60b、第三層60c、以及第四層60d的厚度、寬度、或長度上的變化小於20％。在一些實施例中，摻質的濃度在每個層的厚度、寬度、或長度上的變化小於10％。
第三層60c完成了形成於鄰近鰭片結構上方的鄰近的磊晶源極∕汲極結構的合併，或者增加了合併後的磊晶源極∕汲極結構的厚度，如第9I圖與第9K圖所繪示。在一些實施例中，從源極∕汲極區中的鄰近的鰭片結構20的上表面的水平至合併的磊晶源極∕汲極結構60的下表面的最頂點的高度H6大於從合併的磊晶源極∕汲極結構60的下表面的最頂點至合併的第三磊晶層60c的頂表面的合併的磊晶源極∕汲極結構60的厚度H7。
磊晶源極∕汲極結構60的生長可使用含矽氣體諸如SiH4 、Si2 H6 、Si4 H10 、鹵化矽烷（halogenated silane）如SiCl2 H2 、或有機矽烷（organosilane）、及∕或含鍺氣體諸如GeH4 、Ge2 H6 、鹵化鍺烷（halogenated germane）如GeCl2 H2 、或有機鍺烷（organogermane）、以及摻質氣體。於磊晶操作步驟中使用載子氣體。在一些實施例中，載子氣體為He、H2 、N2 、或Ar。在一些實施例中，載子氣體為氫氣。
在形成磊晶層期間使用的氣體包含至少一種的摻質化合物以提供元素態摻質的來源。在一些實施例中，摻雜具有n型摻質的含矽化合物，例如磷、銻及∕或砷。摻質化合物包含砷化氫（AsH3 ）、磷化氫（PH3 ）、以及烷基磷（alkyl phosphines）如實驗式為RX PH（ 3-X ） ，其中在一些實施例中，R為甲基、乙基、丙基或丁基而X為1、2、或3。烷基磷包含三甲基磷（(CH3 )3 P）、二甲基磷化氫（(CH3 )2 PH）、三乙基磷（(CH3 CH2 )3 P）、以及二乙基磷化氫（(CH3 CH2 )3 PH）。烷基砷（alkyl arsines）包含三甲基砷（(CH3 )3 As）、二甲基砷化氫（(CH3 )2 AsH）、三乙基砷（(CH3 CH2 )3 As）、以及二乙基砷化氫（(CH3 CH2 )3 AsH）。
在一些實施例中，第三磊晶層60c中的摻質濃度之範圍為1×1021 atom∕cm3 至5×1021 atom∕cm3 。在一些實施例中，第三磊晶層60c中的摻質濃度之範圍為3×1021 atom∕cm3 至4.5×1021 atom∕cm3 。在一些實施例中，第二磊晶層60b中的摻質濃度之範圍為9×1020 atom∕cm3 至2×1021 atom∕cm3 。
磊晶源極∕汲極結構60可在溫度範圍為約500℃至約800℃而壓力範圍為約10 mTorr至約200 Torr的環境成長。在一些實施例中，源極∕汲極磊晶層是在溫度範圍為約525℃至約700℃的環境成長，在其他實施例中，溫度範圍為約550℃至約650℃。在一些實施例中，源極∕汲極磊晶層是在壓力範圍為約1 Torr至約100 Torr的環境成長，在其他實施例中，壓力範圍為約10 Torr至約80 Torr。根據需要來改變來源氣體的溫度、壓力、以及濃度，以形成複數個磊晶層且皆具有不同的摻質濃度。
在一些實施例中，半導體裝置為N型場效電晶體，而第一、第二、以及第三磊晶層為SiP膜層。在一些實施例中，在形成SiP膜層後，佈植鍺至蓋層或最上面的磊晶層。在一些實施例中，佈植鍺可藉由減少接觸電阻來改善矽化物接觸件。
在一些實施例中，位於鰭片結構20上方的第一磊晶層60a的厚度H5之範圍為約2奈米至約30奈米，如第9K圖所繪示，而在其他實施例中，範圍為約4奈米至約15奈米。
在一些實施例中，從鰭片的頂部至合併的源極∕汲極結構底表面上的最頂點的高度H6對從合併的第三層底表面上的最頂點至合併的第三層的頂表面之合併的第三層的厚度H7的比例範圍（H6∕H7）為約1.05至約3.0。在此範圍內的H6∕H7的比例提供了大幅地降低寄生電容與顯著地增加裝置速度的優點。若H6∕H7的比例小於約1.05，在寄生電容與裝置速度的方面並沒有充分的改善。若H6∕H7的比例大於約3.0，在寄生電容與裝置速度中的改善會隨著比例增加而變得可以忽略。在一些實施例中，H6∕H7的比例範圍為約1.2至約2.0。在一些實施例中，從鰭片的頂部至合併的磊晶源極∕汲極結構底表面上的最頂點的高度H6之範圍為約20.1奈米至約75奈米，而從合併的磊晶源極∕汲極結構底表面上的最頂點至合併的第三層的頂表面之合併的磊晶源極∕汲極結構的厚度H7之範圍為約20奈米至約25奈米。在一些實施例中，在進行凹蝕操作步驟前的原鰭片結構的頂部上方的第三層凸起的高度H8之範圍為約3奈米至約20奈米。在一些實施例中，凸起的高度H8為約7奈米。
在一些實施例中，第三層60c從第二層60b的最頂面（或鰭片結構20的頂表面）向第二層60b之中延伸的深度H9大於從剖面示意圖中第二層60b高度H10的一半，如第9L圖所繪示。在一些實施例中，從第二層60b的最頂面（或鰭片結構20的頂表面）向第二層60b之中延伸的深度H9對第二層60b的高度H10的比例範圍（H9∕H10）為約0.3至約0.8，然而在其他實施例中，H9∕H10的比例範圍為約0.4至約0.7，又在其他實施例中，比例範圍為約0.5至約0.6。
在一些實施例中，第三層60c從鰭片結構的頂表面向凹槽24延伸的深度H9對凹槽24的深度H4的比例範圍（H9∕H4）為約0.2至約0.7，然而在其他實施例中，H9∕H4的比例範圍為約0.4至約0.6。
在一些實施例中，在形成第三磊晶層60c後，佈植額外的摻質到第三磊晶層60c之中，以增加第三磊晶層60c中的摻質數量。在一些實施例中，佈植具有不同摻質濃度的磷或者磷二聚體（dimer）至第三磊晶層60c之中。
在一些實施例中，對第三晶層60c進行退火操作步驟。在一些實施例中，退火操作步驟是在形成第四磊晶層60d之前進行。在一些實施例中，退火操作步驟包含毫秒級退火、微秒級單步驟退火、雷射單步驟退火、動態表面退火、或者微波退火。在一些實施例中，在退火操作步驟後，佈植鍺至第三磊晶層60c之中。
在一些實施例中，第四磊晶層60d為蓋層，第四磊晶層60d在後續形成金屬-半導體化合物層（如於磊晶結構上方的矽化物層）的期間阻止了摻質從第三磊晶層60c擴散出來。第四磊晶層60d改善了後續形成的金屬-半導體化合物層的形成。在一些實施例中，第四磊晶層60d包含了約3at.％至約4at.％的鍺於SiP膜層中。在一些實施例中，在第四磊晶層60d中的鍺有助於維持下方的第三磊晶層60c的硼摻雜濃度。在一些實施例中，第四磊晶層（SiP）60d中的磷的濃度範圍為約9.0×1020 atoms∕cm3 至約3.8×1021 atoms∕cm3 。
在一些實施例中，在第二磊晶層60b與第四磊晶層60d中摻質的濃度為約3×1021 atoms∕cm3 ，而第三磊晶層60c中摻質的濃度為約4×1021 atoms∕cm3 。在一些實施例中，第一磊晶層60a為磷摻雜矽層或者磷與砷摻雜矽層。在一些實施例中，第一磊晶層60a中磷的濃度為約1×1020 atoms∕cm3 至約5×1020 atoms∕cm3 ，而在一些實施例中，第一磊晶層60a中砷的濃度為約1×1020 atoms∕cm3 至約1×1021 atoms∕cm3 。
n型通道場效電晶體的源極∕汲極結構與p型通道場效電晶體的源極∕汲極結構可由分開的磊晶製程形成。
在一些實施例中，連接控制件（未繪示）至磊晶反應器的各種可控的元件。程序化控制件以提供氣體流量、溫度、壓力等，來實踐本文此處所討論的磊晶結構的形成。控制件可包含記憶體與微處理器，且可藉由軟體、固線（hardwired）或兩者之組合來進行程序化，而控制件的功能性（functionality）可分布於不同物理位置的處理器之間。
如第8-9L圖所繪示，在形成磊晶源極∕汲極結構60後，形成金屬-半導體化合物層70於磊晶源極∕汲極結構60上方，如第10A-10E圖所繪示。金屬-半導體化合物層70之功能為電性接觸磊晶源極∕汲極結構。
形成金屬材料，諸如Ni、Ti、Ta、及∕或W，於磊晶源極∕汲極結構60上方，且進行退火操作步驟以形成金屬-半導體化合物層70。在一些實施例中，金屬-半導體化合物層70為金屬矽化物，諸如NiSi、TiSi、TaSi、及∕或WSi。在其他實施例中，形成金屬-半導體材料，諸如NiSi、TiSi、TaSi、及∕或WSi，於磊晶源極∕汲極結構60上方，並進行退火操作步驟。執行退火操作步驟的溫度範圍為約250℃至約850℃。在一些實施例中，在退火操作步驟中，退火的溫度由約250℃提升至約850℃或不到850℃。金屬材料或矽化物材料是由化學氣相沉積或原子層沉積所形成。在一些實施例中，金屬-半導體化合物層70的厚度範圍為約4奈米至約10奈米。在進行退火操作步驟之前或之後，形成於隔離絕緣層30上方的金屬材料或者金屬-半導體化合物被選擇性地移除。
第10B-10E圖為第10A圖中E部分的詳細示意圖，繪示出金屬-半導體化合物層70於磊晶源極∕汲極結構60上的形成。第10B圖繪示出當磊晶源極∕汲極結構60的最上層為第三磊晶層60c時，形成金屬層72於磊晶源極∕汲極結構60上方。在一實施例中，金屬層72是由Ti組成。在退火操作步驟期間，金屬層72與第三磊晶層60c的上部部分反應以形成金屬-半導體化合物層70，如第10C圖所繪示。在一些實施例中，金屬-半導體化合物層70的形成會消耗大部分或者全部的第三磊晶層60c的厚度。在一些實施例中，金屬-半導體化合物層70的形成消耗掉第三磊晶層60c約70％至約80％的厚度。在一些實施例中，高摻質濃度的第三磊晶層的一部份遺留在金屬-半導體化合物層70與低摻質濃度的第二磊晶層60b之間以提供與金屬-半導體化合物層70的高導電接觸。
第10D圖繪示出當磊晶源極∕汲極結構60的最上層為第四磊晶層60d時，形成金屬層72於磊晶源極∕汲極結構60上方。在退火操作步驟期間，金屬層72與第四磊晶層60d反應以形成金屬-半導體化合物層70，如第10E圖所繪示。在一些實施例中，覆蓋第三磊晶層60c的第四磊晶層60d的整個厚度與金屬層72反應，以形成金屬-半導體化合物層70。在一些實施例中，第三磊晶層60c的上部部分也會與金屬層72反應。在其他實施例中，在退火操作步驟後，第四磊晶層60d的一部份遺留在第三磊晶層60c與金屬-半導體化合物層70之間。
在一些實施例中，第四磊晶層60d中摻質濃度的變化會影響金屬-半導體化合物層70的形狀。摻質濃度的變化可產生波浪形的金屬-半導體化合物層70。在一些實施例中，為了維持金屬-半導體化合物層70的均勻形狀，於接觸區中凹蝕第四磊晶層60d，且隨後沉積金屬層72於磊晶源極∕汲極結構上方並進行退火操作步驟。
在一些實施例中，若磊晶層包含摻雜鍺的矽，金屬層72中的金屬會優先與磊晶層中的矽反應。在一些實施例中，金屬-半導體化合物層70具有小於1wt.％的金屬鍺化物。
接著，在一些實施例中，形成金屬閘極結構。在形成金屬-半導體化合物層70後，藉由適合的光學微影與蝕刻操作步驟移除虛置閘極結構（犧牲閘極電極44與犧牲閘極介電層42），以形成閘極間距110，如第11圖所繪示。隨後，形成閘極介電層115於鰭片結構20上方且形成金屬閘極電極120於閘極介電層115上方。
在此些實施例中，形成第一層間介電層於犧牲閘極結構上方，並進行平坦化操作步驟，諸如化學機械拋光（chemical mechanical polishing；CMP）處理或回蝕刻製程，以暴露犧牲閘極電極44的上表面。接著，透過適當的蝕刻製程個別移除犧牲閘極電極44與犧牲閘極介電層42，以形成閘極間距110。
可形成閘極介電層115於設置在鰭片結構20的通道層上方的界面層（未繪示）上方。在一些實施例中，界面層可包含氧化矽或氧化鍺，其厚度範圍為約0.2奈米至約1.5奈米。在其他實施例中，界面層的厚度範圍為約0.5奈米至約1.0奈米。
閘極介電層115包含一或多個介電材料的膜層，諸如氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料、及∕或上述之組合。高介電常數介電材料的示例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁合金（HfO2 -Al2 O3 ）、其他合適的高介電常數介電材料、及∕或上述之組合。閘極介電層115是由例如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、或其他合適的方法、及∕或上述之組合來形成。在一些實施例中，閘極介電層115的厚度範圍為約1奈米至約10奈米，而在其他實施例中，厚度範圍可為約2奈米至約7奈米。
形成金屬閘極電極120於閘極介電層115上方。金屬閘極電極120包含任意一或多個合適的金屬材料的膜層，諸如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、及∕或上述之組合。
在本揭露的一些實施例中，可穿插一或多個功函數調整層（未繪示）於閘極介電層115與金屬閘極電極120之間。功函數調整層是由導電材料諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC的單層膜層、或者前述材料的兩層或以上的多層膜層來形成。對n型通道場效電晶體而言，使用一個或以上的TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi作為功函數調整層，而對p型通道場效電晶體而言，使用一個或以上的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co作為功函數調整層。
在沉積金屬閘極結構的適當的材料後，執行諸如化學機械拋光的平坦化操作步驟。
接著，如第13圖所繪示，形成作為接觸蝕刻停止層（contact etching stop layer；CESL）的絕緣層80於已形成的金屬閘極結構與磊晶源極∕汲極結構60上方，並接著形成第二層間介電層85。絕緣層80為一或多個絕緣材料的膜層。在一實施例中，絕緣層80是透過化學氣相沉積所形成的氮化矽來形成。
藉由使用包含微影技術的圖案化操作步驟，形成接觸通孔（contact hole）90於第二層間介電層85與絕緣層80中，使接觸通孔90能暴露磊晶源極∕汲極結構60與矽化物層70，如第14圖所繪示。
接著，以導電材料填充接觸通孔，從而形成接觸插塞（contact plug）100，如第15圖所繪示。接觸插塞100可包含任意一或多個合適的金屬膜層，諸如Co、W、Ti、Ta、Cu、Al、及∕或Ni、及∕或上述之氮化物。
在形成接觸插塞100後，執行進一步的互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor；CMOS）製程以形成各種部件，例如額外的層間介電層、接觸件∕導孔（via）、互連金屬層、與鈍化層等。
在替代實施例中，在接觸通孔90開啟後，形成金屬-半導體化合物層70。在此實施例中，在形成如第8圖所繪示的磊晶源極∕汲極結構60後，形成金屬閘極結構、絕緣層80（接觸蝕刻停止層）、以及層間介電層85，但不形成金屬-半導體化合物層70。接著，形成接觸通孔90於絕緣層80與層間介電層85中以暴露磊晶源極∕汲極結構60的上表面，如第16圖所繪示。隨後，形成金屬層72於磊晶源極∕汲極結構60的上表面上，如第17圖所繪示。金屬層72可由任意合適的金屬沉積技術來形成，包含化學氣相沉積與物理氣相沉積。在形成金屬層72後，對第17圖的結構以近似於本文揭露於第10A-10E圖的方法進行退火以使金屬層72與磊晶源極∕汲極結構60反應並形成金屬-半導體化合物層70，如第18圖所繪示。如先前於第10A-10E圖的討論，在各種實施例中，磊晶源極∕汲極結構60與金屬層72反應並形成金屬-半導體化合物層70的部分包含了第三磊晶層60c的部分、第四磊晶層60d的部分、或者整個第四磊晶層60d與第三磊晶層60c的部分。在形成金屬-半導體化合物層70後，形成導電材料100於接觸通孔中，從而形成接觸插塞，如第19圖所繪示。
第20圖與第21圖是根據本揭露的另一實施例，繪示出製造半導體裝置的各種階段的例示性剖面示意圖。
在描述關於第7圖的鰭片遮罩層50與鰭片結構20的凹槽蝕刻期間，設置於鰭片結構20的側壁上的鰭片遮罩層50的一些較低部分被遺留下來且沒有遭到蝕刻去除，從而形成袖狀（sleeve-like）部分55，如第20圖所繪示。在一些實施例中，袖狀部分55的高度H11之範圍為約1奈米至約10奈米。
接著，近似於第8圖，形成磊晶源極∕汲極結構60，從而形成孔洞65’，如第21圖所繪示。由於袖狀部分55的存在，在此實施例中，孔洞65’的高度H12大於第8圖中的高度H3。在一些實施例中，高度H12之範圍為約20奈米至約35奈米。
根據本揭露的一些實施例，第22圖繪示出製造半導體裝置的方法1800的製程流程圖。此方法包含了形成複數個鰭片結構20於基板10上方的操作步驟S1805，其中鰭片結構20以第一方向（y方向）延伸（參見第2圖）。在操作步驟S1810中，形成閘極（或虛置閘極）結構40於鰭片結構20的第一部份上方，其中閘極結構40以橫跨第一方向的第二方向（x方向）延伸（參見第5A圖與第5B圖）。在一些實施例中，於操作步驟S1815中，接續形成鰭片遮罩層50 於鰭片結構20的側壁上（參見第6圖）。
在操作步驟S1820中，凹蝕鰭片結構20的第二部分，其中第二部分位於閘極結構40的兩側上（參見第7圖）。在操作步驟S1825中，形成磊晶源極∕汲極結構60於凹蝕的鰭片結構20上方（參見第8圖）。磊晶源極∕汲極結構60包含第一層60a，具有摻質的第一濃度、第二層60b，具有摻質的第二濃度、以及第三層60c，具有摻質的第三濃度（參見第9A-9H圖）。合併形成於鰭片結構20上方的鄰近的磊晶源極∕汲極結構60的第二層60b或第三層60c以形成合併的磊晶源極∕汲極結構。
在一些實施例中，在操作步驟S1830中，形成隔離絕緣層30於基板10上方，使得鰭片結構20的較低部分被嵌入至隔離絕緣層30中且鰭片結構20的上部部分被隔離絕緣層30暴露（參見第4圖）。
在一些實施例中，形成閘極結構包含在操作步驟S1835中形成閘極介電層42於鰭片結構20的第一部份上方以及在操作步驟S1840中形成閘極電極層44於閘極介電層42上方。在一些實施例中，方法1800包含了在操作步驟S1845中形成蓋層60d於第三層60c上方（參見第9J圖與第9K圖）。在一些實施例中，方法1800包含了在操作步驟S1850中對磊晶源極∕汲極結構60進行退火。在一些實施例中，方法1800在形成第三層60c後包含了：在操作步驟S1850中對磊晶源極∕汲極結構60進行退火、在操作步驟S1855中形成矽化物層70於第三層60c上、在操作步驟S1860中形成層間絕緣層85於矽化物層70上方、在操作步驟S1865中形成開口90於層間絕緣層85中、以及在操作步驟S1870中形成導電材料100於矽化物層70上方的開口中（參見第13-15圖）。
在一些實施例中，閘極電極結構40為犧牲閘極結構，而方法1800在形成磊晶源極∕汲極結構60的操作步驟S1825後則包含了：在操作步驟S1875中移除犧牲閘極結構40以形成閘極間距110、在操作步驟S1880中形成高介電常數閘極介電層115於閘極間距中、以及在操作步驟1885中形成金屬閘極電極層120於高介電常數閘極介電層115上方。
根據本揭露的一些實施例，第23圖繪示出製造半導體裝置的另一方法1900的製程流程圖。此方法包含了形成複數個鰭片結構於基板10上方的操作步驟S1905，其中鰭片結構20以第一方向延伸。在操作步驟S1910中，形成閘極結構40於鰭片結構20的第一部份上方，其中閘極結構40以橫跨第一方向的第二方向延伸。在一些實施例中，於操作步驟S1915中，形成鰭片遮罩層50 於鰭片結構20的側壁上。在操作步驟S1920中，凹蝕鰭片結構20的第二部分，其中第二部分位於閘極結構40的兩側。
在操作步驟S1925中，接續形成第一源極∕汲極磊晶層60a於每個凹蝕的鰭片結構20上方。接著，在操作步驟S1930中，形成第二源極∕汲極磊晶層60b於每個第一源極∕汲極磊晶層60a上方。隨後，在操作步驟S1935中，形成第三源極∕汲極磊晶層60c於第二源極∕汲極磊晶層60b上方。
在一些實施例中，方法1900包含在操作步驟S1940中形成隔離絕緣層30於基板10上方。
在一些實施例中，在操作步驟S1945中，進行離子佈植操作步驟以增加第三源極∕汲極磊晶層60c的摻質濃度。
在一些實施例中，方法1900包含了形成具有摻質的蓋層60d於第三源極∕汲極磊晶層60c上方的操作步驟S1950。在一些實施例中，方法1900包含了對第三源極∕汲極磊晶層60c進行退火的操作步驟S1955。
在一些實施例中，閘極電極結構為犧牲閘極結構，而方法1900包含了在形成磊晶源極∕汲極結構60後，移除犧牲閘極結構以形成閘極間距110的操作步驟S1960。在一些實施例中，在操作步驟S1965中，形成高介電常數閘極介電層115於閘極間距110中，而隨後在操作步驟S1970中，形成金屬閘極電極層120於高介電常數閘極介電層115上方。
在一些實施例中，在形成第三源極∕汲極磊晶層60c後，方法1900包含了對合併的第三源極∕汲極磊晶層60c進行退火的操作步驟S1955、接續形成矽化物層70於合併的第三源極∕汲極磊晶層60c上的操作步驟S1975、形成層間絕緣層85於矽化物層70上方的操作步驟S1980、形成開口90於層間絕緣層85中的操作步驟S1985、以及形成導電材料100於矽化物層70上方的開口90中的操作步驟S1990。
根據本揭露的一些實施例，第24圖繪示出製造半導體裝置的另一方法2000的製程流程圖。此方法包含了形成複數個鰭片結構於基板10上方的操作步驟S2005。在操作步驟S2010中，形成閘極結構40於鰭片結構20的第一部份上方。接著，操作步驟S2015中，凹蝕鰭片結構20的第二部分，其中第二部分位於閘極結構40的兩側。
在操作步驟S2020中，接續形成第一磊晶層60a於各個凹蝕的鰭片結構20上方，在操作步驟S2025中，形成第二磊晶層60b於各個第一磊晶層60a上方，而在操作步驟S2030中，形成第三磊晶層60c於第二磊晶層60b上方。在操作步驟S2035中，形成第四磊晶層60d於第三磊晶層60c上方。
在操作步驟S2040中，方法2000包含了對第三磊晶層60c進行退火操作步驟。在一些實施例中，在退火操作步驟S2040後，形成第四磊晶層60d。在一些實施例中，於退火操作步驟S2040後，在操作步驟S2045中，佈植鍺至第三磊晶層60c之中。在一些實施例中，方法2000包含了形成矽化物層70於第四磊晶層60d上方的操作步驟S2050。
第25A與第25B圖是根據本發明實施例，繪示出磊晶源極∕汲極結構60中的摻質分布。如第25A圖所繪示，從第三磊晶層60c的頂部一直朝下方前進至鰭片結構20，在第三磊晶層60c中具有最高的摻質的濃度且摻質的濃度從第二磊晶層60b至第一磊晶層60a一路遞減。在一些實施例中，在各個第一磊晶層60a、第二磊晶層60b、以及第三磊晶層60c之中的摻質的濃度實質上為定值。在一些實施例中，摻質的濃度在第一磊晶層60a、第二磊晶層60b、或第三磊晶層60c的厚度上的變化小於20％，然而在其他實施例中，摻質的濃度在每個層的厚度上的變化小於10％。
在第25B圖中，箭頭約於磊晶源極∕汲極結構60的中心朝水平方向前進。摻質的濃度自第一磊晶層60a一路增加至第二磊晶層60b，並繼續增加至第三磊晶層60c，其中第三磊晶層60c具有最高的摻質的濃度。接著摻質的濃度一路減少至第二磊晶層60b，並繼續減少至第一磊晶層60a。在一些實施例中，在各個第一磊晶層60a、第二磊晶層60b、以及第三磊晶層60c之中的摻質的濃度實質上為定值。在一些實施例中，摻質的濃度在第一磊晶層60a、第二磊晶層60b、或第三磊晶層60c的寬度上的變化小於20％，然而在其他實施例中，摻質的濃度在每個層的寬度上的變化小於10％。
在一些實施例中，執行額外的製程操作步驟以製造半導體裝置。其他實施例包含了在上述操作步驟之前、期間、或之後加入其他的操作步驟。在一些實施例中，方法包含了形成鰭式場效電晶體結構。在一些實施例中，方法包含了其他的操作步驟以形成複數個閘極電極於半導體基板上。在另一實施例中，目標圖案是用以在多層互連結構中形成金屬導線。例如，可形成金屬導線於基板的層間介電層（inter-layer dielectric；ILD）中，層間介電層被蝕刻以形成複數個溝槽。可填充導電材料至溝槽中，諸如金屬；而導電材料可使用諸如化學機械平坦化的處理進行拋光以暴露圖案化的層間介電層，從而形成金屬導線於層間介電層中。上述為可以使用此處所描述的方法製造及∕或改善裝置∕結構的非限制性示例。
在一些實施例中，可形成主動元件諸如二極體、場效電晶體、金屬氧化物半導體場效電晶體、互補式金屬氧化物半導體電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、鰭式場效電晶體、其他三維的場效電晶體、其他記憶單元、以及上述之組合。
本發明實施例提供了半導體裝置，其具有改善了電性參數的源極∕汲極，其中包含減少電阻。根據本發明實施例之半導體裝置具有源極∕汲極，其中源極∕汲極結構增加的體積具有高摻質的濃度。減少的電阻是由包含高摻質濃度的源極∕汲極的大體積所提供。根據本發明實施例之半導體裝置具有增加的表面積，其中金屬接觸件與高摻質濃度（亦即源極∕汲極結構的低電阻部分）的部分接觸。因此，裝置的電阻被降低。在一些實施例中，源極∕汲極結構的高摻質濃度的部分延伸至源極∕汲極結構的更深處中。
在一些實施例中，半導體裝置提供了在DC中具有約4％至約5％增幅的Ideff 。根據本發明實施例，在一些實施例中，可減少通道電阻Rc 約0.15 kohms。根據本發明實施例，在一些實施例中，可減少電阻Rp 約0.2 kohms至約0.7 kohms，其中Rp 為Rplug ＋RCSD ＋RSD ＋RLDD ＋Rov 。Rplug 為接觸插塞的電阻。RCSD 為源極∕汲極與接觸插塞之間的電阻。RSD 為源極∕汲極的電阻。RLDD 為輕摻雜汲極區的電阻。Rov 是由於輕摻雜汲極區、通道區、以及閘極之間的疊加（overlay）電阻。在一些實施路中，藉由增加摻質濃度來減少RSD 與RCSD 。根據本發明實施例，在一些實施例中，汲極引致能障下降（drain induced barrier lowering；DIBL）為約0 mV。根據本發明實施例，在一些實施例中，Ceff 增加了約1％。
應理解的是，並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。
本揭露的一實施例為一種製造半導體裝置的方法，包括形成複數個鰭片結構於基板上方，此些鰭片結構以第一方向延伸；形成閘極結構於此些鰭片結構的第一部分上方，閘極結構以橫跨第一方向的第二方向延伸；凹蝕此些鰭片結構的多個第二部分以形成此些鰭片結構的多個凹蝕部分，其中此些第二部分位於閘極結構的兩側上；以及形成多個磊晶源極∕汲極結構於此些鰭片結構的此些凹蝕部分上方，其中此些磊晶源極∕汲極結構包括第一層，具有摻質的第一濃度、第二層，具有摻質的第二濃度、以及第三層，具有摻質的第三濃度，其中第三濃度大於第二濃度，且第二濃度大於第一濃度，其中至少形成於此些鰭片結構上方之相鄰的磊晶源極∕汲極結構的此些第三層合併，從而形成合併的源極∕汲極結構，以及其中從此些相鄰的鰭片結構的上表面的水平到合併的源極∕汲極結構的下表面的最上點在實質上垂直於第一方向及第二方向的第三方向上的高度大於合併的源極∕汲極結構從合併的源極∕汲極結構的下表面的最上點到合併的源極∕汲極結構的上表面在第三方向上的厚度。在一實施例中，此方法包括形成隔離絕緣層於基板上方，使得此些鰭片結構的多個下部被嵌入至隔離絕緣層中以及此些鰭片結構的多個上部被隔離絕緣層暴露。在一實施例中，在凹蝕此些鰭片結構的此些第二部分期間，將此些鰭片結構凹蝕至低於隔離絕緣層的上表面。在一實施例中，形成鰭片遮罩層於此些鰭片結構的多個側壁上以及隔離絕緣層的上表面上。在一實施例中，此方法包括形成蓋層於此些磊晶源極∕汲極結構上方，其中蓋層具有摻質的第四濃度且第四濃度小於第三濃度。在一實施例中，此方法包括，在形成蓋層後，對此些磊晶源極∕汲極結構進行退火，以及形成金屬-半導體化合物層於此些磊晶源極∕汲極結構上。在一實施例中，此方法包括，在形成該蓋層後，對此些磊晶源極∕汲極結構進行退火，形成層間絕緣層於此些磊晶源極∕汲極結構上方，形成開口於層間絕緣層中，以及形成導電材料於開口中。在一實施例中，此方法包括形成金屬-半導體化合物層於開口中的此些磊晶源極∕汲極結構上。在一實施例中，此方法包括對此些磊晶源極∕汲極結構進行退火。
本揭露的另一實施例為一種製造半導體裝置的方法，包括形成複數個鰭片結構於基板上方，此些鰭片結構以第一方向延伸；形成閘極結構於此些鰭片結構的第一部分上方，閘極結構以橫跨第一方向的第二方向延伸；凹蝕此些鰭片結構的多個第二部分以形成此些鰭片結構的多個凹蝕部分，其中此些第二部分位於閘極結構的兩側； 形成多個第一源極∕汲極層於此些鰭片結構的各個凹蝕部分上方；形成多個第二源極∕汲極層於各個第一源極∕汲極層上方；其中此些第一源極∕汲極層與此些第二源極∕汲極層於剖面圖中為U形；以及形成多個第三源極∕汲極層於此些第二源極∕汲極層上方，其中此些第三源極∕汲極層從此些第二源極∕汲極層的最上表面延伸至此些第二源極∕汲極層的深度之中， 在剖面圖中深度大於此些第二源極∕汲極層的一半高度，其中此些第三源極∕汲極層中的摻質的濃度大於此些第二源極∕汲極層中的摻質的濃度，且此些第二源極∕汲極層中的摻質的濃度大於此些第一源極∕汲極層中的摻質的濃度。在一實施例中，此方法包括形成隔離絕緣層於基板上方，使得鰭片結構的較低部分被嵌入至隔離絕緣層中以及鰭片結構的上部部分被隔離絕緣層暴露。在一實施例中，在凹蝕鰭片結構的第二部分期間，凹蝕鰭片結構至隔離絕緣層的上表面下方。在一實施例中，第一、第二、以及第三源極∕汲極層的形成為使用以矽為主的材料以及以As、P、或Sb為主的材料。在一實施例中，此方法包括離子佈植操作步驟以增加此些第三源極∕汲極層中的摻質濃度。在一實施例中，此方法包括形成包含摻質的蓋層，其中蓋層中的摻質的濃度小於此些第三源極∕汲極層中的摻質的濃度，且其中蓋層的摻質相同或不同於此些第三源極∕汲極層中的摻質。在一實施例中，此方法包括形成鰭片遮罩層於鰭片結構的側壁上。在一實施例中，於多個相鄰的鰭片結構上之多個第三源極∕汲極層彼此合併。在一實施例中，此方法包括，在形成此些第三源極∕汲極層後，對此些合併的第三源極∕汲極層進行退火，以及形成金屬-半導體化合物層於此些合併的第三源極∕汲極層上。在一實施例中，此方法包括對此些合併的第三源極∕汲極層進行退火，形成層間絕緣層於此些合併的第三源極∕汲極層上方，形成開口於各個合併的第三源極∕汲極層上方的層間絕緣層中，以及形成導電材料於各個開口中的此些合併的第三源極∕汲極層上方。
本揭露的另一實施例為一種半導體裝置，包括複數個鰭片結構，以第一方向延伸於基板上方；閘極結構，以橫跨第一方向的第二方向延伸，設置於此些鰭片結構的第一部分上方；以及多個磊晶源極∕汲極結構，設置於此些鰭片結構的多個第二部分上方，其中此些鰭片結構的此些第二部分位於閘極結構的兩側；其中此些磊晶源極∕汲極結構包括第一層，具有摻質的第一濃度、第二層，具有摻質的第二濃度，第二層設置於第一層上方、第三層，具有摻質的第三濃度，且第三層設置於第二層上方，其中第三濃度大於第二濃度，且第二濃度大於第一濃度，其中各個磊晶源極∕汲極結構為合併的源極∕汲極結構，其中至少相鄰磊晶源極∕汲極結構的此些第三層合併，以及其中從此些相鄰鰭片結構的此些鰭片結構的此些第二部分的上表面的水平到此些合併的相鄰磊晶源極∕汲極結構的下表面的最上點在實質上垂直於第一方向及第二方向的第三方向上的高度大於合併的源極∕汲極結構從此些合併的相鄰磊晶源極∕汲極結構的下表面的最上點到此些合併的相鄰源極∕汲極結構的上表面在第三方向上的厚度。在一實施例中，摻質的第三濃度之範圍為1×1021 atoms∕cm3 至5×1021 atoms∕cm3 。在一實施例中，摻質的第三濃度之範圍為3×1021 atoms∕cm3 至4.5×1021 atoms∕cm3 。在一實施例中，摻質的第二濃度之範圍為0.9×1020 atoms∕cm3 至2×1021 atoms∕cm3 。在一實施例中，在第三方向上的高度對此些合併的相鄰磊晶源極∕汲極結構的厚度之比例的範圍為1.05至3.0。在一實施例中，在第三方向上的高度對此些合併的相鄰磊晶源極∕汲極結構的厚度之比例的範圍為1.2至2.0。在一實施例中，在第三方向上的高度範圍為約20.1奈米至約75奈米，而合併的相鄰磊晶源極∕汲極結構的厚度範圍為約20奈米至約25奈米。在一實施例中，摻質至少是選自As、P、以及Sb的一組組合。在一實施例中，半導體裝置包括設置含有摻質的蓋層於磊晶源極∕汲極結構上方，其中摻質的濃度小於第三層中的摻質濃度。在一實施例中，蓋層包含矽以及鍺。
本揭露的另一實施例為一種半導體裝置，包括複數個鰭片結構，以第一方向延伸於基板上方。閘極結構，以橫跨第一方向的第二方向延伸，設置於此些鰭片結構的第一部分上方。鰭片結構的第二部分，被凹蝕以形成凹蝕的鰭片結構，其中第二部分位於閘極結構的兩側。第一磊晶層，形成於每個凹蝕的鰭片結構上方；以及第二磊晶層，形成於每個第一磊晶層上方。第一源極∕汲極層與第二源極∕汲極層於剖面圖中為U形。第三磊晶層，形成於第二磊晶層上方。第三磊晶層延伸至第二磊晶層中，如剖面示意圖所繪示。第三磊晶層中摻質的濃度大於第二磊晶層中摻質的濃度，而第二磊晶層中摻質的濃度大於第一磊晶層中摻質的濃度。第四磊晶層，形成於第三磊晶層上方，其中第四磊晶層具有摻質的濃度小於第三磊晶層中摻質的濃度，且其中第四磊晶層中的摻質等於或不同於第三磊晶層中的摻質。在一實施例中，第一、第二、以及第三源極∕汲極層的形成是使用以矽為主的材料以及摻質源材料。在一實施例中，以矽為主的材料為有機矽烷。在一實施例中，摻質源材料是選自磷、砷、烷基磷、以及烷基砷。在一實施例中，摻質源材料包含磷二聚體。在一實施例中，此方法包含對第三磊晶層執行退火的操作步驟。在一實施例中，退火操作步驟包含毫秒級退火、微秒級單步驟退火、雷射單步驟退火、動態表面退火、或者微波退火。在一實施例中，在退火操作步驟後，佈植鍺至第三磊晶層之中。在一實施例中，此方法包括形成金屬-半導體化合物層於第四磊晶層上方。在一實施例中，鄰近鰭片結構上的第三磊晶層彼此合併。
本揭露的另一實施例為一種半導體裝置，包括複數個鰭片結構，以第一方向延伸於基板上方。閘極結構，以橫跨第一方向的第二方向延伸，設置於此些鰭片結構的第一部分上方。鰭片遮罩層，設置於鰭片結構的側壁上。第一源極∕汲極層，設置於每個鰭片結構的第二部分上方。鰭片結構的第二部分的最上表面低於鰭片結構的第一部份的最上表面的水平，如剖面示意圖所繪示。第二源極∕汲極層，設置於每個第一源極∕汲極層上方。第一與第二源極∕汲極層在剖面示意圖中為U形，而第三源極∕汲極層設置於第二源極∕汲極層上方。第三源極∕汲極層從第二源極∕汲極層的最上表面延伸至第二源極∕汲極層的深度之中， 在剖面圖中深度大於第二源極∕汲極層的一半高度。第三源極∕汲極層中摻質的濃度大於第二源極∕汲極層中摻質的濃度，而第二源極∕汲極層中摻質的濃度大於第一源極∕汲極層中摻質的濃度。在一實施例中，第三源極∕汲極層中摻質的濃度範圍為1×1021 atoms∕cm3 至5×1021 atoms∕cm3 。在一實施例中，第二源極∕汲極層中摻質的濃度範圍為9.0×1020 atoms∕cm3 至2×1021 atoms∕cm3 。在一實施例中，摻質至少是選自As、P、以及Sb的一組組合。在一實施例中，半導體裝置包括設置含有摻質的蓋層於第三源極∕汲極層上方，其中摻質的濃度小於第三源極∕汲極層中的摻質濃度，且蓋層中的摻質等於或不同於第三源極∕汲極層中的摻質。在一實施例中，蓋層包含矽以及鍺。在一實施例中，半導體裝置包含設置矽化物層於蓋層上方。在一實施例中，設置於鄰近鰭片結構上方的第三源極∕汲極層被合併。在一實施例中，第三源極∕汲極層包含SiP。在一實施例中，閘極結構包含高介電常數閘極介電層以及金屬閘極電極層。
本揭露的另一實施例為一種半導體裝置，包括複數個鰭片結構，以第一方向延伸於基板上方。閘極結構，以橫跨第一方向的第二方向延伸，設置於此些鰭片結構的第一部分上方。第一磊晶層，設置於每個鰭片結構的第二部分上方。第二部分位於閘極結構的兩側，且第二部分的最上表面在剖面示意圖中低於第一部份的最上表面的水平。第二磊晶層，設置於第一磊晶層上方。第一與第二磊晶層在剖面示意圖中為U形。第三磊晶層，設置於第二磊晶層上方並填充第一與第二磊晶層的U形。第三磊晶層中摻質的濃度大於第二磊晶層中摻質的濃度，而第二磊晶層中摻質的濃度大於第一磊晶層中摻質的濃度。第四磊晶層，具有摻質的濃度小於第三磊晶層中摻質的濃度，設置於第三磊晶層上方。第四磊晶層的摻質等於或不同於第三磊晶層中的摻質。在一實施例中，第三磊晶層中摻質的濃度範圍為1×1021 atoms∕cm3 至5×1021 atoms∕cm3 。在一實施例中，第二磊晶層中摻質的濃度範圍為9.0×1020 atoms∕cm3 至2×1021 atoms∕cm3 。在一實施例中，摻質至少是選自As、P、以及Sb的一組組合。在一實施例中，第四磊晶層包含矽以及鍺。在一實施例中，半導體裝置包含設置金屬-半導體化合物層於第四磊晶層上方。在一實施例中，設置於鄰近鰭片結構上方的第三磊晶層被合併。在一實施例中，合併的第三磊晶層的厚度範圍為約20奈米至約25奈米。在一實施例中，第三磊晶層包含SiP。在一實施例中，閘極結構包含高介電常數閘極介電層以及金屬閘極電極層。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:基板 10M:台地狀基板 15:硬遮罩層 15A:墊氧化層 15B:遮罩層 20:鰭片結構 24:源極∕汲極凹槽 30:隔離絕緣層∕淺溝槽隔離層 40:閘極結構 42:介電層 44:閘極圖案 46:絕緣蓋層 48:閘極側壁間隔物 50:鰭片遮罩層 55:袖狀部分 60:磊晶源極∕汲極結構 60a:第一源極∕汲極磊晶層 60b:第二源極∕汲極磊晶層 60c:第三源極∕汲極磊晶層 60d:第四源極∕汲極磊晶層 65:孔洞 65’:孔洞 70:金屬-半導體化合物層 72:金屬層 80:絕緣層 85:第二層間介電層 90:接觸通孔 100:接觸插塞 110:閘極間距 115:閘極介電層 120:金屬閘極電極 H1:高度 H2:高度 H3:高度 H4:深度 H5:厚度 H6:高度 H7:厚度 H8:高度 H9:深度 H10:高度 H11:高度 H12:高度 S1:間距 W1:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第2圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第3圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第4圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第5A、5B圖以及第5C圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第6圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第7圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第8圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第9A、9B、9C、9D、9E、9F、9G、9H、9I、9J、9K圖以及第9L圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段。 第10A圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。第10B、10C、10D圖以及第10E圖繪示出於第10A圖中的金屬-半導體化合物層的形成的詳細示意圖。 第11圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第12圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第13圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第14圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第15圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第16圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第17圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第18圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第19圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第20圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第21圖是根據本揭露的一實施例，繪示出半導體裝置的連續製造操作步驟的各種階段之其中一階段。 第22圖是根據本揭露的多個實施例，繪示出半導體裝置的製造操作步驟的製程流程圖。 第23圖是根據本揭露的多個實施例，繪示出半導體裝置的製造操作步驟的製程流程圖。 第24圖是根據本揭露的多個實施例，繪示出半導體裝置的製造操作步驟的製程流程圖。 第25A圖以及第25B圖是根據本揭露的多個實施例，繪示出源極∕汲極結構中的摻質分布圖。
10M:台地狀基板
20:鰭片結構
30:隔離絕緣層/淺溝槽隔離層
50:鰭片遮罩層
60:磊晶源極/汲極結構
65:孔洞
70:金屬-半導體化合物層
80:絕緣層
85:第二層間介電層
100:接觸插塞

Claims (20)

  1. 一種積體電路裝置的製造方法，包括： 形成複數個鰭片結構於一基板上方，該些鰭片結構以一第一方向延伸； 形成一閘極結構於該些鰭片結構的一第一部分上方，該閘極結構以橫跨該第一方向的一第二方向延伸； 凹蝕該些鰭片結構的多個第二部分以形成該些鰭片結構的多個凹蝕部分，其中該些第二部分位於該閘極結構的兩側上；以及 形成多個磊晶源極∕汲極結構於該些鰭片結構的該些凹蝕部分上方， 其中該些磊晶源極∕汲極結構包括一第一層，具有一摻質的一第一濃度、一第二層，具有該摻質的一第二濃度、以及一第三層，具有該摻質的一第三濃度， 其中該第三濃度大於該第二濃度，且該第二濃度大於該第一濃度， 其中至少形成於該些鰭片結構上方之相鄰的磊晶源極∕汲極結構的該些第三層合併，從而形成一合併的源極∕汲極結構，以及 其中從該些相鄰的鰭片結構的上表面的水平到該合併的源極∕汲極結構的下表面的最上點在實質上垂直於該第一方向及該第二方向的一第三方向上的高度大於該合併的源極∕汲極結構從該合併的源極∕汲極結構的下表面的最上點到該合併的源極∕汲極結構的上表面在該第三方向上的厚度。
  2. 如請求項1之積體電路裝置的製造方法，更包括 形成一隔離絕緣層於該基板上方，使得該些鰭片結構的多個下部被嵌入至該隔離絕緣層中以及該些鰭片結構的多個上部被該隔離絕緣層暴露。
  3. 如請求項2之積體電路裝置的製造方法，其中在凹蝕該些鰭片結構的該些第二部分期間，將該些鰭片結構凹蝕至低於該隔離絕緣層的上表面。
  4. 如請求項2之積體電路裝置的製造方法，更包括形成一鰭片遮罩層於該些鰭片結構的多個側壁上以及該隔離絕緣層的上表面上。
  5. 如請求項1之積體電路裝置的製造方法，更包括形成一蓋層於該些磊晶源極∕汲極結構上方，其中該蓋層具有一摻質的一第四濃度且該第四濃度小於該第三濃度。
  6. 如請求項5之積體電路裝置的製造方法，在形成該蓋層後，更包括： 對該些磊晶源極∕汲極結構進行退火；以及 形成一金屬-半導體化合物層於該些磊晶源極∕汲極結構上。
  7. 如請求項5之積體電路裝置的製造方法，在形成該蓋層後，更包括： 對該些磊晶源極∕汲極結構進行退火； 形成一層間（interlayer）絕緣層於該些磊晶源極∕汲極結構上方； 形成一開口於該層間絕緣層中；以及 形成一導電材料於該開口中。
  8. 如請求項7之積體電路裝置的製造方法，更包括在形成該導電材料前，形成一金屬-半導體化合物層於該開口中的該些磊晶源極∕汲極結構上。
  9. 如請求項1之積體電路裝置的製造方法，更包括對該些磊晶源極∕汲極結構進行退火。
  10. 一種積體電路裝置的製造方法，包括： 形成複數個鰭片結構於一基板上方，該些鰭片結構以一第一方向延伸； 形成一閘極結構於該些鰭片結構的一第一部分上方，該閘極結構以橫跨該第一方向的一第二方向延伸； 凹蝕該些鰭片結構的多個第二部分以形成該些鰭片結構的多個凹蝕部分，其中該些第二部分位於該閘極結構的兩側； 形成多個第一源極∕汲極層於該些鰭片結構的各個凹蝕部分上方； 形成多個第二源極∕汲極層於各個第一源極∕汲極層上方； 其中該些第一源極∕汲極層與該些第二源極∕汲極層於剖面圖中為U形；以及 形成多個第三源極∕汲極層於該些第二源極∕汲極層上方， 其中該些第三源極∕汲極層從該些第二源極∕汲極層的最上表面延伸至該些第二源極∕汲極層的一深度之中， 在剖面圖中該深度大於該些第二源極∕汲極層的一半高度， 其中該些第三源極∕汲極層中的一摻質的一濃度大於該些第二源極∕汲極層中的該摻質的一濃度，且該些第二源極∕汲極層中的該摻質的該濃度大於該些第一源極∕汲極層中的該摻質的一濃度。
  11. 如請求項10之積體電路裝置的製造方法，更包括一離子佈植操作步驟以增加該些第三源極∕汲極層中的該摻質濃度。
  12. 如請求項10之積體電路裝置的製造方法，更包括形成包含一摻質的一蓋層，其中該蓋層中的該摻質的一濃度小於該些第三源極∕汲極層中的該摻質的該濃度，且其中該蓋層的該摻質相同或不同於該些第三源極∕汲極層中的該摻質。
  13. 如請求項10之積體電路裝置的製造方法，其中於多個相鄰的鰭片結構上之多個第三源極∕汲極層彼此合併。
  14. 如請求項13之積體電路裝置的製造方法，在形成該些第三源極∕汲極層後，更包括： 對該些合併的第三源極∕汲極層進行退火；以及 形成一金屬-半導體化合物層於該些合併的第三源極∕汲極層上。
  15. 如請求項13之積體電路裝置的製造方法，更包括： 對該些合併的第三源極∕汲極層進行退火； 形成一層間絕緣層於該些合併的第三源極∕汲極層上方； 形成一開口於各個合併的第三源極∕汲極層上方的該層間絕緣層中；以及 形成一導電材料於各個開口中的該些合併的第三源極∕汲極層上方。
  16. 一種積體電路裝置，包括： 複數個鰭片結構，以一第一方向延伸於一基板上方； 一閘極結構，以橫跨該第一方向的一第二方向延伸，設置於該些鰭片結構的一第一部分上方；以及 多個磊晶源極∕汲極結構，設置於該些鰭片結構的多個第二部分上方， 其中該些鰭片結構的該些第二部分位於該閘極結構的兩側； 其中該些磊晶源極∕汲極結構包括一第一層，具有一摻質的一第一濃度、一第二層，具有該摻質的一第二濃度，該第二層設置於該第一層上方、一第三層，具有該摻質的一第三濃度，且該第三層設置於該第二層上方， 其中該第三濃度大於該第二濃度，且該第二濃度大於該第一濃度， 其中各個磊晶源極∕汲極結構為一合併的源極∕汲極結構， 其中至少相鄰磊晶源極∕汲極結構的該些第三層合併，以及 其中從該些相鄰鰭片結構的該些鰭片結構的該些第二部分的上表面的水平到該些合併的相鄰磊晶源極∕汲極結構的下表面的最上點在實質上垂直於該第一方向及該第二方向的一第三方向上的高度大於該合併的源極∕汲極結構從該些合併的相鄰磊晶源極∕汲極結構的下表面的最上點到該些合併的相鄰源極∕汲極結構的上表面在該第三方向上的厚度。
  17. 如請求項16之積體電路裝置，其中該摻質的該第三濃度之範圍為1×1021 atoms∕cm3 至5×1021 atoms∕cm3 。
  18. 如請求項16之積體電路裝置，其中該摻質的該第三濃度之範圍為3×1021 atoms∕cm3 至4.5×1021 atoms∕cm3 。
  19. 如請求項16之積體電路裝置，其中該摻質的該第二濃度之範圍為0.9×1020 atoms∕cm3 至2×1021 atoms∕cm3 。
  20. 如請求項16之積體電路裝置，其中在該第三方向上的高度對該些合併的相鄰磊晶源極∕汲極結構的厚度之比例的範圍為1.05至3.0。
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Publication number Priority date Publication date Assignee Title
US10164096B2 (en) * 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US11222951B2 (en) * 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11195951B2 (en) * 2018-11-27 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-aligned wavy contact profile and method of forming the same

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