CN113687791B - 基于预读取和分支判断机制的存储器数据快速读取装置 - Google Patents

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Abstract

本发明属于计算机存储技术领域，具体涉及一种基于预读取和分支判断机制的存储器数据快速读取装置。所述存储器数据快速读取装置包括：处理器、APB总线模块、存储器、预处理模块；本发明根据APB总线接口访问机制的特点，利用预读取机制和分支判断机制实现了对于存储器提前发送命令和读取数据，使得APB总线接口减少了数据送出的等待时间，提高数据读取速度的同时保持了系统的兼容性、易用性和可维护性，具有十分重要的应用意义。

Description

基于预读取和分支判断机制的存储器数据快速读取装置
技术领域
本发明属于计算机存储技术领域，具体涉及一种基于预读取和分支判断机制的存储器数据快速读取装置。
背景技术
目前嵌入式系统或ASIC芯片中广泛使用APB总线对存储器进行数据访问，APB总线通过命令发送、数据锁存的方式进行数据读取操作，由于存储器本身的数据接口存在延迟的情况下，APB总线接口对于存储器的数据访问速度存在一定的限制，在某些对于存储器数据读取速度要求比较高的使用条件下无法满足需求。
具体而言，对于一种典型的APB接口连接存储器的架构模式，其连接关系如图1-1所示。
图1-1列出了常规的APB总线接口连接方式，在常规APB总线接口连接方式方面，处理器通过APB总线访问存储器芯片。处理器与APB总线通过ADDR地址信号、DATA数据信号、SEL片选信号和WR/RD读写信号进行交互；APB总线与存储器通过ADDR地址信号、PRDATA读信号、PSEL片选信号、PENABLE使能信号和PWRITE写信号进行交互。
其访问时序如图2所示。整个读周期由4个时钟周期组成，分别为T1、T2、T3、T4表示。其中T1周期为准备周期，接收处理器的读命令并进行逻辑转换，将处理器的读信号转换为PWRITE写信号；在T2周期中，APB总线将T1周期转换好的PWRITE写信号进行置位，向存储器传送读命令并发送PSEL片选信号选中存储器芯片，使存储器芯片处于数据准备阶段；在T3周期中，PENABLE使能信号有效，通知存储器发送数据；在T4阶段中，PSEL片选信号无效，切断APB总线与存储器之间的通讯，完成一次读操作。
在实际通讯过程中，由于存储器在T2阶段才接收到读数据操作命令，其完成命令执行和数据搬运等操作都需要一定时间、数据通路上存在一定延时，并且下一个周期就需要将数据送出。这些因素限制了读取周期的最小时间，即APB接口对于存储器的读取速度。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：本发明的目的在于提供一种提高基于APB总线接口的存储器数据读取速度的装置。
(二)技术方案
为解决上述技术问题，本发明提供一种基于预读取和分支判断机制的存储器数据快速读取装置，所述存储器数据快速读取装置包括：处理器、APB总线模块、存储器、预处理模块；其中，
所述处理器与APB总线模块通过ADDR地址信号、DATA数据信号和SEL片选信号进行数据交互；
所述处理器与预处理模块通过ADDR地址信号和WR/RD读写信号进行交互；
所述APB总线模块与存储器通过PRDATA读信号、PSEL片选信号和PENABLE使能信号进行交互；所述预处理模块与存储器通过ADDR地址信号和WR/RD读写信号进行交互；
所述基于预读取和分支判断机制的存储器数据快速读取装置的工作过程如下：
(1)预读取环节
预处理模块接收来自处理器的ADDR地址信号，对处理器的地址进行判断，如果地址属于存储器，则将ADDR地址信号在APB总线T1周期送到存储器接口，并进行默认读操作，存储器提前进行数据读取操作；
(2)分支判断环节
在T1周期预处理模块进行分支判断，如果来自处理器的WR/RD读写信号是读操作，则不做任何操作，如果来自处理器的WR/RD读写信号是写操作，则通过改变WR/RD信号告知存储器放弃读取的数据；
(3)数据读取环节
在T2周期，如果是读操作，存储器已经准备好数据并发送到DATA总线，APB接口直接将PENABLE使能信号置位，提前直接读走数据；
(4)周期结束环节
在T3阶段中，PSEL片选信号无效，切断APB总线与存储器之间的通讯，完成一次读操作。
其中，所述预读取环节中，处理器发送包含所要读取存储器地址的ADDR地址信号，预处理模块接收到该存储器地址后对地址进行译码，判断是否是存储器的地址域。
其中，所述预读取环节中，如果该存储器地址不属于存储器的地址范围，则不对存储器进行地址传送；如果该存储器地址为存储器的地址范围，则进行预读取操作。
其中，所述预读取环节中，预处理模块在接收到属于存储器的存储器地址后，默认处理器的的WR/RD读写信号是进行读操作，在处理器WR/RD读写信号有效前就提前产生读信号对存储器进行读操作。
其中，所述预读取环节中，预处理模块在APB总线的T1周期输出ADDR地址信号和RD读信号给存储器。
其中，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是写操作，则中止存储器的读操作，丢弃存储器读出的数据。
其中，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是读操作，则不做任何操作。
其中，所述数据读取环节中，如果是读操作，则在APB总线的T2周期内，将存储器准备好的数据送到APB总线上供处理器进行读取。
其中，所述方法增加了分支判断机制，总线在T1周期接收到地址有效的信号后为了节省操作时间，默认判断为处理器读操作，对存储器进行预读取操作，如果处理器为写操作，则通过分支判断功能将读操作中止，总线改为写操作。
其中，所述方法在APB接口总线的基础上进一步提高总线对于存储器的访问读取速度，解决由于存储器操作延迟和总线操作周期带来的访问速度的限制，满足系统高速处理数据的需求。
(三)有益效果
与现有技术相比较，本发明提供一种存储器数据快速读取方法，可以应用在采用APB接口进行存储器操作的硬件系统中。具体是为了解决由于APB总线访问机制对于存储器数据读取速度的限制的问题。本发明根据APB总线接口访问机制的特点，利用预读取机制和分支判断机制实现了对于存储器提前发送命令和读取数据，使得APB总线接口减少了数据送出的等待时间，提高数据读取速度的同时保持了系统的兼容性、易用性和可维护性，具有十分重要的应用意义。
具体而言，本发明的技术优势在于：
(1)可以在APB接口总线的基础上进一步提高总线对于存储器的访问读取速度，解决由于存储器操作延迟和总线操作周期带来的访问速度的限制，满足系统高速处理数据的需求。
(2)本发明通过对APB总线接口与存储器接口之间增加逻辑控制模块，对总线读操作机制进行调整，采用预读取方式在T1阶段将处理器发出的地址信号提前传送给存储器芯片，并提前进行读操作，使存储器进行数据读取，减少了总线等待存储器操作的时间；
(3)该模块采取了预读取机制进行提前对存储器进行读取，并不改变APB总线信号数量和种类；
(4)本发明增加了分支判断机制，总线在T1周期接收到地址有效的信号后为了节省操作时间，默认判断为处理器读操作，对存储器进行预读取操作，如果处理器为写操作，则通过分支判断功能将读操作中止，总线改为写操作；
(5)该电路采用分支判断机制对于处理器的操作进行判断和及时更正，在判断错误时不会影响处理器对于存储器的操作；
(6)该电路可以封装成为一个标准通用模块，在设计时加入电路之中而不用进行重新设计，具有很好的可重用性；
(7)该模块完全由硬件实现，不需要软件即可实现存储器接口的提速，在一定程度上节省了时间和成本。
附图说明
图1-1为标准APB接口架构原理图。
图1-2为本发明技术方案中APB接口架构原理图。
图2为APB接口时序图。
图3为本方案工作流程图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决上述技术问题，本发明提供一种基于预读取和分支判断机制的存储器数据快速读取装置，如图1-2所示，所述存储器数据快速读取装置包括：处理器、APB总线模块、存储器、预处理模块；其中，
所述处理器与APB总线模块通过ADDR地址信号、DATA数据信号和SEL片选信号进行数据交互；
所述处理器与预处理模块通过ADDR地址信号和WR/RD读写信号进行交互；
所述APB总线模块与存储器通过PRDATA读信号、PSEL片选信号和PENABLE使能信号进行交互；所述预处理模块与存储器通过ADDR地址信号和WR/RD读写信号进行交互；
所述基于预读取和分支判断机制的存储器数据快速读取装置的工作过程如下：
(1)预读取环节
预处理模块接收来自处理器的ADDR地址信号，对处理器的地址进行判断，如果地址属于存储器，则将ADDR地址信号在APB总线T1周期送到存储器接口，并进行默认读操作，存储器提前进行数据读取操作；
(2)分支判断环节
在T1周期预处理模块进行分支判断，如果来自处理器的WR/RD读写信号是读操作，则不做任何操作，如果来自处理器的WR/RD读写信号是写操作，则通过改变WR/RD信号告知存储器放弃读取的数据；
(3)数据读取环节
在T2周期，如果是读操作，存储器已经准备好数据并发送到DATA总线，APB接口直接将PENABLE使能信号置位，提前直接读走数据；
(4)周期结束环节
在T3阶段中，PSEL片选信号无效，切断APB总线与存储器之间的通讯，完成一次读操作。
其中，所述预读取环节中，处理器发送包含所要读取存储器地址的ADDR地址信号，预处理模块接收到该存储器地址后对地址进行译码，判断是否是存储器的地址域。
其中，所述预读取环节中，如果该存储器地址不属于存储器的地址范围，则不对存储器进行地址传送；如果该存储器地址为存储器的地址范围，则进行预读取操作。
其中，所述预读取环节中，预处理模块在接收到属于存储器的存储器地址后，默认处理器的的WR/RD读写信号是进行读操作，在处理器WR/RD读写信号有效前就提前产生读信号对存储器进行读操作。
其中，所述预读取环节中，预处理模块在APB总线的T1周期输出ADDR地址信号和RD读信号给存储器。
其中，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是写操作，则中止存储器的读操作，丢弃存储器读出的数据。
其中，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是读操作，则不做任何操作。
其中，所述数据读取环节中，如果是读操作，则在APB总线的T2周期内，将存储器准备好的数据送到APB总线上供处理器进行读取。
其中，所述方法增加了分支判断机制，总线在T1周期接收到地址有效的信号后为了节省操作时间，默认判断为处理器读操作，对存储器进行预读取操作，如果处理器为写操作，则通过分支判断功能将读操作中止，总线改为写操作。
其中，所述方法在APB接口总线的基础上进一步提高总线对于存储器的访问读取速度，解决由于存储器操作延迟和总线操作周期带来的访问速度的限制，满足系统高速处理数据的需求。
此外，本发明还提供一种存储器数据快速读取方法，如图1-2所示，为本发明的APB总线接口连接方式，在常规的APB接口连接基础上增加了预处理模块；所述存储器数据快速读取方法基于存储器数据快速读取系统来实施，所述存储器数据快速读取系统包括：处理器、APB总线模块、存储器、预处理模块；其中，
所述处理器与APB总线模块通过ADDR地址信号、DATA数据信号和SEL片选信号进行数据交互；
所述处理器与预处理模块通过ADDR地址信号和WR/RD读写信号进行交互；
所述APB总线模块与存储器通过PRDATA读信号、PSEL片选信号和PENABLE使能信号进行交互；所述预处理模块与存储器通过ADDR地址信号和WR/RD读写信号进行交互；
所述方法包括如下步骤：
步骤1：预处理模块接收来自处理器的ADDR地址信号，对处理器的地址进行判断，如果地址属于存储器，则将ADDR地址信号在APB总线T1周期送到存储器接口，并进行默认读操作，存储器提前进行数据读取操作；
步骤2：在T1周期预处理模块进行分支判断，如果来自处理器的WR/RD读写信号是读操作，则不做任何操作，如果来自处理器的WR/RD读写信号是写操作，则通过改变WR/RD信号告知存储器放弃读取的数据；
步骤3：在T2周期，如果是读操作，存储器已经准备好数据并发送到DATA总线，APB接口直接将PENABLE使能信号置位，提前直接读走数据；
步骤4：在T3阶段中，PSEL片选信号无效，切断APB总线与存储器之间的通讯，完成一次读操作。
其中，所述步骤1中，处理器发送包含所要读取存储器地址的ADDR地址信号，预处理模块接收到该存储器地址后对地址进行译码，判断是否是存储器的地址域。
其中，所述步骤1中，如果该存储器地址不属于存储器的地址范围，则不对存储器进行地址传送；如果该存储器地址为存储器的地址范围，则进行预读取操作。
其中，所述步骤1中，预处理模块在接收到属于存储器的存储器地址后，默认处理器的的WR/RD读写信号是进行读操作，在处理器WR/RD读写信号有效前就提前产生读信号对存储器进行读操作。
其中，所述步骤1中，预处理模块在APB总线的T1周期输出ADDR地址信号和RD读信号给存储器。
其中，所述步骤2中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是写操作，则中止存储器的读操作，丢弃存储器读出的数据。
其中，所述步骤2中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是读操作，则不做任何操作。
其中，所述步骤3中，如果是读操作，则在APB总线的T2周期内，将存储器准备好的数据送到APB总线上供处理器进行读取。
其中，所述方法增加了分支判断机制，总线在T1周期接收到地址有效的信号后为了节省操作时间，默认判断为处理器读操作，对存储器进行预读取操作，如果处理器为写操作，则通过分支判断功能将读操作中止，总线改为写操作。
其中，所述方法在APB接口总线的基础上进一步提高总线对于存储器的访问读取速度，解决由于存储器操作延迟和总线操作周期带来的访问速度的限制，满足系统高速处理数据的需求。
实施例1
本实施例在数据传输过程方面详见发明内容。
1、在系统接口方面，传统的连接方式是处理器和存储器之间通过APB总线接口连接，二者通过APB总线进行数据交互；本发明增加了预处理和分支判断机制，该模块将处理器的地址信号、读写信号进行处理传送给存储器，并不通过APB总线。
2、提速机理方面，通过预处理和分支判断模块将地址信号和读写信号从处理器直接引出，在APB总线的T1阶段就将地址和读写信号送到存储器，使存储器开始数据操作，在T2周期就将数据准备好送给APB总线，避免了总线等待存储器处理数据的情况出现。
3、提速操作过程方面，分为以下过程(以一次完整的处理器读操作为例)：
首先，处理器发送所要读取存储器的地址，预处理模块接收到该地址后对地址进行译码，判断是否是存储器的地址域，如果该地址不属于存储器的地址范围，则不对存储器进行地址传送；如果该地址为存储器的地址范围，则进行预读取操作。
其次，预处理模块在接收到属于存储器的地址后，默认处理器是进行读操作，在处理器读写信号有效前就提前产生读信号对存储器进行读操作，即在APB总线的T1周期输出地址信号和读信号给存储器；如果处理器是写操作，则中止存储器的读操作，丢弃存储器读出的数据。
最后，在APB总线的T2周期将存储器准备好的数据送到APB总线上供处理器进行读取。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述存储器数据快速读取装置包括：处理器、APB总线模块、存储器、预处理模块；其中，
所述处理器与APB总线模块通过ADDR地址信号、DATA数据信号和SEL片选信号进行数据交互；
所述处理器与预处理模块通过ADDR地址信号和WR/RD读写信号进行交互；
所述APB总线模块与存储器通过PRDATA读信号、PSEL片选信号和PENABLE使能信号进行交互；所述预处理模块与存储器通过ADDR地址信号和WR/RD读写信号进行交互；
所述基于预读取和分支判断机制的存储器数据快速读取装置的工作过程如下：
(1)预读取环节
预处理模块接收来自处理器的ADDR地址信号，对处理器的地址进行判断，如果地址属于存储器，则将ADDR地址信号在APB总线T1周期送到存储器接口，并进行默认读操作，存储器提前进行数据读取操作；
(2)分支判断环节
在T1周期预处理模块进行分支判断，如果来自处理器的WR/RD读写信号是读操作，则不做任何操作，如果来自处理器的WR/RD读写信号是写操作，则通过改变WR/RD信号告知存储器放弃读取的数据；
(3)数据读取环节
在T2周期，如果是读操作，存储器已经准备好数据并发送到DATA总线，APB接口直接将PENABLE使能信号置位，提前直接读走数据；
(4)周期结束环节
在T3阶段中，PSEL片选信号无效，切断APB总线与存储器之间的通讯，完成一次读操作。
2.如权利要求1所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述预读取环节中，处理器发送包含所要读取存储器地址的ADDR地址信号，预处理模块接收到该存储器地址后对地址进行译码，判断是否是存储器的地址域。
3.如权利要求2所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述预读取环节中，如果该存储器地址不属于存储器的地址范围，则不对存储器进行地址传送；如果该存储器地址为存储器的地址范围，则进行预读取操作。
4.如权利要求3所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述预读取环节中，预处理模块在接收到属于存储器的存储器地址后，默认处理器的的WR/RD读写信号是进行读操作，在处理器WR/RD读写信号有效前就提前产生读信号对存储器进行读操作。
5.如权利要求4所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述预读取环节中，预处理模块在APB总线的T1周期输出ADDR地址信号和RD读信号给存储器。
6.如权利要求5所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是写操作，则中止存储器的读操作，丢弃存储器读出的数据。
7.如权利要求5所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述分支判断环节中，APB总线的T1周期内，预处理模块还判断处理器当前的WR/RD读写信号，如果是读操作，则不做任何操作。
8.如权利要求7所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述数据读取环节中，如果是读操作，则在APB总线的T2周期内，将存储器准备好的数据送到APB总线上供处理器进行读取。
9.如权利要求1所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述方法增加了分支判断机制，总线在T1周期接收到地址有效的信号后为了节省操作时间，默认判断为处理器读操作，对存储器进行预读取操作，如果处理器为写操作，则通过分支判断功能将读操作中止，总线改为写操作。
10.如权利要求1所述的基于预读取和分支判断机制的存储器数据快速读取装置，其特征在于，所述方法在APB接口总线的基础上进一步提高总线对于存储器的访问读取速度，解决由于存储器操作延迟和总线操作周期带来的访问速度的限制，满足系统高速处理数据的需求。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183843A (ja) * 1998-12-21 2000-06-30 Fujitsu Ltd 可変フレーム送受信方法及び装置
CN1650259A (zh) * 2002-04-30 2005-08-03 皇家飞利浦电子股份有限公司 具有非易失性存储器的集成电路以及用于从所述存储器中取数据的方法
CN101308450A (zh) * 2008-06-27 2008-11-19 北京中星微电子有限公司 Fifo控制电路及控制方法
CN109582228A (zh) * 2018-11-15 2019-04-05 深圳忆联信息系统有限公司 基于nand闪存控制器的自动读重试的硬件加速方法及装置
CN112965924A (zh) * 2021-02-26 2021-06-15 西安微电子技术研究所 一种AHB-to-AXI桥接器及激进式处理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9904472B2 (en) * 2015-01-30 2018-02-27 Sandisk Technologies Llc Memory system and method for delta writes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183843A (ja) * 1998-12-21 2000-06-30 Fujitsu Ltd 可変フレーム送受信方法及び装置
CN1650259A (zh) * 2002-04-30 2005-08-03 皇家飞利浦电子股份有限公司 具有非易失性存储器的集成电路以及用于从所述存储器中取数据的方法
CN101308450A (zh) * 2008-06-27 2008-11-19 北京中星微电子有限公司 Fifo控制电路及控制方法
CN109582228A (zh) * 2018-11-15 2019-04-05 深圳忆联信息系统有限公司 基于nand闪存控制器的自动读重试的硬件加速方法及装置
CN112965924A (zh) * 2021-02-26 2021-06-15 西安微电子技术研究所 一种AHB-to-AXI桥接器及激进式处理方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J Mukunthan；et. ; al. .Design And Implementation Of Amba Apb Protocol.IOP Conference Series: Materials Science and Engineering.2021,全文. *
面向智能硬件的低功耗加速器系统设计;冯艳华;《中国优秀硕士学位论文全文数据库》;全文 *

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