JP2000183843A - 可変フレーム送受信方法及び装置 - Google Patents

可変フレーム送受信方法及び装置

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JP2000183843A
JP2000183843A JP36252698A JP36252698A JP2000183843A JP 2000183843 A JP2000183843 A JP 2000183843A JP 36252698 A JP36252698 A JP 36252698A JP 36252698 A JP36252698 A JP 36252698A JP 2000183843 A JP2000183843 A JP 2000183843A
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transmission
reception
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machine cycle
signal
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JP36252698A
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Kazuhiro Sato
和弘 佐藤
Suetoshi Katayama
季利 片山
Sadao Toki
定雄 土岐
Kazutomo Kon
一智 今
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Fujitsu Ltd
Fujitsu I Network Systems Ltd
Original Assignee
Fujitsu Ltd
Fujitsu I Network Systems Ltd
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Abstract

(57)【要約】 【課題】データ回線の動的な割当変更に伴うキャリアフ
レーム構成の変化やデータ回線のデータフレームの変更
に対応でき、非対称型伝送に対応でき、その送受信デー
タをＣＰＵを介さずに自律的に外部装置とデータ転送が
行える可変フレームの送受信方法及び装置を実現するこ
と。 【解決手段】ｍビット列毎を送受信処理単位とし、その
処理単位を周期とする基本マシンサイクルを該処理タイ
ミングを定義する受信チャネル割当情報をＯＲＡＭから
読み出して該基本マシンサイクルを選択し、その選択さ
れた選択的マシンサイクルの一部で、ｍビット列毎の受
信処理手順を定義するｍビット列プログラム情報をＯＲ
ＡＭから読み出しながらチャネル受信処理を実行すると
共に、同様にＯＲＡＭから該送信チャネル割当情報を読
み出して該基本マシンサイクルを選択し、その選択的マ
シンサイクルの一部で該プログラム情報を読み出しなが
らチャネル送信処理を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル多重通
信方式における可変フレームの送受信方法及び装置に関
するものである。
【０００２】ディジタル多重通信方式は、従来の幹線網
から末端の端末機器へと広く採用されるようになり、様
々なフレーム方式が実現もしくは提案されている。
【０００３】たとえば、近年ではＣＡＴＶ網のディジタ
ル化の進展に伴い、電話サービスとインターネット接続
サービスなど、音声回線とデータ回線の同時利用に向
け、それらの回線比率をトラフィックの状況や要求に応
じてダイナミックに変更できる動的可変チャネル割付フ
レーム方式（ダイナミック・チャネル・アサインメント
・フレーム）を採り入れたシステムが提案されている。
【０００４】また、データ回線を利用するアプリケーシ
ョンによって、その要求性能は様々である。例えば、テ
レビ電話や会議では高速で双方向対称な伝送特性で、
（専用回線のような）連続した安定性が要求され、イン
ターネット接続では、一般的に局方向より端末方向のデ
ータトラフィックが多いことが知られている。このよう
に多様なニーズに応えるべく、局からの指示（ダウンロ
ードなど）によりフレームの可変範囲や可変チャネルの
フォーマットをダイナミックに変更する方式が望まれて
いる。
【０００５】また、ＣＡＴＶ網の伝送路に見られる上り
流合雑音帯域をできるだけ効率良く避けるために、上り
搬送周波数帯域を小刻みに設定するようにした非対称型
伝送方式（上り低速、下り高速）も知られている。
【０００６】このような事から、非対称型伝送方式や様
々なフレームフォーマットの動的な変化に対応でき、音
声回線とデータ回線を効率よく両立できる通信方式に好
適で、且つ家庭用端末として小型・低消費電力・経済化
に不可欠なＬＳＩ化に適した可変フレームの送受信方法
及び装置が望まれる。
【０００７】
【従来の技術】図４７において、ＣＡＴＶ局（以下、局
とも記す）から加入者宅内機器（以下、宅内機器又は端
末とも記す）に向けたフレームを下りフレーム（図４８
参照）と呼び、その逆方向を上りフレームと呼ぶと、図
示の如く、下りフレームは４ｍｓ周期で連続して送信さ
れ、上りフレームはガードタイムＧＴがあるように、バ
ースト信号である。言い換えると、下りフレームは時分
割多重（ＴＤＭ）方式であり、上りフレームは、決めら
れたタイミング（タイムスロット）を狙って送信される
時分割多重アクセス（ＴＤＭＡ）方式である。
【０００８】そして、上り／下りの各フレームは同じ伝
送速度（８ＭＢＰＳ）で、それぞれ音声回線サービス用
の通話チャネル（以下、Ｂ−ｃｈと略称することがあ
る）とビデオ・オン・デマンド（ＤＯＶ）やデータ回線
サービス用のデータチャネル（同、Ｃ−ｃｈ）と２つの
制御チャネルから成り、その２つの制御チャネルはメン
テナンスチャネル（Ｍ−ｃｈ）とＢ−ｃｈ制御チャネル
（同、Ｄ−ｃｈ）から成っている。
【０００９】また、上りフレームについては、下りＤ−
ｃｈ及びＣ−ｃｈに対する受信確認応答信号（ＡＣＫ）
を返すためのチャネルとして、Ｄ−ｃｈ用アックノーリ
ッジチャネル（同、ＡＤ−ｃｈ）及びＣ−ｃｈ用アック
ノーリッジチャネル（同、ＡＣ−ｃｈが組み込まれてい
る。これらの各チャネルは、図示のような各フォーマッ
トで構成されている。
【００１０】上りフレームのように、多数の端末から一
つの局に向かって時分割で送信するＴＤＭＡ方式では、
上りチャネルの衝突による他チャネルへの妨害を極力避
けるために段階的にバースト信号を送信するような手段
がとられるのが一般的である。
【００１１】例えば、図４８では上り下りのＭ−ｃｈを
使用して、先ずバースト信号の送信タイミングを決定す
るアクイジション制御が行われ、次にその位相を維持す
るための送信遅延（微調整）制御が継続的に行われる。
【００１２】このようにして、各端末は各チャネルの送
信位相を共有し、統制のとれた送信が可能となり、Ｄ−
ｃｈ、Ｃ−ｃｈ、Ｂ−ｃｈなど個々に決められたそれぞ
れのチャネル使用手順に従って、各チャネルの送受信を
行う。
【００１３】Ｄ−ｃｈやＣ−ｃｈは複数の端末で共用さ
れるので、伝送路上での衝突を前提にその使用手順（再
送手段など）が決められており、それに対して、Ｂ−Ｃ
Ｈは音声回線なので、衝突しないように局からの指示
（下りＤ−ｃｈを通して）に従って送信するように決め
られており、通話中はその端末が独占することになる。
【００１４】図４７は、ＣＡＴＶ網の局と端末のディジ
タル多重通信における、宅内機器に適用された場合の上
記フレームの送受信処理を行う従来例の説明図である
が、本図のフレーム送受信装置の動作については、関連
出願（整理番号９６−０１５４６）に詳細に示されてい
るので繰り返しは避け、ここでは、本図を参照してデー
タ回線として使用するＣ−ｃｈのデータ・フローについ
て概略説明し、従来例の課題（問題点）を明らかにす
る。
【００１５】Ｃ−ｃｈは、上記関連出願でも述べている
ように、ＶＯＤサービスで必須となるビデオ・サーバと
の通信回線を提供することも目的の一つであるが、その
ビデオ・サーバの他に様々なサーバを備えることにより
サービスの幅を広げ、例えば、インターネット網に接続
するサービスも可能である。
【００１６】そこで、Ｃ−ｃｈを使用したインターネッ
ト接続サービス時のデータ・フローを説明すると、パソ
コンＰＣからの上りデータ（パケット）は、イーサネッ
ト回線10Base-Tを介してＬＡＮコントローラＬＮＣで受
信され、プライベートバスＰＢＵＳを介してシェアード
メモリーＳＭＥＭに一旦格納される。
【００１７】ＬＡＮコントローラＬＮＣは、そのパケッ
ト受信完了を割込によってＣＰＵに通知し、ＣＰＵはそ
れを受けると、シェアードメモリーＳＭＥＭからメイン
メモリーＭＭＥＭにそのパケットデータを読み込み、更
にそれをフレーム送受信装置内の共有ＲＡＭ（図示せ
ず）に転送し、フレーム送受信装置に送信要求をする。
【００１８】送信要求を受けたフレーム送受信装置は、
Ｃ−ｃｈのタイムスロットでモデムにキャリアオン信号
と共に、共有ＲＡＭからそのパケットデータを読み込み
ながら送出し、モデムはそれをキャリアに乗せて局に伝
送する。
【００１９】もし、上りデータが伝送路上で他の端末の
送信バースト信号と衝突したり、伝送誤り等によって、
局側で正常受信できなかった場合には、下りＣ−ｃｈを
使用した受信確認応答信号（ＡＣＫ情報）が規定時間内
に返ってこないので、ＣＰＵはそれを認知し、再送処理
を行う。
【００２０】一方、局からの下りデータ（パケット）
は、モデムを介してフレーム送受信装置内の共有ＲＡＭ
に受信フラグと共に格納され、ＣＰＵはその受信フラグ
から受信データが格納されていることを知り、且つ正常
データ（ＣＲＣ演算エラーが無い）であれば、そのデー
タを共有ＲＡＭからＳＭＥＭに転送し、ＬＡＮコントロ
ーラＬＮＣに送信要求をする。もし、局からの下りデー
タが伝送誤りでなどで正常に受信できていなかった場合
には、ＣＰＵは上りＡＣ−ｃｈを使用して再送要求を送
信し、正常受信できてから前記のデータ転送処理に入
る。
【００２１】送信要求を受けたＬＮＣは、そのパケット
をＳＭＥＭから読み込み、イーサネット回線10base-T経
由でパソコンＰＣに送信し、終了するとＣＰＵに送信完
了を通知する。
【００２２】
【発明が解決しようとする課題】まず、従来例において
は、前述のフレームフォーマットに示されるように、音
声回線であるＢ−ｃｈとデータ回線であるＣ−ｃｈは予
め固定的に割り付けてあり、音声回線とデータ回線のト
ラフィック変動に対応した動的フレーム再構成に対応で
きないという第１の問題があった。また、上下の伝送速
度が同じであり、非対称型伝送に対応できないという第
２の問題があった。
【００２３】さらに、Ｃ−ｃｈの送受信データはＣＰＵ
を介して転送されるため、データチャネルのトラフィッ
クが増えるとＣＰＵの処理負担が増大し、接続遅延など
のサービス品質劣化を引き起こすという第３の問題があ
った。
【００２４】従って本発明は、上記３つの課題を解決す
るため、チャネル割当情報に従って動的にチャネルが割
り当てられる可変フレームの送受信する方法及び装置に
おいて、第１にデータ回線の動的な割当変更に伴うキャ
リアフレーム構成の変化に迅速に対応でき且つデータ回
線のデータフレームの変更にも柔軟に対応でき、第２に
非対称型伝送に対応でき、第３にその送受信データをＣ
ＰＵを介さずに自律的に外部装置とデータ転送が行える
データ転送装置を備えた可変フレームの送受信方法及び
装置を実現することを目的とする。
【００２５】
【課題を解決するための手段】［１］上記の第１の目的
を達成するため、本発明に係る可変フレーム送受信方法
は、予め外部からチャネル割当情報とチャネル処理手順
をメモリー（ＯＲＡＭ）に格納しておき、フレームを構
成するビット数の１／Ｎ（Ｎは正の整数）のｍ（ｍは２
より大きい正の整数）ビットを周期として、且つ受信フ
レームの所定位相（フレームタイミング）に同期したタ
イミングを基本マシンサイクルとし、受信処理は、該メ
モリーに書き込まれている受信チャネル割当情報に基づ
いて該基本マシンサイクルを選択した受信用選択的マシ
ンサイクルで該メモリーに書き込まれている受信チャネ
ル処理手順を定義したｍビット列プログラム情報に従っ
て処理を行い、送信処理は、該メモリーに書き込まれて
いる送信チャネル割当情報に基づいて該基本マシンサイ
クルを選択した送信用選択的マシンサイクルで該メモリ
ーに書き込まれている送信チャネル処理手順を定義した
ｍビット列プログラム情報に従って送信処理を行う。
【００２６】すなわち、第１の本発明方法においては、
ｍビット列毎を送受信処理単位とし、その処理単位を周
期とする基本マシンサイクルを該処理タイミングを定義
する受信チャネル割当情報をＯＲＡＭから読み出して該
基本マシンサイクルを選択し、その選択された受信用選
択的マシンサイクルの一部で、ｍビット列毎の受信処理
手順を定義するｍビット列プログラム情報をＯＲＡＭか
ら読み出しながらチャネル受信処理を実行する。
【００２７】これと共に、同様にＯＲＡＭから該送信チ
ャネル割当情報を読み出して該基本マシンサイクルを選
択し、その送信用選択的マシンサイクルの（受信部と
は）別の一部で該プログラム情報を読み出しながらチャ
ネル送信処理を実行する。
【００２８】従って、可変チャネルの割当範囲内におい
て、ｍビット列を最小可変ビット列としてプログラムで
きるので、チャネルのフレーム構成（データ長、スクラ
ンブル／デスクランブルの範囲、ＣＲＣチェックの範
囲、ガードタイム長 、ヘッダー長やそのパターンな
ど）や送受信すべきチャネル（チャネル数やそのタイム
スロット）が変更になっても前記ｍビット列プログラム
情報と前記チャネル割当情報を変更することによって容
易に対応することができる。
【００２９】さらにまた、互いに独立したＯＲＡＭのア
クセス（リードライト）タイミングは受信送信互いに独
立したマシンサイクルの一部で行われるので、ＯＲＡＭ
は一般的なＲＡＭチップを１個だけ用意すればよい。 ［２］上記の第２の目的を達成するため、本発明に係る
非対称伝送速度の可変フレーム送受信方法は、相対伝送
速度が速い受信フレームを構成するビット数の１／Ｎ
（Ｎは正の整数）のｍ（ｍは２より大きい正の整数）ビ
ットを周期として、且つ受信フレームの所定位相（フレ
ームタイミング）に同期したタイミングを基本マシンサ
イクルとすると共にその受信クロックも基本クロックと
し、送受信の伝送速度比によって該基本マシンサイクル
と該基本クロックを分周生成した分周マシンサイクルと
分周クロックを送信処理の基本タイミングとし、受信処
理は、該メモリーに予め書き込まれている受信チャネル
割当情報に基づいて該基本マシンサイクルを選択した受
信用選択的マシンサイクルで該メモリーに書き込まれて
いる受信チャネル処理手順を定義したｍビット列プログ
ラム情報に従って処理を行い、送信処理は、該メモリー
に書き込まれている送信チャネル割当情報に基づいて該
分周マシンサイクルを選択した送信用選択的分周マシン
サイクルで該メモリーに書き込まれている送信チャネル
処理手順を定義したｍビット列プログラム情報に従って
分周マシンサイクルレベルの処理を行い、該分周クロッ
クでビットレベルの送信処理を行う。
【００３０】すなわち、第２の本発明方法においては、
受信処理は、前記第１の本発明方法と同じであり、送信
処理はｍビット列毎を処理単位とし、伝送速度比に応じ
た分周マシンサイクルで該メモリーに予め書き込まれた
送信チャネル割当情報を読み出して該分周マシンサイク
ルを選択し、該選択的分周マシンサイクルの一部でｍビ
ット列毎の送信処理手順を定義するｍビット列プログラ
ム情報をＯＲＡＭから読み出しながら分周マシンサイク
ルレベルの送信処理を実行し、シリアル処理が必要なビ
ットレベルの処理は該分周クロックで行う。
【００３１】従って、伝送速度が異なるチャネル送受信
でもその伝送速度を意識せずにｍビット列を最小可変ビ
ット列としてプログラムでき、且つそのプログラム情報
は伝送速度比情報によって選択的に読み込まれ実行され
るので、チャネルのフレーム構成のみならず伝送速度比
が変更になっても該伝送速度比情報を変更することによ
って容易に対応することができる。 ［３］また本発明方法では、上記［１］又は［２］にお
いて、該受信処理は、受信フレームのビット列を該ｍビ
ット列プログラム情報の読み込みから該マシンサイクル
の一定周期以内に処理を完了する受信パイプに入力し、
該受信パイプからの処理済みデータをメモリーの所定の
空き領域に書き込み、送信処理は、メモリーの所定領域
に予め書き込まれているデータを該ｍビット列プログラ
ム情報の読み込みから該マシンサイクルの一定周期以内
に処理を完了する送信パイプに入力し、送信パイプから
の処理済みデータをビット列に変換して送信する。
【００３２】
【発明の実施の形態】図４３は本発明に係る可変フレー
ム送受信方法を実現する可変フレーム送受信装置と関連
装置との位置関係を示した図であり、まず初めに、この
位置付けと機能分担について簡単に述べる。
【００３３】この図４３は、ＣＡＴＶ網で使用される端
末機器の場合を主な機能ブロックで示しており、変復調
器ＭＯＤＥＭ、固定フレーム送受信装置ＣＯＭ、ＬＡＮ
コントローラＬＮＣ、シェアードメモリーＳＭＥＭ、中
央処理装置ＣＰＵ、音声コーデックＣＯＤＥＣは、いず
れも公知のものである。図示のように、本発明に係る可
変フレーム送受信装置ＣＣＨは、固定フレーム送受信装
置ＣＯＭとＬＡＮコントローラＬＮＣとの間に位置して
おり、中央処理装置ＣＰＵの制御の下に可変フレームの
送受信処理を行う。
【００３４】ここで、実施例における可変チャネルとそ
の割当情報を含むフレームフォーマットについて簡単に
説明すると、図４４及び図４５に示すように、固定チャ
ネルとして、上り／下り共、Ｍ−ｃｈ、Ｄ−ｃｈ、ＡＤ
−ｃｈ及びＢ−ｃｈが、更に下りにはＣ−ｃｈ割当用チ
ャネルＴＡ−ｃｈが組み込まれており、可変チャネルと
しては上り／下り共、Ｃ−ｃｈがある。また、下りＣ−
ｃｈにはＣ−ｃｈ用アックノーリッジチャネルＡＣ−ｃ
ｈが含まれている。
【００３５】このＣ−ｃｈは、Ｂ−ｃｈのタイムスロッ
トを排他的に使用して割り当てられるほか、その他の空
きタイムスロットも使用してダイナミックに割り当てら
れる。その割当はトラフィック状況や、データ通信サー
ビスのグレードによって局がＴＡ−ｃｈを介してチャネ
ル割当情報を送信し、端末はそれを固定フレーム送受信
装置ＣＯＭで受信し、中央処理装置ＣＰＵがその割当情
報を可変フレーム送受信装置ＣＣＨに設定することで行
われる。
【００３６】このように、固定割付されたチャネル、す
なわち、Ｍ−ｃｈ、Ｄ−ｃｈ、ＡＤ−ｃｈの送受信及び
ＴＡ−ｃｈの受信は、固定フレーム送受信装置ＣＯＭが
行い、可変割付のチャネル部分、すなわちＣ−ｃｈの送
受信を本発明に係わる可変フレーム送受信装置ＣＣＨが
行うという機能分担であるが、これらを一体化して一つ
のＬＳＩチップにすことも可能であり、図示のように個
別のチップで構成しても、その効果が変わるものではな
い。
【００３７】なお、上記の如く、受信されるチャネル割
当情報によってＣ−ｃｈがダイナミックに割り当てられ
ることから、ここでは、可変フレーム（又は可変チャネ
ル）と称している。
【００３８】図１は、本発明に係わる可変フレーム送受
信方法を実現する可変フレーム送受信装置の実施例
（１）であり、本図をもう少し詳しく示したのが図３で
ある。
【００３９】まず、この装置の構成を図３を参照して説
明する。
【００４０】送受信タスク制御部2000の構成は、公知の
固定フレーム送受信装置COM（以下，単にＣＯＭと略す
場合がある）から受信マルチフレームタイミング信号Rx
MFTが同期マシンサイクル生成部2100と受信チャネル割
当制御部2200に、送信フレームタイミング信号TxFTが送
信チャネル割当制御部2500にそれぞれ与えられており、
同期マシンサイクル生成部2100の出力はタイミングバス
TMBUSを介して各機能部に分配するように接続されてい
る。また、送受信タスク制御部2000に入力されるクロッ
ク信号8MCLKも同期マシンサイクル生成部2100経由で他
の各機能部に分配されている（クロック信号類は被分配
側での図示を省略）。
【００４１】受信チャネル割当制御部2200、受信チャネ
ルタスク制御部2300、送信チャネル割当制御部2500、送
信チャネルタスク制御部2600の各部は、バス接続されて
ＯＢＵＳインタフェース部2900を介してオペレーション
用ランダムアクセスメモリー（以下、ＯＲＡＭ）に接続
されており、受信チャネル割当制御部2200はＯＲＡＭか
ら受信チャネル割当情報を読み込んで受信チャネルタス
ク制御部2300を制御するように接続され、同様に送信チ
ャネル割当制御部2500もＯＲＡＭから送信チャネル割当
情報を読み込んで送信チャネルタスク制御部2600を制御
できるように接続されている。
【００４２】さらに受信チャネルタスク制御部2300及び
送信チャネルタスク制御部2600は、ＯＲＡＭからｍビッ
ト列プログラム情報を読み出しながら、チャネル送受信
処理内容とその処理バイト数を解析し各種タスク制御信
号を送受信処理部3000に与えるため、受信チャネルタス
ク制御部2300の出力は受信チャネル処理部3100と受信書
込制御部4100に接続されており、送信チャネルタスク制
御部2600の出力は送信チャネル処理部3500と送信読出制
御部4800にそれぞれ接続されている。
【００４３】なお、受信チャネルタスク制御部2300は、
受信チャネル処理部3100から端末識別子TIDの照合結果T
IMATを受けるようにも接続されていて、自端末向けのチ
ャネルに対するタスク制御信号のみ出力するようになっ
ている。
【００４４】一方、送信チャネルタスク制御部2600は、
データ転送部4000から送信要求TxREQを受けるようにも
接続されており、その要求があった場合のみタスク制御
信号を出力するようになっている。
【００４５】また、送信チャネルタスク制御部2600には
送信バーストの先頭に付くヘッダをＯＲＡＭから読み出
すレジスタも含まれていて、そのレジスタの出力が送信
チャネル処理部3500に接続されている。
【００４６】次に、送受信処理部3000の構成は、受信部
は受信チャネル処理部3100と受信書込制御部4100、送信
部は送信チャネル処理部3500と送信読出制御部4800から
それぞれ成っており、受信チャネル処理部3100にはＣＯ
Ｍからビットシリアルな受信フレームRxFMが入力され、
送信チャネル処理部3500からはビットシリアルな送信
（バースト）フレームTxFMが出力されるように接続され
ている。また、送信チャネル処理部3500からはキャリア
オン・オフ信号CARRとスクランブルオン・オフ信号SCRM
もＣＯＭに出力するように接続されている。
【００４７】受信チャネル処理部3100にはＣＲＣ演算回
路3150が含まれ、受信書込制御部4100とパラレル受信デ
ータ線で接続され、また送信チャネル処理部3500にもＣ
ＲＣ演算回路3550が含まれ、送信読出制御部4800とパラ
レル送信データ線で接続されており、更に受信書込制御
部4100の出力及び送信読出制御部4800の入力はバス接続
されＴＢＵＳインタフェース部4900を経由してデータ転
送用ランダムアクセスメモリー（以下、ＴＲＡＭ）に接
続されていて、受信データをＴＲＡＭへ書き込んだり、
逆に送信データをＴＲＡＭから読み出したりできるよう
になっている。
【００４８】受信チャネル処理部3100にはまた、端末識
別子TIDの照合回路が含まれており、受信データの先頭
に備えられた受信識別子RTIDとＩ／Ｏレジスタ部1100か
ら与えられている自端末の識別子TIDを照合し、それが
一致したとき、その検出信号TIMATを受信チャネルタス
ク制御部2300に出力するように接続されていて、受信チ
ャネルタスク制御部2300は、その端末識別子TIDが自端
末のTIDと一致したチャネルに対するタスク制御信号の
み出力するようになっている。
【００４９】受信書込制御部4100には、Ｃ−ｃｈ用アッ
クノーリッジチャネル（以下、ＡＣ−ｃｈ）受信書込制
御部4110とＣ−ｃｈ受信書込制御部4120が含まれてい
て、それぞれの受信チャネルのデータブロックは、初期
設定部1000のＩ／Ｏレジスタ部1100から与えられたパラ
メータに従って決められたＴＲＡＭのバッファ領域に書
き込むようになっている。また、それらのデータブロッ
クの書き込み終了時は、受信チャネルタスク制御部2300
からのタスク制御が正常であったかどうかをチェック
し、その結果をそのデータブロックの先頭に書き込むよ
うになっている。
【００５０】送信読出制御部4800は、送信データをＴＲ
ＡＭから読み出しながら送信チャネルタスク制御部2600
からのタスク制御が正常であったかどうかをチェック
し、そのデータブロックの送信が完了した時、その結果
をＩ／Ｏレジスタ部1100に出力し、ＣＰＵがその状態を
読み込めるようになっている。
【００５１】また、受信書込制御部4100と送信読出制御
部4800は、データ転送部4000にＴＲＡＭアクセス（リー
ド／ライト）タイミング信号を出力し、データ転送部で
それを受けてＴＲＡＭのバッファ領域の空き具合を監視
できるようになっている。
【００５２】次に、データ転送部4000の受信データ転送
部は、受信ポインタ部4300と受信データ転送読出部4400
から成り、送信データ転送部は、送信ポインタ部4500と
送信データ転送書込部4600から成っており、各部はＴＢ
ＵＳを介してＴＲＡＭと接続され、さらにタイミングバ
スＴＭＢＵＳからマシンサイクルのタイミングが与えら
れるように接続されている。
【００５３】また、データ転送部4000とＬＮＣインタフ
ェース部5000はローカルバスLBUSで接続されており、デ
ータ転送部4000は受信書込制御部4100から受信データ転
送要求信号RTREQを受けると、そのデータ転送をＬＮＣ
インタフェース部5000を介して開始し、受信書込制御部
4100に転送終了信号RTENDを返すように接続されてお
り、また、ＬＡＮコントローラＬＮＣから送信データを
取り込み終えると送信チャネルタスク制御部2600に送信
要求信号TxREQを出力し、その結果信号である送信完了
信号TxENDを送信読出制御部4800から受けるように接続
されている。
【００５４】さらに、このデータ転送部4000は割込制御
部7000へ転送処理に関する各種割込要求信号ＴＩＲＱを
出力するようになっている。
【００５５】ＬＮＣインタフェース部5000は、公知のＬ
ＡＮコントローラＬＮＣとシステムバスSBUSで接続さ
れ、Ｉ／Ｏチャネルレディ信号IORDYも受けられるよう
になっており、データ転送部4000から書込要求信号WRRE
Q、読出要求信号RDREQを受けてＬＡＮコントローラＬＮ
Ｃと送受信データの授受が行えるようになっている。
【００５６】また、共通バスＣＢＵＳを介してＣＰＵと
も接続されており、ＣＰＵがこのＬＮＣインタフェース
部5000を介してＬＡＮコントローラＬＮＣにアクセスで
きるようになっている。さらに、ＣＰＵのアクセスに対
して、ＬＡＮコントローラＬＮＣやＬＮＣインタフェー
ス部5000がそれに応答する準備ができたことを示すレデ
ィ信号ＬＲＤＹがＣＰＵに与えられるようになってい
る。
【００５７】また、ＬＮＣインタフェース部5000は、デ
ュアルポートＲＡＭ用のデータ転送専用バスＤＢＵＳも
備えており、シェアードメモリーＳＭＥＭにデュアルポ
ートＲＡＭを使用して、ＬＡＮコントローラＬＮＣを介
さずにデータ転送ができるようにもなっている。
【００５８】さらに、このデータ転送専用バスＤＢＵＳ
を使用したデュアルポートシェアードメモリーモードＤ
ＰＳＭＭか、システムバスSBUSを使用したシングルポー
トメモリーモードＳＰＳＭＭにするか選択できるよう
に、そのモード選択信号DP/SPがＩ／Ｏレジスタ部1100
から接続されている。
【００５９】ＯＢＵＳインタフェース部2900の構成は、
送受信タスク制御部2000とタイミングバスTMBUS、メモ
リーＯＲＡＭ及び共通バスCBUSが接続されていて、ＣＰ
Ｕと送受信タスク制御部2000からＯＲＡＭをアクセス
（リード／ライト）できるようになっており、送受信タ
スク制御部2000のＯＲＡＭアクセス（リード）は、ＣＰ
Ｕのアクセスよりも優先的に行えるようになっている。
そのため、ＣＰＵに対してアクセスを待たせるＯＢＵＳ
レディ信号ORDYがＣＰＵのレディ入力RDYにワイヤード
オア接続されている。
【００６０】また、送受信タスク制御部2000の受信チャ
ネル割当制御部2200、受信チャネルタスク制御部2300、
送信チャネル割当制御部2500、送信チャネルタスク制御
部2600の各部がＯＲＡＭをアクセスするタイミングは、
タイミングバスTMBUSから与えられるマシンサイクルの
タイミングが予め割り当てられていて、各部は１マシン
サイクル内に必要とするリードアクセスが保証されるよ
うになっている。
【００６１】ＴＢＵＳインタフェース部4900の構成は、
送受信処理実行部3000と、データ転送部4000と、タイミ
ングバスTMBUSと、メモリーＴＲＡＭと、共通バスCBUS
とが接続されていて、ＣＰＵと送受信処理部3000及びデ
ータ転送部4000の各部がＴＲＡＭをアクセス（リード／
ライト）できるようになっている。また、送受信処理部
3000とデータ転送部4000のＴＲＡＭアクセスタイミング
は、タイミングバスTMBUSによって与えられるマシンサ
イクルで予め割り当ててあり、もし、そのアクセス中に
ＣＰＵがアクセスしたら、ＣＰＵを待たせるようにＴＢ
ＵＳレディ信号TRDYがＣＰＵのレディ入力RDYにワイヤ
ードオア接続されている。
【００６２】初期設定部1000はＩ／Ｏレジスタ部1100と
初期化制御部1200から成り、Ｉ／Ｏレジスタ部1100の一
方は共通バスCBUSに接続され、他の一方は、送受信タス
ク制御部2000、送受信処理部3000、データ転送部4000の
各部に接続されている。また、初期化制御部1200はＩ／
Ｏレジスタ部1100からＴＲＡＭに関するパラメータを受
けられるように接続されていると共に、そのパラメータ
に従って確保したＴＲＡＭの各種領域の開始アドレスを
Ｉ／Ｏレジスタ部1100に返すように接続されている。
【００６３】割込制御部7000は、初期化制御部1200、送
受信処理部3000、データ転送部4000の各部から、それぞ
れの割込要求信号IIRQ、BIRQ、TIRQが接続されていて、
それらの割込要求信号は、この割込制御部7000で割込要
因として一旦保持され、ＣＰＵの割込入力IRQに与えら
れるように接続されている。また、ＣＰＵがその割込要
因を知ることができるように、割込制御部7000は、共通
バスCBUSにも接続されている。
【００６４】次に、上記の本発明に係る送受信装置の実
施例（１）の動作について、動作概要を示す図４を参照
しながら個々の動作を詳しく説明する。
【００６５】１．初期設定動作 電源が入ると、外部からリセット信号が与えられること
によって各機能部はリセットされ、送受信タスク制御部
2000、ＯＢＵＳインタフェース部2900、送受信処理部30
00、データ転送部4000、及びＴＢＵＳインタフェース部
4900の各部はオフライン状態で立ち上がり、ＣＰＵから
の動作条件や各種パラメータの設定を待つ状態となる
（図４のＳ１参照）。
【００６６】ここで、オフライン状態について簡単に述
べておくと、本実施例では、主要機能部毎にオンライン
／オフラインの設定ができるようになっていて、オフラ
インとは、その機能部が強制的にリセットされた（機能
停止）状態のことであり、ＣＰＵからは、あたかもその
機能部が切り離されているかのように見える状態のこと
である。こうすることによって、順次機能立ち上げが可
能となり、まだ動作条件が確定しない機能部から擾乱さ
れるという恐れが無く、手際よく初期設定や障害探索が
できるなどの数々のメリットがある（詳細後述）。
【００６７】ＣＰＵは、前記オフライン状態で図３８に
示すアドレスマップのＩ／Ｏエリアに備えられた書込レ
ジスタ群(図３９参照）に動作モードや各種パラメータ
を設定する。
【００６８】図３９のＩ／Ｏレジスタ一覧を参照して説
明すると、動作（機能）条件は、オンラインレジスタON
L（4000h番地、hは１６進表示を意味する、以下同様）
と機能選択レジスタTST（4001h番地）及び動作モードレ
ジスタFMD（4012h番地）の各レジスタに設定する。
【００６９】各種パラメータは、受信リングポインタ数
レジスタRxPL(4002h番地)と送信リングポインタ数レジ
スタTxPL(4004h番地)にそれぞれのポインタの数を設定
し、ＡＣＫバッファ長レジスタAKBL(4006h番地)と受信
データバッファ長レジスタRxBL(4008h,4009h番地)及び
送信データバッファ長レジスタTxBL(400Ch番地)にそれ
ぞれのバッファ領域のバイト数を設定し、ＡＣＫデータ
長レジスタAKSZ(4007h番地)と受信データ長レジスタRxS
Z(400Ah番地)及び送信データ長レジスタTxSZ(400Dh番
地)にそれぞれのデータバイト数を設定する。また、端
末共通識別子レジスタTIDC(400Eh,400Fh番地)と端末個
別識別子レジスタTIDI(4010h,4011h番地)にそれぞれの
識別子を設定する。必要に応じて割込マスクレジスタMS
K(401Dh番地)も設定する。
【００７０】なお、受信ブロックバッファリング数レジ
スタRxBF(400Bh番地)は、そのブロック（データフレー
ム）数を設定すると、受信バッファの空き塞がり管理を
そのブロック単位で行い、設定されない場合には自動的
にバイト単位で管理することになる。データブロック
（データフレーム）については、後述の受信書込処理と
送信読出処理の説明で詳しく述べられる。また、具体的
なＩ／Ｏレジスタの設定例は図４０に示されている。
【００７１】前記Ｉ／Ｏレジスタ部1100の設定を終了す
ると、ＣＰＵは、次に、オンラインレジスタONL（4000h
番地）に“０３ｈ”を書いてＯＲＡＭとＴＲＡＭをオン
ライン状態に設定する。
【００７２】ＣＰＵはオンライン状態のＯＲＡＭに、図
３８のＯＲＡＭアドレスマップに示されるように、前半
アドレス（0000h〜01FFh）には受信処理用プログラム情
報を、後半アドレス（0200h〜03FFh）には送信処理用プ
ログラム情報を、それぞれ設定する（同Ｓ２）。
【００７３】前記受信処理用プログラム情報には、図４
１の設定例に示されるように、データチャネル処理に関
するｍビット列プログラム情報、すなわち、受信オペレ
ーションコードRxOP（図４１の（１））と、そのデータ
チャネルを伝送するフレーム（キャリアフレームと呼ぶ
場合がある）上のタイムスロット割当に係わるフレーム
定義情報、すなわち、受信シングルフレーム定義SFF
（同（２））と割当チャネル番号に係わる受信チャネル
マップRxBM（同（３））がある。
【００７４】また、前記送信処理用プログラム情報に
は、図４２の設定例に示されるように、データチャネル
処理に関するｍビット列プログラム情報、すなわち、送
信オペレーションコードTxOP（図４２の（１））と、そ
のデータチャネルを伝送するキャリアフレーム上の割当
（バーストの開始タイミング、長さ、数）に係わるフレ
ーム定義情報、すなわち、バーストフレーム定義BFF
（同（４））と、そのバーストフレームの先頭に付加さ
れるヘッダとＴＩＤパターンHED（同（２））と、割当
チャネル番号に係わる送信チャネルマップTxBM（同
（３））がある。
【００７５】なお、以下の説明では、これらのプログラ
ム情報を、ｍビット列プログラム情報はオペコード、フ
レーム定義情報はチャネル割当と簡潔に呼ぶ場合があ
る。
【００７６】一方、ＴＲＡＭは、オンラインに設定され
たことを契機に、初期化制御部1200による領域確保の動
作が自動的に開始される（同Ｓ３）。
【００７７】領域確保とは、図３８のアドレスマップの
ＴＲＡＭ部分に示されているように、ＴＲＡＭは受信デ
ィスクリプタRxDP、送信ディスクリプタTxDP、ＡＣ−ｃ
ｈ受信データバッファACKB、Ｃ−ｃｈ受信データバッフ
ァRxDB、Ｃ−ｃｈ送信データバッファTxDBの順で各領域
を持つことができるようになっていて、それらの容量を
確保することである。
【００７８】その領域確保は、先にＩ／Ｏレジスタ部11
00に設定されている受信リングポインタ数レジスタRxPL
（4002h番地)、送信リングポインタ数レジスタTxPL（40
04h番地)、ＡＣＫバッファ長レジスタAKBL（4006h番
地）、受信データバッファ長レジスタRxBL（4008h,4009
h番地）の各レジスタを参照しながら各領域の開始（先
頭）アドレスを計算することによって行われる。
【００７９】具体的には、ＴＲＡＭの先頭アドレス（20
00h番地）に受信リングポインタ数（レジスタRxPL：400
2h番地)を加えて送信リングポインタ開始アドレスTxRST
Aを算出し、その算出したアドレスTxRSTAに送信リング
ポインタ数（レジスタTxPL：4004h番地)を加えてＡＣ−
ｃｈ受信データバッファ開始アドレスAKBSTAを算出し、
以下同様に、そのアドレスAKBSTAにＡＣＫバッファ長
（レジスタAKBL：4006h番地）を加えてＣ−ｃｈ受信デ
ータバッファ開始アドレスRxBSTA、受信データバッファ
長（レジスタRxBL：4008h,4009h番地）を加えてＣ−ｃ
ｈ送信データバッファ開始アドレスTxBSTAを、というよ
うに順次計算し、その計算結果を各々の開始アドレスに
対応した読込レジスタ（図３９のＩ／Ｏレジスタ一覧を
参照）に返す。
【００８０】こうして得られた各開始アドレスは、送受
信データの読み書き処理で参照されるばかりでなく、Ｃ
ＰＵからも読み出すことができるようになっているの
で、例えば、ＣＰＵは後に続くディスクリプタの初期設
定処理で送信リングポインタ開始アドレスTxRSTA（4002
h、4003h番地）を参照して送信ディスクリプタ領域（Ｔ
ｘＤＰ）のアドレスを知ることができる。
【００８１】初期化制御部1200は、ＴＲＡＭの領域確保
を終えると割込制御部7000に割込要求信号IIRQを出力
し、割込制御部7000はそれを受けて割込要因レジスタ
（4014h番地）にその要求信号IIRQを一旦保持すると共
に、ＣＰＵに対して割込信号INTを出力して領域確保終
了を知らせる。
【００８２】割込信号INTを受け付けたＣＰＵは、割込
要因レジスタINT（4014h番地）を読み込んで初期化制御
部1200からの割込であることを知り、さらに、エラー表
示レジスタERR（4015h番地）を読み込んでＴＲＡＭ領域
確保の結果を知ることができる。
【００８３】エラー表示レジスタERRからは、図３９の
アドレス4015h番地に示すように、ＴＲＡＭの容量（102
4バイト）をオーバーした、容量に満たなかった、ちょ
うど一致したの３状態が分かるようになっており、も
し、容量オーバーの表示が見られた場合には、以降の動
作が正常に働かないので、上記の設定パラメータを再チ
ェックするなどして、回路障害か設定ミスかを判断し適
切な処置をとる。
【００８４】このように、ＣＰＵは、ＴＲＡＭの領域確
保が正常に終了したことを確認した上で次のステップに
進むことになっており、その後、ＣＰＵはデータ転送処
理に必要な送受信各ディスクリプタ領域（図３８のＲｘ
ＤＰ、ＴｘＤＰ）にそれぞれデータ転送元、転送先のア
ドレスなどを書き込んで初期設定する（同Ｓ４）。
【００８５】上記ディスクリプタの初期設定終了後は、
ＣＰＵがオンラインレジスタONL（4000h番地）に“ＦＦ
ｈ”を書いてすべての機能部をオンラインにすると、初
期設定部1000がすべての機能部にオンライン信号を与
え、マシンサイクルに同期した送受信処理が開始する
（同Ｓ５）。
【００８６】オンラインレジスタONLの最上位ビットbit
7はプロテクト機能を持っており、一旦、そのビットbit
7が“１”にセットされてオンラインになると、下位ビ
ットbit6〜0はプロテクトされ、個々の機能部に対して
オンライン・オフラインの変更はできないようになって
いる。従って、チャネルフォーマットの変更などでＴＲ
ＡＭの領域を変更する必要が生じた場合には、まずbit7
に“０”を書いてプロテクトを解除し（解除された段階
ですべての機能部は一斉にオフラインになる）、Ｉ／Ｏ
レジスタの設定（同Ｓ１）から行う。
【００８７】このような手順をとるのは、通常の運用時
では、たとえ一部の機能と言えども一瞬たりともその機
能が停止してはならないが、立ち上がる前や機能確認試
験では、必ずしも全ての機能が同時に作動することを必
要としない、と言う考え方に基づいている。
【００８８】本実施例では、上記のように、段階的（部
分的）オンライン、一斉オフラインの手法を採ることに
より、ダイナミックなチャネルフォーマットの変更に対
しても、再開（立ち上がり）をスムーズに且つ確実に行
え、また、一部の機能を分離することにより、トラブル
シューティングも容易に行えるという効果を持ってい
る。なお、各機能部の説明図では、簡略化のため、この
オンライン信号が省略されているところもある。
【００８９】このように、ＴＲＡＭの各領域は初期化動
作で確保できるようになっていて、送受信チャネルのサ
イズ（伝送容量）が変わった場合でも、ＣＰＵが上記の
ようなパラメータを変更し、ＴＲＡＭをオンラインに設
定することで領域の再確保が自動的に行われるので、様
々な伝送容量のチャネル送受信に対して、ＴＲＡＭは柔
軟に対応することができる。
【００９０】以上で初期化動作が終了し、次は送受信オ
ンライン処理の動作に移るが、本発明の基本に関わるマ
シンサイクルについて、予めここで詳しく述べ、その
後、各部のオンライン動作について説明する。
【００９１】受信マルチフレームタイミングRxMFTに同
期したタイミングＭ０〜Ｍ７の連続した繰り返し周期を
１マシンサイクルと呼び、このマシンサイクルがこれか
ら述べる各部の動作の基本タイミングとなり、プログラ
マブル送受信処理単位の基本概念となる。この同期マシ
ンサイクルの生成回路は図５に示されている。
【００９２】本実施例（１）では、下り（受信）は８Ｍ
ＢＰＳのビットストリーム、上り（送信）は８ＭＢＰＳ
又は２ＭＢＰＳのビットストリームを処理する場合を示
しているが、いずれの場合でもマシンサイクルのタイミ
ングＭ０〜Ｍ７は、ビット０〜ビット７（１バイト又は
１タイムスロット）の時間的位置に対応させて考えるこ
ともできる。
【００９３】すなわち、図７に示す如く、8MBPS／2MBPS
の伝送速度に関係なく１タイムスロットに８ビット（１
バイト）のシリアルデータが入るようにタイムスロット
を定義しており、シリアルに８ビットが入力（または出
力）される度に１マシンサイクルが経過することにな
る。このことは、１マシンサイクルで１タイムスロット
（８ビット分）の送受信処理ができれば、１タイムスロ
ット毎のプログラム化が可能であることを示している。
【００９４】そして、伝送速度との関連付けは、基本マ
シンサイクルを１マシンサイクル単位で選択すること
と、直並列変換（又はその逆）や直列処理部のクロック
を１クロック単位で選択するという手法をとっており、
したがって、速度が2MBPSの場合、固定フレーム送受信
装置ＣＯＭとの同期動作は、受信マルチフレームタイミ
ング信号RxMFTから作成したクロック分周信号CKDVとマ
シンサイクル分周信号MCDVでそれぞれ選択することによ
って実現している（図５、図７）。
【００９５】すなわち、図７にも示される如く、2MBPS
は8MBPSの1/4であるから、送信処理は、４マシンサイク
ルに一度選択された１マシンサイクルで１タイムスロッ
ト実行し、シリアルビット処理も、４クロックに一度選
択された１クロックで１ビット処理するようにしてお
り、それらは、図中、「基本クロック8MCLK」に対して
「分周されたクロック2MCLK」と、「基本マシンサイク
ルM0〜M7」に対して「分周されたマシンサイクルDM0〜D
M7」と表記されている。
【００９６】図７では、さらに、「選択された基本マシ
ンサイクルSM0〜SM7」及び「選択された分周マシンサイ
クルSDM0〜SDM7」が示されているが、これらはフレーム
定義情報から生成されたマシンサイクル選択信号RxMCS
（受信部）又はTxMCS（送信部）によって、基本マシン
サイクルの連続したタイミングM0〜M7と分周されたマシ
ンサイクルの連続したタイミングDM0〜DM7を選択したも
のである。
【００９７】実施例では、このように４種のマシンサイ
クルタイミングと２種のクロックタイミングがあるの
で、以下の説明では、「基本マシンサイクルM0〜M7」と
「基本クロック8MCLK」を略して単に「マシンサイク
ル」と「クロック」、その他を「選択的マシンサイク
ル」や「選択的分周マシンサイクル」、「分周クロッ
ク」と呼ぶ場合がある。
【００９８】以上のように、本実施例（１）では、上り
／下り非対称な伝送速度で、且つフレームアサインメン
トが変わっても、分周クロックと選択的分周マシンサイ
クルによって処理することにより、「１マシンサイクル
＝１タイムスロット」という概念を崩さずに適用できる
ことを示しており、フレーム構成のプログラム容易性の
みならずハードウェア構成においても統一性と汎用性を
備えることができる。（本発明の可変フレーム送受信装
置が接続される固定フレーム送受信装置ＣＯＭも本発明
の概念に基づいて構成し、非対称型伝送に対応すること
ができる）さらに、本実施例（１）では同位相の２系統
のマシンサイクル、Ｏ（オペレーション）系とＴ（トラ
ンスファー）系を備え、Ｏ系は、タイミングＭ０〜Ｍ３
とＭ４〜Ｍ７の２つに分け、前者は受信制御、後者は送
信制御の各々のメモリーアクセス用に割り振ることによ
って、―つのランダムアクセスメモリ（ＯＲＡＭ）を利
用できるようにし、一方Ｔ系は、タイミングＭ０、Ｍ１
とＭ２、Ｍ３とＭ４、Ｍ５とＭ６、Ｍ７の４グループに
分け、送受信データのバッファリングや転送処理のメモ
リーアクセス用に割り振ることによって、―つのランダ
ムアクセスメモリ（ＴＲＡＭ）を利用できるようにした
ものである（図９参照）。
【００９９】すなわち、プログラム情報を読み出したり
処理データのリード／ライトは、図９に示す如く、送受
信部で時分割的に行われるが、送受信ビットシリアルデ
ータに関わるすべての処理動作は、パイプライン構造か
ら成る送受信部（受信パイプと送信パイプ）で独立に並
行して行われる。従って、以下の動作説明は主にその受
信パイプと送信パイプの動作について述べることにな
る。
【０１００】これからの動作説明で、マシンサイクルの
タイミングを時間的に特定する必要がある場合には、
「＃ｎＭ＠」、「＃ｎＤＭ＠」、「＃ｎＳＭ＠」、「＃
ｎＳＤＭ＠」の表記方法をとり、＃に続けて何番目
（ｎ）の基本（Ｍ）／選択（ＳＭ）／分周（ＤＭ）／選
択分周（ＳＤＭ）マシンサイクルのタイミング（＠）で
あることを示すことにする。
【０１０１】たとえば、＃０ＤＭ７と表記した場合は、
説明中の動作の起点となる信号（たとえば受信マルチフ
レームタイミング信号RxMFTなど）を含む（存在する）
その分周されたマシンサイクル、すなわち０番目の分周
マシンサイクルＤＭのタイミング７を意味し、＃１ＤＭ
２と表記した場合には、その次の分周マシンサイクルの
タイミング２を意味する。
【０１０２】また、本実施例（１）では、メモリーアク
セスから実際の処理が完了するまで２〜３マシンサイク
ルを要するが、リアルタイムで連続するビット列を処理
できるようにパイプライン構造が採られており、上記の
ようなある一点のマシンサイクルと一つの動作関係を表
記するだけでは不十分な場合がある。そこで、オーバー
ラップしている動きを意識して示す必要がある場合は、
上記の＃ｎに続いてＰｎを加え、先行している処理の残
りのマシンサイクル番号をＰで引き継ぐことにする。
【０１０３】たとえば、＃０Ｐ２ＳＭ７と表記した場合
は、説明中の動作の起点となる信号（とえば受信オペコ
ードの読出タイミング信号RTOVFなど）を含む（存在す
る）その選択されたマシンサイクル、すなわち０番目の
選択的マシンサイクルＳＭのタイング７を意味し、同時
にＰ２では、選択的マシンサイクルの２サイクル先行し
たオペコード読出しによる処理が引き続き行われている
ことを示す。
【０１０４】このように、動作の説明起点となるマシン
サイクルを＃０番目とし、以後マシンサイクルの経過に
従って＃ｎを順次プラス１する。また、先行する処理が
同時並行して行われていることを示す場合にはＰを伴っ
たｎを加え、そのＰｎも同様に順次プラス１すること
で、以下の動作説明を進める。
【０１０５】２．オンライン動作 電源投入後、本装置はリセットされてオフラインモード
で立ち上がるので、ＣＰＵは初期設定部1000のＩ／Ｏレ
ジスタ部1100に各種パラメータを設定し、ＯＲＡＭとＴ
ＲＡＭをオンラインに設定し、ＯＲＡＭにプログラム情
報を初期設定し、初期化制御部1200がＴＲＡＭの領域確
保を終了するのを確認してから送受信ディスクリプタに
初期設定し、すべての機能部をオンラインに設定するこ
とを上記に示した。
【０１０６】全オンラインに設定されると、初期設定部
1000はそのオンライン信号を送受信タスク制御部2000、
送受信処理部3000及びデータ転送部4000の各部に与え
（同Ｓ５）、各部はそれを受けて、上記の初期設定に基
づいた送受信処理動作を開始する。
【０１０７】ここからは、受信系、送信系、データ転送
系及びバス系の各々について、可能な限り動作の流れに
沿いながら、次の順で述べる。 第2.１項 受信部の動作 （１）受信プログラム情報読込とタスク制御 （２）受信チャネル処理（シリアル処理） （３）受信データ書込（パラレル処理） 第2.２項 送信部の動作 （１）送信プログラム情報読込とタスク制御 （２）送信データ読出・書込（パラレル処理） （３）送信チャネル処理（シリアル処理） 第2.３項 バス系の動作 （１）ＯＢＵＳインタフェース （２）ＴＢＵＳインタフェース （３）ＣＰＵアクセス 第2.４項 データ転送部の動作 （１）受信データ転送処理−−ＴＲＡＭからＳＭＥＭ
（ＬＮＣ）へ （２）送信データ転送処理−−ＳＭＥＭ（ＬＮＣ）から
ＴＲＡＭへ （３）ＬＮＣインタフェース 2.１ 受信部の動作 ＯＲＡＭのアクセスが、図９に示されるように、Ｏ系の
マシンサイクルで送信部と受信部によって時分割的にア
クセスされることは既に述べたが、ここでは受信部につ
いて、プログラム情報の読込からそれに基づくタスク制
御、更にそのタスク制御に基づく受信チャネルのリアル
タイムデータ処理について、より詳細で具体的な動作説
明を行う。（ＣＰＵからのＯＲＡＭアクセスは後述） （１）受信プログラム情報読込とタスク制御 送受信タスク制御部2000の受信部は、受信チャネル割当
制御部2200と受信チャネルタスク制御部2300から成り、
前者はＯＲＡＭからフレーム定義情報を読み込みながら
その情報に基づいて後者のマシンサイクルを選択制御し
（同Ｓ６）、後者の受信チャネルタスク制御部2300は、
その選択されたマシンサイクルでＯＲＡＭからオペコー
ドを読み込みながら受信チャネル処理部3100と受信書込
制御部4100を制御する（同Ｓ７）。
【０１０８】図１１は、受信チャネル割当制御部2200の
回路説明図である。
【０１０９】本図において、ＣＯＭから１タイムスロッ
ト幅の受信マルチフレームタイミング信号RxMFTが入力
されると、ＯＲＡＭからシングルフレーム定義SFFとチ
ャネルマップRxBMがフレーム割当レジスタ2209とチャネ
ルマップレジスタ2212にそれぞれ読み込まれるととも
に、タイムスロットカウンタ(TSCTR)2201と第１シング
ルフレームカウンタ(SFCTR1)2202から成る受信マルチフ
レームカウンタ2203がクリアスタートする（同Ｓ６
1）。
【０１１０】シングルフレーム定義SFFは、第２シング
ルフレームカウンタ(SFCTR2)2204の出力信号SFFA0-4を
アドレスとし、受信マルチフレームタイミング信号RxMF
Tとタイムスロットカウンタ2201のオーバーフロー信号1
27TS（すなわち、シングルフレームタイミング）を入力
とするＯＲゲート2205の出力RxFTを読込タイミング信号
SFFRDTとして、そのマンサイクルのタイミングＭ２（＃
０Ｍ２）でフレーム割当レジスタ2209に読み込まれる
（同Ｓ６ 2）。
【０１１１】一方、チャネルマップ情報RxBMは、タイム
スロットカウンタ2201の下位５ビットTSQ0-4をアドレス
信号RBMA0-4とし、受信マルチフレームタイミングRxMFT
で起動される読込パルス作成回路2211からのチャネルマ
ップ読込タイミング信号RBMRDTの間、その連続するマシ
ンサイクルのタイミングＭ３でチャネルマップレジスタ
2212及び受信チャネル数カウンタ2210に読み込まれる
（同Ｓ６ 3）。
【０１１２】更に詳しく、図２７のタイミング図を参照
してフレーム定義の読込について説明すると、タイムス
ロットカウンタ（TSCTR）2201の下位５ビットTSQ0-4
は、読込パルス発生回路2211にも接続されていて、読込
パルス発生回路2211は、受信マルチフレームタイミング
信号RxMFTを受けると、次のマシンサイクルのタイミン
グ＃１Ｍ３から順次＃２Ｍ３、＃３Ｍ３、・・・＃１３
Ｍ３まで、上記TSQ0-4に従って読込パルスRD0〜RD11及
びRD12を発生し、チャネルマップRxBMの１２バイト（01
E0h〜01EBh番地）をチャネルマップレジスタ2212に、残
り１バイト（01ECh番地）を受信チャネル数カウンタ221
0にそれぞれ読み込む。なお、チャネルマップレジスタ2
212は、８ビットのパラレル・イン・シリアル・アウト
・レジスタ１２個で構成されている。
【０１１３】受信マルチフレームカウンタ2203は、上記
のように、７ビットのタイムスロットカウンタ（TSCT
R）2201と５ビットの第１シングルフレームカウンタ（S
FCTR1）2202から成り、それぞれ、図４６に示す受信フ
レームフォーマットのタイムスロット数（番号）とフレ
ーム数（番号）をカウントする。なお、初期化終了後は
オール“０”で停止しており、受信マルチフレームタイ
ミング信号RxMFTが入力されると、そのマシンサイクル
のタイミング＃０Ｍ７で“０”がプリセットされ、タイ
ミング＃１Ｍ７から順次カウントアップする。
【０１１４】上記第１シングルフレームカウンタ（SFCT
R1）2202と第２シングルフレームカウンタ（SFCTR2）22
04の違いは、歩進タイミングであり、図示のように、前
者は、タイムスロットカウンタ（TSCTR）2201の出力信
号127TSで歩進し、後者は１タイムスロット早い出力信
号126TSで歩進する。これは、シングルフレーム定義SFF
の読み込みがそのフレームが開始すると同時に完了し、
その読込情報をフレームの先頭タイムスロットから有効
となるようにするためである。すなわち、シングルフレ
ームの位相と、シングルフレーム定義SFFの更新位相を
一致させるために、アドレスを指定する第２シングルフ
レームカウンタ（SFCTR2）2204を早めに歩進させてい
る。
【０１１５】なお、実際のＯＲＡＭアドレス信号は、後
述のＯＢＵＳインタフェース部2900でオフセットアドレ
スが加算され、チャネルマップ読込アドレス信号RBMA0-
4にはRBMA5-9（01E0h）、シングルフレーム定義読込ア
ドレス信号SFFA0-4には、SFFA5-9（01C0h）がそれぞれ
加えられ、１０ビットのアドレス信号としてＯＲＡＭに
与えられる。
【０１１６】以上のように、ＯＲＡＭの受信フレーム定
義情報のシングルフレーム定義SFFは、第１シングルフ
レームカウンタ2202が歩進する毎にその直前で01C0h番
地から01DFh番地まで順次フレーム割当レジスタ2209に
読み込まれ、チャネルマップRxBMは、受信マルチフレー
ムタイミングRxMFTが与えられる毎に01E0h番地から01EC
h番地まで１タイムスロット（又は１マシンサイクル）
に１バイトの割合でチャネルマップレジスタ2212と受信
チャネル数カウンタ2210に読み込まれる。
【０１１７】次は、上記のようにして各レジスタに読み
込まれたフレーム定義情報がどのように作用するかを説
明すると、まず、フレームNo.0の開始直前（No.0フレー
ムタイミング＝マルチフレームタイミング）でレジスタ
に読み込まれた01C0h番地のデータ“１Ｆｈ”の下位７
ビットDB0-6は、一致回路2206によってタイムスロット
カウンタ2201の値TSQ0-6と比較されるように構成されて
いて、ＴＳカウンタ2201が“１Ｆｈ”、すなわちタイム
スロットが３１（ＴＳ３１）のタイミングに達したとき
一致信号FMSTRが出力され、そのマシンサイクルのタイ
ミング＃０Ｍ７でＪ−Ｋフリップフロップ2207がオンに
なり（タイムスロットイネーブル信号TSENが論理“１”
になり）、マシンサイクル選択制御回路2208を起動す
る。
【０１１８】起動されたマシンサイクル選択制御回路22
08は、タイミング＃１Ｍ７から＃２Ｍ７、＃３Ｍ７・・
と、上記タイムスロットイネーブル信号TSENが受信シン
グルフレームタイミングRxFT（SFFRDTと同じ）でＪ−Ｋ
フリップフロップ2207がオフになるまでチャネルマップ
レジスタ2212に対してシフトクロックSFTCLKを出力し、
チャネルマップレジスタ2212の内容をビットシリアル信
号SRBMPで受け取りながら、それに基づいたマシンサイ
クル選択信号RxMCSをタイミング＃１Ｍ７から順次（Ｍ
７毎に）受信チャネルタスク制御部2300に送出する（同
Ｓ６ 4）。
【０１１９】実施例では、チャネルマップ情報を１ビッ
トで１タイムスロットを示すようにしているので、１２
バイトｘ８ビットで９６タイムスロットの範囲で割当を
自由にできるようになっており、チャネルマップレジス
タ2212の割当ビットは、１フレーム当たり９６発のシフ
トクロックSFTCLKが供給され、１マルチフレームでは３
２回転（３２フレーム分）することになる（レジスタの
最後のシリアル出力は最初のレジスタのシリアル入力に
戻されている）。
【０１２０】フレームNo.0のＴＳ１２７（No.1フレーム
タイミング）になると、上記のようにフレーム割当レジ
スタ2209には01C1h番地のデータ“１Ｆｈ”が読み込ま
れ、同様にして、マシンサイクル選択制御回路2208が起
動され、２フレーム目のマシンサイクル選択信号RxMCS
が送出される。以後、同様にフレームNo.4まで続けられ
る。
【０１２１】フレームNo.5になると、01C5h番地から
“９Ｆｈ”が読み込まれ、最上位ビットDB7が論理
“１”になるので、マシンサイクル選択制御回路2208
は、一致信号FMSTRを待たずにそのマシンサイクルから
４サイクル後のマシンサイクルのタイミングＭ７（＃４
Ｍ７）でマシンサイクル選択信号RxMCSの送出を開始
し、その後、一致信号FMSTRがあると、直ちに（＃０Ｍ
７で）該マシンサイクル選択信号RxMCSを停止すると共
にタイムスロットイネーブル信号STENによる上記動作を
開始し、上記ビットシリアル信号SRBMPに基づいたマシ
ンサイクル選択信号RxMCSを送出する。従って、フレー
ムNo.5〜31は、最上位ビットDB7によるチャネルマップ
制御も加えられてマシンサイクル選択信号RxMCSの送出
が続けられる。
【０１２２】以上述べたように、受信チャネル割当制御
は、受信マルチフレームタイミングRxMFT毎にチャネル
マップレジスタ2212への再読込を行い、受信シングルフ
レームタイミング信号RxFT毎にフレーム割当レジスタ22
09への再読込を行うので、ＯＲＡＭのチャネルマップRx
BMとシングルフレーム定義SFFは、それぞれマルチフレ
ーム毎、シングルフレーム毎にマシンサイクルの選択制
御に反映されることになり、ダイナミックなキャリアフ
レーム構造（タイムスロット割当）の変更要求に対応で
きる。
【０１２３】なお、受信チャネル数カウンタ2210は、１
チャネル分の受信タスク制御が終了する度に後述の受信
チャネルタスク制御部2300から出力される受信終了タイ
ミング信号RxENDを受けてカウントダウンし、受信すべ
きチャネル数が“０”になると、Ｃ−ｃｈ終了信号CHEN
Dを後述の受信処理部3100に返して受信チャネルタスク
制御を停止させる。これは、割り当てられたＣ−ｃｈ数
でマルチフレームのタイムスロットが割り切れず、空き
タイムスロットが生じた場合に無用な受信処理動作を避
けるために備えられている。また、この機能は、動作モ
ード設定レジスタFMD（4012h番地）のビット１（FMD1）
を“０”に設定することで無効にすることもできる。
【０１２４】次に、図１２を参照して受信チャネルタス
ク制御部2300の動作を述べる。
【０１２５】受信チャネルタスク制御部2300は、上記の
受信チャネル割当制御部2200が出力するマシンサイクル
選択信号RxMCSに基づいて、ＯＲＡＭからＡＣ−ｃｈと
Ｃ−ｃｈのフォーマットを規定するオペコードを読み込
みながらタスク制御を行うようになっていて、まず、最
初のオベコードの読み出しは、受信マルチフレームタイ
ミング信号RxMFT（１マシンサイクル幅）で行われる
（同Ｓ７）。
【０１２６】図１２において、受信マルチフレームタイ
ミング信号RxMFT（１マシンサイクル幅）は、オペコー
ド読込制御回路2301とタスク制御信号生成回路2306に与
えられており、タスク制御信号生成回路2306は、その受
信マルチフレームタイミング信号を受信したマシンサイ
クルのタイミング＃０Ｍ３でアドレスリセットパルスRx
OARSTを出力して、ＯＲＡＭ読込アドレスカウンタ2307
を“００ｈ”にリセットする。
【０１２７】一方、オペコード読込制御回路2301は、次
のタイミング＃１Ｍ０で、バイトレジスタ2302にセット
パルスを出力して、ＯＲＡＭの0000h番地（図４１参
照）に格納されている処理バイト数“０１ｈ”を読み込
み、それに続くタイミング＃１Ｍ１で一次機能レジスタ
2303にセットパルスを出力し、0001h番地に格納されて
いる処理機能“２７ｈ”を読み込むと共に、タイミング
＃１Ｍ７でバイトカウンタ2304と二次機能レジスタ2305
にパラレルロード信号PLを与え、先の読込データをバイ
トカウンタ2304と機能レジスタ2305にロードする。
【０１２８】また、タスク制御信号生成回路2306は、同
じマシンサイクルのタイミング＃１Ｍ１で、ＯＲＡＭ読
込アドレスカウンタ2307にインクリメント信号RxOINCを
出力してアドレスを一つ進め、次の読み込みに備える。
【０１２９】なお、実際のＯＲＡＭ読込アドレスの指定
は、アドレスカウンタ2307の出力信号RxOA1-8に、後述
のＯＢＵＳインタフェース部2900によって、最下位ビッ
トアドレス信号RxOA0と最上位ビットアドレス信号RxOA9
がタイミングＭ０〜Ｍ７をカウントする３ビットカウン
タの出力ＭＱ０とＭＱ２（図５参照）が、それぞれ加え
られ、１０ビットのアドレス信号RxOA0-9として行われ
る。
【０１３０】これで、処理手順の一つが読み込まれたこ
とになり、アドレスも一つ進めたので、次のオペコード
の読み込みにも備えたことになる。
【０１３１】ここで、オペコードの意味について簡単に
述べると、上記で読み込んだオペコードは、図４１にも
示されるように、処理バイト数は「０１ｈ」で２バイト
を意味し、処理機能は「２７ｈ」で端末識別子ＴＩＤ検
出とサイクリックリダンダンシーチェックＣＲＣ開始を
意味する。以下同様であり、第１バイトで処理バイト
数、第２バイトで処理機能を表している。
【０１３２】このようにして最初のオペコードを読み出
した状態で、前述のマシンサイクル選択信号RxMCSが入
力されると、タスク制御信号生成回路2306は、そのタイ
ミング＃０ＳＭ０から二次機能レジスタ2305の出力（処
理機能）に従ってタスク制御信号を生成すると共に、バ
イトカウンタ2304にイネーブル信号ENを与えるので、バ
イトカウンタ2304もタイミング＃０ＳＭ７でカウントア
ップを開始する。
【０１３３】このバイトカウンタ2304は、マシンサイク
ル選択信号RxMCSが与えられる選択的マシンサイクルの
タイミングＳＭ７毎に歩進し、指定の処理バイト数に達
すると、オーバーフロー信号RTOVFを出力し、次のオペ
コードの読み込みを指示する。
【０１３４】具体的には、ＯＲＡＭには実際のバイト数
より１バイト少ない値を予め格納し、レジスタ2302に読
み込む。その値を前記バイトカウンタ2304にロードする
とき、論理反転してロードし、バイトカウンタ2304はそ
の値からカウントアップを開始し、オーバーフロー信号
RTOVFで所定のバイト数に達したことをオペコード読込
制御回路2301とタスク制御信号生成回路2306に通知す
る。
【０１３５】オペコード読込制御回路2301とタスク制御
信号生成回路2306は、オーバーフロー信号RTOVF（選択
的マシンサイクル１サイクルのＳＭ０〜ＳＭ７の幅）を
受けると、そのマシンサイクルのタイミング＃０ＳＭ０
及び＃０ＳＭ１で次のオペコード読込、＃０ＳＭ１でア
ドレス歩進、そして＃０ＳＭ７でバイト数と処理機能の
ロードを実行する。
【０１３６】従って、読み込まれたオペコードは、マシ
ンサイクルのタイミング＃０ＳＭ７でバイトカウンタ23
04と二次機能レジスタ2305にそれぞれ一斉にロードされ
るので、二次機能レジスタ2305には、そのｎバイト処理
中（＃１ＳＭ０から＃ｎＳＭ７）は、処理機能情報が常
に存在することになる。
【０１３７】タスク制御信号生成回路2306は、タイミン
グ＃０ＳＭ７で与えられた処理機能情報からタスク種別
信号を生成すると共に、マシンサイクル選択信号RxMCS
に基づいたタイミングＳＭ０〜ＳＭ７（又はＭ０〜Ｍ
７）をもとに、受信処理に必要なタスク制御信号を生成
し、タイミング＃１ＳＭ０から出力を開始することによ
って後述の受信チャネル処理部3100と受信書込制御部41
00を制御する。
【０１３８】なお、タスク制御は、自端末（自局とも言
う）宛のチャネルだけを受信するように、端末識別子Ｔ
ＩＤの判定タイミングであるのＴＩＤストローブ信号TI
DSTBを受信チャネル処理部3100に与え、その結果信号で
あるＴＩＤ一致信号TIMATを受けてから実質的なタスク
制御に入る（同Ｓ８）。
【０１３９】すなわち、もし、ＴＩＤ一致信号TIMATが
論理“０”（自局宛でない）であれば、受信チャネルタ
スク制御部2300はオペコードの読み込みと解析のみ続行
し、受信チャネル処理部3100と受信書込制御部4100に対
するタスク制御信号の送出は行わない。この状態をアイ
ドリング状態と呼ぶことにする。
【０１４０】また、タスク制御信号生成回路2306は、
“０１Ｄ２ｈ”（ＣＲＣエンド及びリターン）のオペコ
ードが二次機能レジスタ2305にタイミング＃０ＳＭ７で
ロードされると、タイミング＃１ＳＭ３で読込アドレス
カウンタ2307をリセットして最初のアドレスに戻し、Ｃ
ＲＣ演算が終了する（オーバーフロー信号RTOVFが出力
される）タイミング＃０Ｐ２ＳＭ０、＃０Ｐ２ＳＭ１で
先頭のオペコードを読み込み、前記の動作を繰り返す。
【０１４１】このように、オペコードの読み込みは、１
マルチフレームの間にＯＲＡＭの先頭オペコードからリ
ターン命令までの間を繰り返し行われ、タスク制御は、
複数のチャネルに対して個々の端末識別子ＴＩＤを判定
し、自局宛チャネルに対してのみ受信処理部を制御す
る。
【０１４２】以上のように、受信チャネルタスク制御
は、受信マルチフレームの周期で起動され、マシンサイ
クル選択信号RxMCSによって選択されたマシンサイクル
のタイミングでオペコードの読み出し解析を行いなが
ら、受信チャネル処理を制御するので、チャネルフォー
マットを定義するｍビット列プログラム情報は、キャリ
アフレームの構成によらない、独立したフォーマット情
報として扱うことができるので、同時に異なるフォーマ
ットのチャネル（複数チャネル）に対応できる。
【０１４３】また、オペコードには、リターン命令が備
えられていて、それを読み込んだとき、オペコードの先
頭アドレスに戻って読み込みを実行するようにしている
ので、複数のチャネル受信に対して繰り返し使用するこ
とができ、チャネル数が増えてもオペコードの変更は不
要である。
【０１４４】（２）受信チャネル処理 受信フレームのチャネル処理は、前述の受信タスク制御
に基づいて送受信処理部3000の受信チャネル処理部3100
で行われる。
【０１４５】まず、動作概要から述べると、受信チャネ
ルが自局宛であるかどうかを調べるために、チャネルの
先頭２タイムスロットで送られてくる端末識別子（以
下、ＴＩＤ）を、予め設定されている共通ＴＩＤ及び自
局ＴＩＤと照合し、もし、自局宛であれば、それに続く
データを取り込みながらＣＲＣチェックも同時に実行す
る。最後のブロックチェックキャラクタ（ＢＣＣ）まで
受信したところでそのチェック結果を取り込み、１チャ
ネル分の受信処理を終了する（同Ｓ８）。
【０１４６】実施例（１）では、Ｃ−ｃｈに割り当てら
れたタイムスロット例（図４６の網掛け部分）には、図
示のように、フォーマットが異なるＡＣ−ｃｈとＣ−ｃ
ｈ（互いにデータ内容に関連はない）が交互に伝送され
るようになっているが、受信オペコードもその順番で受
信するようにプログラムされているので、受信チャネル
処理部3100は、ＡＣ−ｃｈかＣ−ｃｈかを区別すること
なく、前述の受信チャネルタスク制御部2300からのタス
ク制御信号（各処理タイミング）に従って処理を実行す
る。
【０１４７】ＡＣ−ｃｈとＣ−ｃｈの受信データ及びＣ
ＲＣチェック結果は、受信書込制御部4100によって、予
め決められたＴＲＡＭの各バッファ領域に振り分けて書
き込まれるので、受信チャネル処理部3100は、複数の異
なる構造のチャネルを連続的に処理できる。
【０１４８】図１３は受信チャネル処理部3100の細部を
示しており、本図において、受信チャネル処理部3100は
前述のタスク制御信号生成回路2306からＴＩＤストロー
ブ信号TIDSTBを受けて、その照合結果をタスク制御信号
生成部2306に返すことから動作を開始する。
【０１４９】各端末には、すべての端末に共通に与えら
れる共通ＴＩＤと個々の端末毎に与えられる自局ＴＩＤ
の２種類のＴＩＤが、Ｉ／Ｏレジスタ1100（400Eh〜401
1h番地）に予め設定されており、これらのビットパター
ンと受信ＴＩＤは、それぞれの照合回路によって同時に
チェックされる。
【０１５０】具体的には、自局ＴＩＤの照合は、自局Ｔ
ＩＤの下位８ビットTIDI0-7を照合する一致回路3104
と、同上位６ビットTIDI8-13を照合する一致回路3105と
その結果をＴＩＤストローブ信号TIDSTBで保持するフリ
ップフロップ3106と、下位上位ともに一致が成立したか
どうかを判定するアンドゲート3107から成る自局ＴＩＤ
照合回路で行われる。
【０１５１】共通ＴＩＤも同様に、一致回路3108及び31
09とフリップフロップ3110とアンドゲート3111から成る
共通ＴＩＤ照合回路で行われ、両ＴＩＤ照合回路の出力
は、オアゲート3112を介してＴＩＤ一致信号TIMATとし
てタスク制御信号生成回路2306に返される。
【０１５２】このように、ＴＩＤ照合回路は、２バイト
のＴＩＤがフレーム構成が変わってることによって、連
続しない状態になっても、上位の照合結果を保持するフ
リップフロップ3106及び3110を備えることにより、柔軟
に対応できるようになっている。
【０１５３】なお、ＴＩＤの最上位２ビットRTID14-15
は、端末内の論理ポート番号を示すものであり、ＴＩＤ
ストローブ信号TIDSTBで２ビットレジスタ3113に一旦保
持される。
【０１５４】次にＣＲＣ回路3150の動作は、その構成か
ら簡単に述べると、図示のように、制御部3151とブロッ
クチェックレジスタ（以下、ＢＣＣレジスタ）3152とバ
ッファレジスタ3153から成っており、受信シリアルデー
タRxBSDは、直並列変換レジスタ3101の出力Q2を経由し
て３ビット遅れのシリアルデータCRCINとしてＢＣＣレ
ジスタ3152に与えられている。
【０１５５】更にＣＲＣ回路3150の細部は図１４に示さ
れており、ＢＣＣレジスタ3152の回路構成は公知のＣＲ
Ｃ−ＣＣＩＴＴに対応し、生成多項式はＸ16＋Ｘ12＋Ｘ
5＋１である。
【０１５６】ＢＣＣレジスタ3152の図中、丸付き＋は排
他的論理和（ＥＸ-ＯＲ）回路、丸付きＡは論理積（Ａ
ＮＤ）回路を示し、ＣＢ０〜ＣＢ１５は、クロックイネ
ーブル（ＥＮ）入力付きのＤタイプフリップフロップ
（ＤＦＦ）を示す。なお、ＣＢ０〜ＣＢ１５のＤＦＦの
ＥＮ入力とクロック入力は、制御部3151からクロックイ
ネーブル信号CLKENとクロック信号8MCLKがマルチ接続さ
れているが、本図では省略されている。
【０１５７】また、制御部3151では、入力シリアルデー
タCRCINの３ビット遅延に伴って、マシンサイクル選択
信号RxMCSも、同様に、フリップフロップDF1〜DF3で３
クロック分遅延させており、ＣＲＣスタート信号CRCSTR
T、ＣＲＣポーズ信号CRCPUSE、ＣＲＣリスタート信号CR
CRSTAを受けて、プリセット信号PRSET及びクロックイネ
ーブル信号CLKENをＢＣＣレジスタ回路3152に与えてＣ
ＲＣ演算の制御を行うようになっている。
【０１５８】バッファレジスタ3153は、ＣＲＣ演算終了
直前、ＣＲＣ演算終了信号CRCENDでＢＣＣレジスタ回路
3152のフリップフロップCB8〜CB15の入力データを取り
込むようになっている。
【０１５９】次に、図２８のＣＲＣスタートとＣＲＣポ
ーズ、ＣＲＣリスタート及び受信データの取込処理に関
するタイミング図も参照しながら動作説明を述べる。な
お、本タイミング図は、Ｃ−ｃｈのタイムスロットが１
つ置きに割り当てられた場合を示しており、受信シリア
ルデータRxBSDは、図示のようにマシンサイクル選択信
号RxMCSとマシンサイクルの両位相に合わせて直並列変
換レジスタ3101に入力されている。
【０１６０】前述のタスク制御信号生成回路2306は、Ｔ
ＩＤ一致信号TIMATを確認すると（以下、この確認した
タイミングを＃０ＳＭ７とする）、次の選択的マシンサ
イクル（＃１ＳＭ７）から処理バイト数（この場合は２
バイト）をカウント開始すると共に、タイミング＃１Ｓ
Ｍ２でＣＲＣスタート信号CRCSTRT出力し、制御部3151
は、それを受けて＃１ＳＭ２でプリセット信号PRSETと
クロックイネーブル信号CLKENをＢＣＣレジスタ3152に
与えて初期化（オール“０”）すると共に、Ｊ−Ｋフリ
ップフロップJK1をオンにする。
【０１６１】Ｊ−ＫフリップフロップJK1はタイミング
＃１ＳＭ３からオンになり、その出力は、フリップフロ
ップDF1〜DF3で３クロック遅延されたマシンサイクル選
択信号RxMCSと共にＡＮＤ回路に入力され、さらにＯＲ
回路を通してＢＣＣレジスタ3152のフリップフロップCB
0〜CB15のクロックイネーブルENに与えられるので、Ｂ
ＣＣレジスタ3152は、図示のように、タイミング＃１Ｓ
Ｍ３から有効になるＣＲＣクロックで除算を開始する。
【０１６２】この除算開始は、図示のようにＣＲＣ回路
内部の３クロック遅延されたマシンサイクルで説明する
と、タイミング＃１ＳＭ０の直前で初期化され、＃１Ｓ
Ｍ０〜＃１ＳＭ７の８クロックで１バイト（８ビット＝
１タイムスロット）の演算が行われ、以下、同様に＃２
ＳＭ０〜ＳＭ７でもクロックが有効となって除算が続け
られる。このように、ＣＲＣ回路内部のマシンサイクル
と受信データ入力の位相についても考え方を統一してい
る。
【０１６３】図示例では、３バイト目はＣＲＣポーズ
（受信データも取り込まない）となっており、タイミン
グ＃３ＳＭ２でＣＲＣポーズ信号CRCPUSEを受けると制
御部3151のＪ−ＫフリップフロップJK1はタイミング＃
３ＳＭ３からオフになり、クロックイネーブル信号CLKE
Nが無くなるのでＢＣＣレジスタ3152の除算も停止し、
＃３ＳＭで入力される受信データ１バイトは処理されな
いで見送られる。
【０１６４】次のタイミング＃４ＳＭ２でＣＲＣリスタ
ート信号CRCRSTRを受けるとＪ−ＫフリップフロップJK1
が＃４ＳＭ３からオンになり、クロックイネーブル信号
CLKENがＢＣＣレジスタ3152に再び与えられるので、除
算を再開する。
【０１６５】このように、ＣＲＣスタートとリスタート
の違いは、ＢＣＣレジスタ3152を初期化してから除算を
開始するか、直前の状態を引き継いで開始するかの違い
である。本実施例では、より柔軟に対応できるように、
選択的マシンサイクルのほかにこのようなオペコードに
よるポーズ（一時停止）機能を備えている。
【０１６６】一方、受信データの取込処理は、タスク制
御信号生成回路2306からの受信データセット信号RxDSET
をタイミング＃１ＳＭ７、＃２ＳＭ７及び＃４ＳＭ７で
受け、直並列変換レジスタ3101の出力Q0〜Q7のパラレル
受信データを８ビットレジスタ3102に一旦取り込みなが
ら、それに続くタイミング＃２ＳＭ２、＃３ＳＭ３及び
＃５ＳＭ２で後述する受信書込制御部4100によってＴＲ
ＡＭに書き込まれる。
【０１６７】なお、上記のＣＲＣ演算処理と受信データ
の取込処理例は、受信チャネルのフォーマットがＣＲＣ
処理の開始対象データと受信取り込み開始データが一致
している場合について述べたものであり、オペコードの
設定例（図４１）で示した処理をする場合とは異なって
いる。
【０１６８】具体的には、図４１に示すオペコードを実
行した場合には、ＣＲＣ処理は２バイトのＴＩＤにもか
かっているので、この場合には取り込みデータより２バ
イト分早くＣＲＣ処理を開始する。すなわち、ＯＲＡＭ
から読み込まれたオペコードは、タイミング＃−２ＳＭ
７（上述の基準＃０ＳＭ７を変えないためあえて負号を
用いる）でバイトカウンタ2304や二次レジスタ2305にロ
ードされるので、＃−１ＳＭ２でＣＲＣ処理がスタート
し、＃−１ＳＭ７で受信ＴＩＤの上位バイト、＃０ＳＭ
７で下位バイトがそれぞれ照合され、その照合結果が一
致していれば、＃１ＳＭ７で受信データセット信号RxDS
ETが与えられ、ＣＲＣ処理も継続し、後述するＣＲＣ終
了処理まで進む。もし、受信ＴＩＤが一致しない場合に
は、前述のように、タスク制御はアイドリング状態であ
るから制御信号（受信データセット信号RxDSETなど）は
与えられず、受信処理そのものが行われない。
【０１６９】実施例はプログラマブルなので、このよう
な処理手順の違い（チャネルフォーマットの違い）は、
オペコードの設定によって、自由に変更できるものであ
り、以下の説明でも、本発明の特徴をより特徴的に簡潔
に述べるために、図４１や３４に示されるオペコード設
定とは異なる内容で述べる場合がある。
【０１７０】次に、ＣＲＣチェックの終了処理（その結
果の取り込み）と次のＣＲＣチェック開始の連続動作に
ついて、ＣＲＣ回路3150の細部を示す図１４とタイミン
グチャートを示す図２９を参照して説明する。
【０１７１】ＣＲＣ終了処理は、タスク制御部のオペコ
ードCRCENDの読み込みマシンサイクルを起点（＃０Ｓ
Ｍ）とすると、図２９に示すように受信ＢＣＣの下位バ
イトRxBCC0及び上位バイトRxBCC1は、＃１ＳＭ及び＃２
ＳＭの選択的マシンサイクルの位相にあり、ＣＲＣ回路
3100内部では、３ビット遅れの選択的マシンサイクルの
タイミング＃１ＳＭ０〜７及び＃２ＳＭ０〜７の１６ク
ロックで受信ＢＣＣ（RxBCC0及びRxBCC1）を除算する。
【０１７２】ところで、本発明では、１バイト（１タイ
ムスロット）毎に送受信処理をプログラム可能とし、且
つ連続的に処理出来るように、その単位当たりの送受信
処理をＴＲＡＭへのアクセスを含めて１マシンサイクル
内（一つの処理に着目したＴＲＡＭアクセスから処理完
了までの時間ではない、パイプライン構造により異なる
処理が並行して行われ、個々の結果が１マシンサイクル
以内と言う意味）からに完結するようにしていること
は、すでに述べたが、このようなＣＲＣ演算において
は、ＢＣＣレジスタからその演算結果が得られるのは１
６クロック後であり、連続的に次のチャネルデータを受
信するためには何らかの工夫が必要である。
【０１７３】そこで本実施例（１）では、ＢＣＣレジス
タ回路3152において、１６番目のクロックを待たずに、
１５番目のクロックで出力される次段のフリップフロッ
プへの入力を取り込むことと、同じ１５番目のクロック
で次段のフリップフロップへプリセットデータを入力し
て１６番目のクロックでプリセットするようにしてい
る。すなわち、演算結果ＢＣＣの取込とプリセットを１
６番目のクロックで同時に行っている。
【０１７４】具体的に図１４を参照してその構成を説明
すると、演算結果の下位バイトBCC0と上位バイトBCC1
は、ＢＣＣレジスタ回路3152のフリップフロップCB1（C
B0ではなく）の出力から順次引き出されており、ＥＸ−
ＯＲ回路へ出力するCB0、CB4、CB11ではそれらのＥＸ−
ＯＲ回路の出力（次段への入力となる）から取り出され
ている。そして、すべてのフリップフロップの入力はＡ
ＮＤ回路を介して接続されており、プリセット信号PRSE
T（負信号）が一斉に入力できるようになっている。
【０１７５】また、ＴＲＡＭへのＣＲＣ演算結果の書き
込みをバイト単位で行うため、上位バイトBCC1は、ＣＲ
Ｃ終了信号CRCENDで（１６番目のクロックで）一旦バッ
ファレジスタ3153に保持されようになっている。
【０１７６】従って、その動作は図２９のタイミング図
に示す如く、タイミング＃１Ｐ３ＳＭ２で下位バイトBC
C0がデータセレクタ3103の入力「Ａポート」に現れると
共に、ＣＲＣ終了信号CRCENDによってＢＣＣレジスタの
各フリップフロップ入力にはプリセット信号（負信号）
が与えられ、バッファレジスタの入力には上位バイトBC
C1が現れているので、＃１Ｐ３ＳＭ２（１６番目のクロ
ック）でその上位バイトが格納されると同時にＢＣＣレ
ジスタも“オール０”にプリセットされ、＃１Ｐ３ＳＭ
３の間、その格納された上位バイトBCC1がデータセレク
タ3103の入力「１ポート」に与えられる。
【０１７７】データセレクタ3103は、セレクト信号SEL0
とSEL1を受けて、受信データRxDと、ＣＲＣの除算結果
であるブロックチェックキャラクタBCC0及びBCC1を選択
的に出力するためのもので、タイミング＃１Ｐ３ＳＭ１
までは受信データＲｘＤｎ、＃１Ｐ３ＳＭ２ではBCC0そ
して＃１Ｐ３ＳＭ３ではBCC1を順次出力し、それらのデ
ータは、後述の受信書込制御部4100によって、ＴＲＡＭ
書込タイミングTRAMWRTに示されるタイミングでＴＲＡ
Ｍの所定領域に書き込まれる。
【０１７８】また、タイミング＃０Ｐ２ＳＭでは、連続
する次のチャネル受信のためのオペコード読み込みが行
われているので、＃１Ｐ３ＳＭ２でＣＲＣスタート信号
CRCSTRTも与えられ、Ｊ−ＫフリップフロップJK1はオン
の状態が続き、＃３ＳＭ３から切れ目無く、次のチャネ
ルに対するＣＲＣ演算を新たに開始する事ができる。
【０１７９】以上のように、本実施例（１）では、極力
浅いパイプライン構造で１マシンサイクル以内の処理が
できるように、ＢＣＣレジスタ回路において、演算結果
のＢＣＣ取込と次の演算に備えたプリセット動作を１ク
ロック先行して同時に行うことで、連続ＣＲＣチェック
及び１マシンサイクル以内での２バイト取込を実現して
いる。
【０１８０】（３）受信データ書込 上記のようにして処理された受信チャネルのデータは、
受信書込制御部4100によってＴＲＡＭに書き込まれる。
【０１８１】図１５は、その受信書込制御部4100を示
し、図示のようにＡＣ−ｃｈ受信書込制御部4110、Ｃ−
ｃｈ受信書込制御部4120、アドレスセレクタ4130及びデ
ータセレクタ4140及びライト／リードタイミング部4150
から成り、各チャネルの受信データは各々の書込制御部
によって処理される。
【０１８２】受信書込制御部4100は、前述の初期化で設
定されたパラメータに基づいて、受信チャネルのデータ
をＴＲＡＭの所定領域にリアルタイムで書き込む機能の
ほかに、書込の際には、受信処理チェック、バッファ空
塞チェックとそれらの結果を表示するフラグ処理を主な
機能目的として備えられている。
【０１８３】受信処理チェックとは、データ内容その物
のチェックではなく、正常に処理されたものであるかど
うかを、初期設定時のパラメータを元にチェック（判
断）することであり、実施例では、ＴＩＤ照合の正常
性、受信データ長の正常性、ＣＲＣ処理の正常性を判断
し、その結果をフラグ情報の一部として表示している。
【０１８４】このようなチェック及び表示は、前述のタ
スク制御や受信処理及びデータ転送部の監視をすること
になり、前述の各種パラメータの設定とオペコードのプ
ログラミングの矛盾、回路異常の発見手段を提供し、機
器の信頼性やインプリメントの容易性の向上に貢献しよ
うとするものである。
【０１８５】ここで、ＡＣ−ｃｈとＣ−ｃｈの書込制御
の違いについて簡単に説明すると、ＡＣ−ｃｈの場合
は、書き込まれた受信データをＣＰＵが直接ＴＲＡＭか
ら読み込んで処理をすることになっているので、転送の
必要が無く、ハードウェア的にはこの受信書き込みで完
結し、Ｃ−ｃｈの場合は、データ転送部4000が自律的に
それを外部のシェアードメモリSMEMに転送することか
ら、下記に述べるように、フラグ処理や受信終了処理な
どで異なる。
【０１８６】まず、ＡＣ−ｃｈ受信書込処理の流れを図
３５を参照して概説すると、ＡＣ−ｃｋ受信書込制御部
4110は、 1ＡＣ−ｃｈのＴＩＤ検出信号ATIDDETを受け
ると、 2ＴＲＡＭのバッファ領域の先頭アドレスからフ
ラグを読み込んでバッファが空きであることを確認する
と共にそのフラグアドレスを一旦保持し、 3受信データ
書込タイミング信号RxDWRTを受けると、そのフラグアド
レスの次のアドレスから、連続したアドレスに受信デー
タを書き込んで行く。その後、 4ＢＣＣ書込タイミング
信号RBCCWRを受けると、そのＢＣＣ２バイトを連続して
書き込んだ後、シーケンスカウンタを一つ進め、続いて
5バッファ塞がり表示ビット（“１”）及び読み込んだ
バッファ塞がり表示ビット（“０”）、受信ポート番
号、受信処理チェック結果、及び生成したシーケンス番
号で先に読み出したフラグを更新して同じフラグアドレ
スに書き戻し、 6ＣＰＵにＡＣ−ｃｈ受信完了割込（図
示せず）をして１チャネル分のデータ書き込みを終了す
る。
【０１８７】もし、前記 1でバッファが塞がっていた場
合には、受信データ書込タイミング信号RxDWRTを受けて
も、受信データは上書きせず（アドレスも進めない）、
7ＢＣＣ書込タイミング信号RBCCWRを受けたときに、 8
塞がり表示ビット（“１”）及び読み込んだフラグの塞
がり表示ビット（“１”）、今回の受信ポート番号、受
信処理チェック結果、現在のシーケンス番号でフラグを
更新して書き戻し、 6ＣＰＵに受信完了割込（図示せ
ず）をする。すなわち、フラグのみ書き換えて、（バッ
ファがすべて塞がっていたため）受信データの書きみが
できなかった事をＣＰＵに通知する。そして、次回のＴ
ＩＤ検出信号を受けた時は、この止まっているアドレス
から再びフラグを読み込み、上記の動作を繰り返す。
【０１８８】一方、Ｃ−ｃｈ受信書込処理の流れは、上
記ＡＣ−ｃｈの流れに対比させ且つ図３６を参照して説
明すると、 1がＣ−ｃｈのＴＩＤ検出信号CTIDDETに変
わり、 2はフラグアドレスを一旦保持するのみ、 3 4で
は、その書き込み毎に後述のバッファ入力カウンタ歩進
パルスを出力し、 5は受信ポート番号、受信処理チェッ
ク結果、及び受信バッファでの滞留データブロック数
を、保持されているフラグアドレスに書き込むと共にバ
ッファ入力カウンタ歩進パルスを出力し、 6はデータ転
送部4000に転送要求（図示せず）を出して１チャネル分
のデータ書き込みを終了する。
【０１８９】以上のように、Ｃ−ｃｈ受信書込処理で
は、フラグの読み込みは行わないので、ＡＣ−ｃｈ受信
書込における処理 7 8のようなバッファ管理は行わない
こと、そして 6の受信完了時にはＣＰＵに通知するので
はなく、データ転送部4000に転送要求を出して処理を引
き継がせるという点で異なるが、その他はほぼ同じであ
る。
【０１９０】従って、以下の動作説明では、図１７を参
照してＣ−ｃｈの受信書込制御について述べ、ＡＣ−ｃ
ｈについてはその都度述べることにする。図中、同機能
（動作）するものについては、同番号（又は信号略称）
が付与されている。
【０１９１】受信書込制御部4100は前述の初期化終了直
後、初期化制御部1000からＴＲＡＭ領域確保終了信号CN
FENDを受けると、その信号でリングアドレスカウンタ部
4111を初期化し、待機している。
【０１９２】ここで予め、リングアドレスカウンタ部41
21の動作を説明すると、リングアドレスカウンタ部4121
は二つのカウンタCTR1及びCTR2で構成され、カウンタCT
R2はＩ／Ｏレジスタ部1100から与えらるパラメータのバ
ッファ開始アドレスRxBSTA0-9（AC-ch受信書込制御部41
10ではAKBSTA0-9)から受信データバッファ長RxBL0-7
（同AKBL0-7）で指定されるバイト数のＴＲＡＭアドレ
ス範囲を、リング状に繰り返し指定するようになってい
る。
【０１９３】具体的には、リングアドレスカウンタ部41
21がＴＲＡＭ領域確保終了信号CNFENDを受けると、その
信号はオアゲートＧ１を介してカウンタCTR1及びCTR2に
パラレルロード信号PLAとしてそれぞれ与えられ、Ｉ／
Ｏレジスタ部1100から定常的に与えられているパラメー
タの受信データバッファ長RxBL0-7（同AKBL0-7）とバッ
ファ開始アドレスRxBSTA0-9（同AKBSTA0-9)をそれぞれ
のカウンタに初期セットする。
【０１９４】その後、カウンタCTR1及びCTR2は受信チェ
ック部4122（同4112）から歩進信号INCAが与えられて歩
進し、受信データバッファ長RxBL0-7（同AKBL0-7）に達
するとカウンタCTR1がオーバーフロー信号BOVFを出力す
るのでゲートG２が開かれ、次の歩進信号INCAがゲートG
２とG１を通ってパラレルロード信号PLAとしてカウンタ
CTR1及びCTR2に与えられるので、バッファ開始アドレス
RxBSTA0-9（同AKBSTA0-9)に戻る。
【０１９５】このようにして、リングアドレスカウンタ
部4121はバッファ開始アドレスRxBSTA0-9（同AKBSTA0-
9)と受信データバッファ長RxBL0-7（同AKBL0-7）で定め
られるアドレス範囲を、リング状に繰り返し指定するこ
とになる。
【０１９６】次に、受信チェック部4122（同4112）は、
受信チャネルタスク制御部2300から１マシンサイクル幅
のＴＩＤ一致検出信号CTIDET（同AKTIDET）が与えられ
ると、そのマシンサイクルのタイミング＃０ＳＭ０で受
信データ長カウンタCTR4にパラレルロード信号PLDを与
え、Ｉ／Ｏレジスタ1100から定常的に与えられているパ
ラメータの受信データ長RxDL0-7（同AKDL0-7）をそのカ
ウンタに設定する。
【０１９７】次のタイミング＃０ＳＭ１では、Ｃ−ｃｈ
受信書込制御部4120の場合はフラグ読出は行わないが、
フラグアドレスセット信号FADSETをレジスタREG1に与え
てカウンタCTR2の示しているアドレスを取り込んで退避
させる。
【０１９８】ＡＣ−ｃｈ受信書込制御部4110の場合、受
信チェック部4112がフラグアドレスセット信号FADSETと
フラグ読出信号FLGRDとを同時に出力し、レジスタREG1
にフラグアドレスを取り込んで退避させると共に、ＴＲ
ＡＭから空塞表示ビット（TDB7）をレジスタREG3に読み
込む。
【０１９９】ここでは、読み込んだ空塞表示ビットRFLG
が空表示（論理“０”）であったと仮定して動作説明を
進め、塞表示（論理“１”）の場合については後述す
る。
【０２００】次に、選択的マシンサイクル＃１ＳＭから
＃１１６ＳＭ（同＃２ＳＭ）まで受信データ書込タイミ
ング信号CHDWRT（同AKDWRT）が来るので、受信チェック
部4122（同4112）は、各マシンサイクルのタイミングＭ
２で受信データ書込信号RxDWRを出力すると同時にリン
グアドレスカウンタ部4121に歩進信号INCA、受信データ
長カウンタCTR4に歩進信号INCDを与える。
【０２０１】最後に選択的マシンサイクル＃１１８ＳＭ
（同＃４ＳＭ）でＢＣＣ書込タイミング信号CBCCWR（同
ABCCWR）が来るので、受信チェック部4122（同4112）
は、そのマシンサイクルのタイミングＭ２とＭ３でＢＣ
Ｃ書込信号BCCWRを出力すると同時にリングアドレスカ
ウンタ部4121に歩進信号INCA、受信データ長カウンタCT
R4に歩進信号INCDを与える。
【０２０２】このようにして、リングアドレスカウンタ
部4121及びデータ長カウンタCTR3が、データバイトの書
込毎にカウントアップし、データ長カウンタCTR3が所定
のバイト数に達するとオーバーフロー信号COVFをタイミ
ング＃１１８ＳＭ４（同＃４ＳＭ４）で出力するので、
受信チェック部4122（同4112）はそれをタイミング＃Ｍ
４と照合し、一致していれば受信処理正常表示RCVOKを
オンにし、不一致であれば受信処理異常表示RCVNGをオ
ンにする。
【０２０３】そのチェック結果RCVOK、RCVNGは、受信チ
ェック部4122（同4112）が選択的マシンサイクル＃１１
８ＳＭに続くマシンサイクルのタイミング＃Ｍ０でフラ
グ書込信号FLGWRを出力すると同時に、セレクタSELにア
ドレス選択信号ADSELを与えて先に退避させておいた受
信フラグのアドレス（レジスタREG1）に切り替えること
によって、受信データの書き込まれたブロックの先頭ア
ドレスに他の情報と共に書き込まれる。
【０２０４】他の情報とは図示のように、Ｃ−ｃｈ受信
書込制御部4120の場合は、受信データブロック残留数RB
K0-3と受信ポート番号RTID14、15であり（図３６の受信
フラグ内容参照）、ＡＣ−ｃｈ受信書込制御部4110の場
合は、カウンタCTR3からのシーケンス番号SEQ0-1、受信
ポート番号RTID14、15、読出空塞表示ビットRFLG及び書
込空塞表示ビットWFLGである（図３５同）。
【０２０５】なお、受信データブロック残留数RBK0-3
は、受信バッファに書き込まれた転送待ち若しくは転送
中のデータブロック数を示しており、受信データブロッ
ク残留数カウンタ4430が受信データブロックの区切りで
ある受信フラグを書き込む毎にカウントアップするよう
に、フラグ書込信号FLGWRをカウントアップ入力+1に与
えている。
【０２０６】ＡＣ−ｃｈ受信書込制御部4110の場合は、
書き込むフラグの最上位ビット、すなわち空塞表示ビッ
トAKFG7はフラグ書込信号FLGWRそのものが与えられるの
で、書込時は必ず論理“１”になって塞がり状態を示す
ことになる。
【０２０７】また、シーケンス番号SEQ0-1は、受信チェ
ック部4112がフラグ書込信号FLGWRを出力した直後、歩
進信号INCSをカウンタCTR3に与えて一つ進められ、２ビ
ットなので０〜２の値を繰り返す。
【０２０８】以上がＡＣ−ｃｈとＣ−ｃｈ各々につい
て、受信データ１ブロックの書込処理が正常に行われた
場合の動作である。
【０２０９】次に受信処理が異常であった場合の動作を
説明すると、例えば、オペコードで定義した受信データ
長（数）とパラメータで設定したデータ長が一致しない
場合、チェックのために備えられたデータ長カウンタCT
R4のオーバーフロー信号COVFとＢＣＣ書込タイミング信
号CBCCWR（同ABCCWR）が、一致しないという状態に陥
る。本実施例のチェック原理は、このようなタイミング
の不一致状態を利用して行うものである。
【０２１０】受信チェック部4122（同4112）はＴＩＤ一
致検出信号CTIDET（同AKTIDET）を受けると、チェック
をイネーブル状態（受信データ書込信号RxDWRとＢＣＣ
書込信号BCCWRを受け付ける状態）にする。そして、も
し、データ長カウンタCTR4のオーバーフロー信号COVFが
ＢＣＣ書込タイミング信号CBCCWR（同ABCCWR）より早く
出力された場合には、そのオーバーフロー信号COVFで直
ちにチェックをディスエーブル状態にして歩進信号INC
を閉塞すると共に受信処理異常表示RCVNGをオンにし、
更にフラグ書込信号FLGWRをタイミング＃Ｍ０で出力し
てフラグを書き込む。
【０２１１】もし、オーバーフロー信号COVFよりＢＣＣ
書込タイミング信号CBCCWR（同ABCCWR）が早く出力され
た場合には、上記とは反対に、オーバーフロー信号COVF
が出るまで連続的に歩進信号INCを各カウンタに与え、
そのオーバーフロー信号COVFで直ちにチェックをディス
エーブル状態にして歩進信号INCを閉塞すると共に受信
処理異常表示RCVNGをオンにし、更にフラグ書込信号FLG
WRをタイミング＃Ｍ０で出力してフラグを書き込む。
【０２１２】このように、ＴＩＤ一致検出信号CTIDET
（同AKTIDET）でチェックを開始し、所要データ数より
多く受信書込がある場合には強制的にそれを禁止し、不
足する場合には強制的に各カウンタの歩進を所定の数ま
で進めることによって、一旦受信開始後は、たとえその
受信バイト数に過不足があってもデータブロック毎のバ
ッファアドレスが狂わないようにしている。
【０２１３】従って、予めバッファサイズをフラグを含
めたデータブロック長の整数倍に設定しておけば、ＡＣ
−ｃｈのようにＣＰＵが直接読み出すデータにおいて
は、そのフラグのアドレスは正常／異常受信に係わらず
定位置のアドレスになり、ＣＰＵの処理が容易になる。
また、Ｃ−ｃｈのように受信データを外部に転送する場
合でも、同様にデータブロックの境界は常に定位置であ
り、バッファから読み出す際のハードウェア処理も容易
になる。
【０２１４】更に、仮に一時的な受信処理異常があって
も、すでに正常受信されてバッファリングされているデ
ータブロックを破壊することが無いので、その影響は最
小限に止められる。
【０２１５】次に、ＡＣ−ｃｈ受信において、バッファ
塞がりに遭遇した場合について説明する。
【０２１６】ＡＣ−ｃｈ受信における受信フラグは、受
信データが存在することをＣＰＵに知らせる役割もあ
り、ＣＰＵが処理をし終えればそのフラグを空き状態に
変更することになっている。そして、受信チェック部41
12は、前述のように、ＴＩＤ一致検出信号AKTIDETを受
信したタイミング＃０ＳＭ１毎にフラグを読み込み、バ
ッファの空きを確認してから書き込みを実行する。
【０２１７】フラグを読み込んだ時、もし、バッファが
塞がっている場合には、レジスタREG3のビット６及び７
が論理“１”になり、ビット７すなわち読込フラグRFLG
の論理“１”が受信チェック部4112に与えられるので、
受信チェック部4112は直ちにカウンタCTR1、CTR2及びCT
R3に対する歩進信号INC、受信データ書込信号RxDWR及び
ＢＣＣ書込信号BCCWRを閉塞すると共に、データ長カウ
ンタCTR4は有効にして受信処理チェックのみ行い、前述
のようにチェックを終了すると、フラグを書き戻す。
【０２１８】このとき書き戻されるフラグの更新内容
は、シーケンス番号SEQ0-1、ポート番号RTID14、15とチ
ェック結果RCVOK、RCVNG及びビット６の読み出した空塞
表示ビットRFGFL（論理“１”）である。ＣＰＵはこの
フラグ内容から、例えば、正常受信したがバッファ塞が
りのために書き込めなかったと言う事実を知り、適切な
処置を施すことになる。
【０２１９】このように、ＡＣ−ｃｈ受信のフラグ処理
は、受信データを書き込む直前でバッファの空き塞がり
を確認し、塞がっているときには受信データを上書きせ
ずにそのフラグのみ書き換えて、受信スピードがＣＰＵ
の処理に追いついたことを通知するようになっており、
バッファが空きになるまで、そのアドレスとシーケンス
番号を進めずにこの動作を繰り返す。
【０２２０】従って、ＡＣ−ｃｈ受信書込制御部4100は
バッファ塞がり状態に遭遇しても既にＴＲＡＭ上に格納
した受信データを破壊することなく、受信処理の正常性
（チェック結果）と塞がり状態に遭遇した事実をシーケ
ンス番号を伴って通知することが出来るので、ＣＰＵは
シーケンス番号の不連続度からその回数を知ることが出
来る。また、割込信号も発生するので、ＣＰＵはルック
インか割込か自由に選択できる。
【０２２１】なお、バッファ使用量カウンタ歩進信号BU
FINCは、フラグ（Ｍ０）、受信データ（Ｍ３）、ＢＣＣ
（Ｍ２，Ｍ３）をＴＲＡＭに書き込む毎に論理１になる
もので、データ転送部でバッファ管理やフロー制御のた
めに使用する目的で出力するようになっている。
【０２２２】2.２ 送信部の動作 送信部の動作は、シリアル処理を行う送信チャネル処理
部を除いて基本的には今まで述べてきた受信部と同じで
ある。図９に示されるように、Ｏ系及びＴ系のマシンサ
イクルが送信部用に割り当ててあり、ＯＲＡＭとＴＲＡ
Ｍをアクセス出来るタイミングが受信部とは異なってい
るが、それらの構成は酷似している。
【０２２３】なお、実施例の送信部は、基本マシンサイ
クルと分周マシンサイクルを使い分けることで、８ＭＢ
ＰＳと２ＭＢＰＳの両フレームに対応できるようになっ
ている。
【０２２４】また、送信部はビットレベルでＣＯＭから
の送信フレームタイミングに追従して送信できるよう
に、同期化送信フレームタイミング信号TxFTSと、ビッ
トタイミングTxBTGを生成しており、各部の動作説明に
入る前に、この基本となる同期化送信フレームタイミン
グ信号TxFTSとビットタイミングTxBTGについて述べる。
【０２２５】ＣＯＭは１ビット単位で送信バーストの位
相を制御するため、送信フレームタイミングの遅延制御
を行うようになっており、送信部は、この送信フレーム
タイミング信号TxFTを分周マシンサイクル（８ＭＢＰＳ
時は基本マシンサイクル）でサンプリングし、マシンサ
イクルに同期化した上でマシンサイクルレベルの処理を
行う（同Ｓ１０）。
【０２２６】また、その受けた送信フレームタイミング
信号TxFTの位相とマシンサイクルの位相（タイミングＤ
Ｍ０〜ＤＭ７又はＭ０〜Ｍ７）を比較し、それに応じて
ビットレベルのシリアル処理を行い、バースト送信の位
相を制御する。
【０２２７】図１８は、その送信フレームタイミングの
同期化と送信ビットタイミングを生成する部分の実施例
である。本図において、ＣＯＭから１分周（同基本）マ
シンサイクル幅の送信フレームタイミング信号TxFTが与
えられると、フリップフロップ2710がタイミング＃０Ｄ
Ｍ７（同＃０Ｍ７）でオンになり、＃１ＤＭ７（同＃１
Ｍ７）でオフになる。これが１分周（同基本）マシンサ
イクル幅の同期化送信フレームタイミング信号TxFTSで
ある（同Ｓ９）。
【０２２８】送信ビットタイミングの生成は、フリップ
フロップ2720とアンドゲート2730でFBTGで送信フレーム
タイミング信号TxFTの先端微分を行い、１分周（同基
本）クロック幅のフレームビットタイミング信号FBTGを
レジスタ2740に与え、レジスタ2740はそのタイミング
で、フリーランニングしているビットカウンタ2750の値
を取り込み照合回路2760に与える。照合回路2760はレジ
スタ2740とビットカウンタ2750の値を照合し、一致した
とき送信ビットタイミング信号TxBTGを出力する。
【０２２９】この送信ビットタイミング信号TxBTGは、
ビットカウンタ2750が８ビット周期（０〜７）で繰り返
しているので、一旦レジスタ2740に値がセットされる
と、そのカウント値のタイミングで１クロック幅のパル
スが繰り返し出力されることになる。（図３１のタイミ
ングチャート参照）従って、送信フレームタイミング信
号TxFTが１分周（同基本）マシンサイクル以内の位相変
化は、同期化送信フレームタイミング信号TxFTSの位相
は変わらず、送信ビットタイミング信号TxBTGの位相が
追従してビットレベルの処理が開始され、それ以上の位
相変化は同期化送信フレームタイミング信号TxFTSの位
相と送信ビットタイミング信号TxBTGの位相が追従して
マシンサイクルレベルの処理とビットレベルの処理が開
始される（Ｓ１３）。
【０２３０】以下の動作説明は、図４４に示す 2上りフ
レームで２ＭＢＰＳの場合について述べる。従って、マ
シンサイクルは、分周マシンサイクルを使用して動作す
るので、例えば、タイミングＭ７はＤＭ７と表記され
る。
【０２３１】（１）送信プログラム情報読込とタスク制
御 送受信タスク制御部2000の送信部は、送信チャネル割当
制御部2500と送信チャネルタスク制御部2600から成り、
前者はＯＲＡＭからフレーム定義情報を読み込みながら
その情報に基づいて後者のマシンサイクルを選択制御
し、後者の送信チャネルタスク制御部2600は、その選択
されたマシンサイクルでＯＲＡＭからオペコードを読み
込みながら送信チャネル処理部3500と送信読出制御部48
00を制御する。
【０２３２】図１９は、送信チャネル割当制御部2500の
細部説明図である。
【０２３３】本図において、同期化送信フレームタイミ
ング信号TxFTS（１タイムスロット幅＝１マシンサイク
ル幅）が入力されると、送信フレームカウンタ2501がク
リアスタートする（同Ｓ１０ 1）とともに、ＯＲＡＭか
ら送信チャネル割当情報である送信バーストフレーム構
成BFFと送信チャネルマップTxBMが読込パルス発生回路2
512からの読込タイミング信号TBMRDTの間、その連続す
るマシンサイクルのタイミングＤＭ７で各レジスタに読
み出される（同Ｓ１０ 2 3）。
【０２３４】ここで予め、送信チャネルマップTxBMと送
信バーストフレーム構成BFF情報について簡単に説明す
ると、前者は、音声チャネルの何チャネルをデータチャ
ネルとして割り当てるかを示すもので、各チャネルは１
ビットのオン／オフ（使用／不使用）で表現され且つ昇
順に並べられたものである。後者は送信バーストの時間
的位置と、その長さと、その数などを定義するもので、
送信禁止TxSTP、開始タイムスロットCHST、バースト長L
OBと及びバースト数NOBで構成されている。
【０２３５】具体的な送信チャネル割当情報の読み出し
は、送信フレームカウンタ2501の下位５ビットTFQ0-4を
アドレス信号TBMA0-4とし、読込パルス作成回路2512
は、送信フレームタイミングTxFT（＃０ＤＭとする）で
起動され、タイミング＃０ＤＭ７から＃１５ＤＭ７まで
順次読込パルスRD0-15を発生する。一方、送信フレーム
カウンタ2501も＃０ＤＭ７から順次歩進し、ＯＲＡＭの
アドレス03E0ｈ〜03EFhを指定するので、その内容（図
４２（３）、（４））が次のように各レジスタに読み出
される。
【０２３６】まず、読込パルスRD0-11で送信チャネルマ
ップTxBMが、チャネルマップレジスタ2513に、同パルス
RD12で送信禁止TxSTPがレジスタ2511に、同パルスRD13
でＣ−ｃｈ割当範囲の開始点となる開始タイムスロット
CHSTがレジスタ2505に、同パルスRD14でバースト長LOB
がバースト長レジスタ2507に、同パルスRD15でバースト
数NOBがバースト数レジスタ2506に、それぞれ読み出さ
れる。
【０２３７】なお、チャネルマップレジスタ2513は、受
信部のチャネルマップレジスタ2212と同じように８ビッ
トのパラレル・イン・シリアル・アウト・レジスタ１２
個で構成されており、２ＭＢＰＳの場合は先頭の３個の
み用い、８ＭＢＰＳの場合は１２個すべてを使用する
（図４２（３））。そして、シリアル・アウトは、チャ
ネルマップの若いビット番号（音声チャネルの若番か
ら）から出力するように構成されている。
【０２３８】また、実際のＯＲＡＭアドレス信号は、後
述のＯＢＵＳインタフェース部2900でオフセットアドレ
スTBMA5-9（03E0h）が加算され、１０ビットのアドレス
信号TBMA0-9としてＯＲＡＭに与えられる。
【０２３９】以上のようにして、ＯＲＡＭの03E0ｈ〜03
EFh番地に格納された送信バーストフレーム構成情報BFF
と送信チャネルマップ情報TxBMは、送信フレームタイミ
ングTxFT毎に順次１タイムスロット（又は１マシンサイ
クル）に１バイトの割合で各レジスタに読み出される。
【０２４０】次は、各レジスタに読み込まれた送信チャ
ネル割当情報がどのように作用するかを説明すると、ま
ず、送信フレームカウンタ2501の下位８ビットTFQ0-7が
照合回路2503の一方の入力に与えられており、もう一方
の入力には先に読み出したレジスタ2505の開始タイムス
ロットCCHACTが与えられているので、送信フレームカウ
ンタ2501が分周マシンサイクルのタイミングＤＭ７で歩
進して行く過程で、照合回路2503から一致信号CCHACTが
出力されるとＣ−ｃｈの実質的な送信部の動作が開始す
ることになる。具体的な一致信号CCHACTの位置は、図４
４ 2上りフレームに示されているように、送信フレーム
タイミングTxFTを受けてから１８４タイムスロット（バ
イト）目である。
【０２４１】一致信号CCHACTは、アンドゲート2515を介
してバースト長カウンタ2508とバースト数カウンタ2509
の各パラレルロード入力PLと、Ｊ−Ｋフリップフロップ
2510のＪ入力と、オアゲート2504を介してバースト長カ
ウンタ2508のイネーブル入力ENに与えられるので（＃０
ＤＭとする）、バースト長カウンタ2508とバースト数カ
ウンタ2509の各カウンタには、タイミング＃０ＤＭ７で
先にレジスタ2507及び2506に読み出しておいたバースト
長LOBとバースト数NOBが各パラレルロードされ、Ｊ−Ｋ
フリップフロップ2510はオンになる。
【０２４２】Ｊ−Ｋフリップフロップ2510がオンになる
と、アンドゲート2514が開かれてチャネルマップレジス
タ2513のシリアル出力信号SRBMPが送信マシンサイクル
選択信号TxMCS（音声チャネルのＢ０相当）として出力
され、また、バースト長カウンタ2508のイネーブル入力
ENにもオアゲート2504を介して論理“１”が与えられる
ので、バースト長カウンタ2508はタイミング＃１ＤＭ７
からＤＭ７毎に歩進する。
【０２４３】バースト長カウンタ2508は、パラレルロー
ドされたバースト長に達すると、バースト終了信号BSTE
NDをバースト数カウンタ2509とチャネルマップレジスタ
2513に与えると共に、再びバースト長LOBを自らパラレ
ルロードしタイミングＤＭ７毎に歩進し続ける。
【０２４４】バースト終了信号BSTENDは、図４２の設定
例のようにバースト長が３５バイト（タイムスロット）
の場合、実際に設定される値は、３５−１＝３４（２２
ｈ）が設定されており、一致信号CCHACTが与えられた分
周マシンサイクル＃０ＤＭから３５カウント目のマシン
サイクル＃３４ＤＭで出力される。
【０２４５】バースト数カウンタ2509は、前記マシンサ
イクル＃３４Ｄでバースト終了信号BSTENDを受けたとす
ると、タイミング＃３４ＤＭ７で一つ歩進し、チャネル
マップレジスタ2513も同時にチャネルマップ情報TxBMを
１ビットシフトする。従って、分周マシンサイクル＃３
５Ｄでは、アンドゲート2514から音声チャネルの２チャ
ネル目（Ｂ１）に対応する送信バーストの送信マシンサ
イクル選択信号TxMCSが出力されることになる（同Ｓ１
０ 4）。
【０２４６】図４２の設定例のようにバースト数が２４
の場合は、２４−１＝２３（１７ｈ）が設定されている
から、前述のようにして、分周マシンサイクル３５サイ
クルに一回のバースト終了信号BSTENDをバースト数カウ
ンタ2509が２３までカウントし、所定のバースト数に達
したとき、すなわち分周マシンサイクル＃８３９Ｄで送
信フレーム終了信号FMENDをＪ−Ｋフリップフロップ251
0のＫ入力に与えるので、Ｊ−Ｋフリップフロップ2510
はタイミング＃８３９ＤＭ７でオフになり、アンドゲー
ト2514が閉ざされると共に、バースト長カウンタ2508も
停止する。
【０２４７】以上述べたように、送信チャネル割当制御
は、同期化送信フレームタイミングTxFTSを受ける毎に
送信フレーム構成BFFと送信チャネルマップTxBMを各レ
ジスタに再読込を行い、マシンサイクルの選択制御に反
映されることになるのでダイナミックなキャリアフレー
ム構造（タイムスロット割当）の変更要求に対応でき
る。
【０２４８】また、マシンサイクル選択信号TxMCSの出
力条件には送信許可ビットが含まれているから、ＣＰＵ
はそのビットを操作することにより１フレーム毎に容易
に送信処理の実行／停止制御が行えるようになってい
る。
【０２４９】次に図２０を参照して送信チャネルタスク
制御部2600の動作を説明する。
【０２５０】送信チャネルタスク制御部2600は、上記の
送信チャネル割当制御部2500が出力する送信マシンサイ
クル選択信号TxMCSに基づいて、ＯＲＡＭからＣ−ｃｈ
のフォーマットを規定するオペコードを読み込みながら
タスク制御を行うようになっていて、まず、最初のオベ
コードの読み出しは、同期化送信フレームタイミング信
号TxFTS（１マシンサイクル幅）で行われる（同Ｓ１
１）。
【０２５１】図２０において、同期化送信フレームタイ
ミング信号TxFTSは、オペコード読込制御回路2601とタ
スク制御信号生成回路2606に与えられており、タスク制
御信号生成回路2606は、その送信フレームタイミング信
号TxFTSを受けた分周マシンサイクルのタイミング＃０
ＤＭ１でアドレスリセットパルスRxOARSTを出力して、
ＯＲＡＭ読込アドレスカウンタ2607を“００ｈ”にリセ
ットする。
【０２５２】一方、オペコード読込制御回路2601は、同
じ分周マシンサイクルのタイミング＃０ＤＭ４で、バイ
トレジスタ2602のパラレルロード入力PLにセットパルス
を与えて、ＯＲＡＭの0200h番地（図４２参照）に格納
されている処理バイト数“００ｈ”を読み込み、それに
続くタイミング＃０ＤＭ５で一次機能レジスタ2603のパ
ラレルロード入力PLにセットパルスを与えて、0201h番
地に格納されている処理機能“０１ｈ”を読み込む。次
に、タイミング＃０ＤＭ７でバイトカウンタ2604と二次
機能レジスタ2605にパラレルロード入力PLにセットパル
スを与え、先に各レジスタ2602、2603に読み込んだデー
タをバイトカウンタ2604と機能レジスタ2605にロードす
る。
【０２５３】また、タスク制御信号生成回路2606は、同
じ分周マシンサイクルのタイミング＃０ＤＭ５で、ＯＲ
ＡＭ読込アドレスカウンタ2607にインクリメント信号Tx
OINCを出力してアドレスを一つ進め、次の読み込みに備
える。
【０２５４】なお、実際のＯＲＡＭ読込アドレスの指定
は、アドレスカウンタ2607の出力信号TxOA1-8に、後述
のＯＢＵＳインタフェース部2900によって、最下位ビッ
トアドレス信号TxOA0と最上位ビットアドレス信号TxOA9
がタイミングＭ０〜Ｍ７をカウントする３ビットカウン
タの出力ＭＱ０とＭＱ２（図５参照）が、それぞれ加え
られ、１０ビットのアドレス信号TxOA0-9として行われ
る。
【０２５５】これで、処理手順の一つが読み込まれたこ
とになり、アドレスも一つ進めたので、次のオペコード
の読み込みにも備えたことになる。
【０２５６】ここで、オペコードの意味について簡単に
説明すると、上記で読み込んだオペコードは、図４２に
も示されるように、処理バイト数は「００ｈ」で１バイ
トを意味し、処理機能は「０１ｈ」でガードタイムＧＴ
を意味する。すなわち、このオペコードの場合は、１バ
イト長のガードタイムを取りなさいと言う命令である。
以下同様であり、受信オペコードと同じ様に第１バイト
で処理バイト数、第２バイトで処理機能を表している。
【０２５７】このようにして最初のオペコードを読み出
した状態で、前述のマシンサイクル選択信号TxMCSが入
力されると、タスク制御信号生成回路2606は、そのタイ
ミング＃０ＳＤＭ０から二次機能レジスタ2605の出力
（処理機能）に従ってタスク制御信号を生成すると共
に、バイトカウンタ2604にイネーブル信号ENを与えるの
で、バイトカウンタ2604も選択された分周マシンサイク
ルのタイミング＃０ＳＤＭ７でカウントアップを開始す
る。
【０２５８】このバイトカウンタ2604は、送信マシンサ
イクル選択信号TxMCSが与えられる選択的分周マシンサ
イクルのタイミングＳＤＭ７毎に歩進し、指定の処理バ
イト数に達すると、オーバーフロー信号TTOVFを出力
し、次のオペコードの読み込みを指示する。
【０２５９】具体的には、ＯＲＡＭには実際のバイト数
より１バイト少ない値を予め格納し、レジスタ2602に読
み込む。その値を前記バイトカウンタ2604にロードする
とき、論理反転してロードし、バイトカウンタ2604はそ
の値からカウントアップを開始し、オーバーフロー信号
TTOVFで所定のバイト数に達したことをオペコード読込
制御回路2601とタスク制御信号生成回路2606に通知す
る。
【０２６０】オペコード読込制御回路2601とタスク制御
信号生成回路2606は、オーバーフロー信号TTOVF（選択
的マシンサイクル１サイクルのＳＭ０〜ＳＭ７の幅）を
受けると、そのマシンサイクルのタイミング＃０ＳＤＭ
４及び＃０ＳＤＭ５で次のオペコード読込、＃０ＳＤＭ
５でアドレス歩進、そして＃０ＳＤＭ７でバイト数と処
理機能のロードを実行する。
【０２６１】従って、読み込まれたオペコードは、マシ
ンサイクルのタイミング＃０ＳＤＭ７でバイトカウンタ
2604と二次機能レジスタ2605にそれぞれ一斉にロードさ
れるので、二次機能レジスタ2605には、そのｎバイト処
理中（＃１ＳＤＭ０から＃ｎＳＤＭ７）は、処理機能情
報が常に存在することになる。
【０２６２】タスク制御信号生成回路2606は、タイミン
グ＃０ＳＤＭ７で与えられた処理機能情報からタスク種
別信号を生成すると共に、マシンサイクル選択信号TxMC
Sに基づいたタイミングＳＤＭ０〜ＳＤＭ７をもとに、
受信処理に必要なタスク制御信号を生成し、タイミング
＃１ＳＤＭ０から出力を開始することによって後述の送
信チャネル処理部3500と送信読出制御部4800を制御す
る。
【０２６３】なお、実送信処理は、データ転送部4000か
ら送信要求信号TxREQがある時のみ行うようになってお
り、その送信要求信号TxREQが無ければ、送信チャネル
タスク制御部2600はオペコードの読み込みと解析のみ続
行し、送信チャネル処理部3500と送信読出制御部4800に
対するタスク制御信号の送出は行わない。この状態をア
イドリング状態と呼ぶことにする。
【０２６４】また、タスク制御信号生成回路2606は、
“０１７２ｈ”（ＣＲＣエンド及びリターン）のオペコ
ードが二次機能レジスタ2605にタイミング＃０ＳＤＭ７
でロードされると、タイミング＃１ＳＤＭ１で読込アド
レスカウンタ2607をリセットして最初のアドレスに戻
し、ＣＲＣ演算が終了する（オーバーフロー信号TTOVF
が出力される）タイミング＃０Ｐ２ＳＤＭ４、＃０Ｐ２
ＳＤＭ５で先頭のオペコードを読み込み、前記の動作を
繰り返す。
【０２６５】このように、オペコードの読み込みは、１
フレーム（４ｍｓ）の間にＯＲＡＭの先頭オペコードか
らリターン命令までの間を繰り返し行われ、タスク制御
は、複数のチャネルに対して送信要求信号TxREQの有無
を確認しながら送信処理部3500、4800を制御する（Ｓ１
１）。
【０２６６】以上のように、送信チャネルタスク制御
は、送信フレームの周期で起動され、送信マシンサイク
ル選択信号TxMCSによって選択された選択的分周マシン
サイクルのタイミングでオペコードの読み出し解析を行
いながら、送信処理を制御するので、チャネルフォーマ
ットを定義するｍビット列プログラム情報は、キャリア
フレームの構成によらない独立したフォーマット情報と
して扱うことができ、データチャネルを構成する異なる
複数のバースト構成に対応できる。
【０２６７】また、オペコードには、リターン命令が備
えられていて、それを読み込んだとき、オペコードの先
頭アドレスに戻って読み込みを実行するようにしている
ので、複数のデータチャネル送信に対して繰り返し使用
することができ、チャネル数が増えてもオペコードの変
更は不要である。
【０２６８】（２）送信チャネル処理 送信チャネルの処理は、前述の送信タスク制御に基づい
て送受信処理部3000の送信チャネル処理部3500と送信読
出制御部4800で行われる。
【０２６９】動作概要を予め説明すると、送信チャネル
処理は、データ転送部4000がＴＲＡＭの送信バッファ領
域（ＴｘＤＢ）に準備したデータブロックを図３７に示
すようなデータチャネルのフォーマット（構成）に組み
立て、ビットレベルの遅延処理をして送信することであ
る。
【０２７０】遅延処理とは、ＣＯＭから与えられる送信
フレームタイミング信号TxFTに従属して送信位相（タイ
ミング）を制御することであり、マシンサイクルレベル
では送信フレームタイミング信号TxFTをマシンサイクル
で取り込み（同期化）、ビットレベルではその送信フレ
ームタイミング信号TxFTを取り込んだマシンサイクルの
タイミングＭ０〜Ｍ７によってシリアル送信バーストの
送出タイミングが決まる。すなわち、送信読出制御部48
00は、すでに送信部動作説明の冒頭で述べた同期化送信
フレームタイミング信号TxFTSでマシンサイクルレベル
の処理を開始し、送信チャネル処理部3500は、送信ビッ
トタイミング信号TxBTGでビットレベルの処理を開始す
る（Ｓ１３）。
【０２７１】送信チャネルタスク制御部2600は前述のよ
うに、通常アイドリング状態にあって、そのデータブロ
ックの準備ができたことを通知する送信要求信号TxREQ
を受けると、その直後のデータチャネルの先頭バースト
の処理タイミングからタスク制御信号を送信チャネル処
理部3500と送信読出制御部4800に与え始める。
【０２７２】送信読出制御部4800は、そのタスク制御信
号に従ってＯＲＡＭからヘッダ（ＰＷ、ＵＷ、とＴＩ
Ｄ）を、ＴＲＡＭから送信データを、それぞれマシンサ
イクルレベルで読み出し、送信チャネル処理部3500は、
その読み出されたデータの並直列変換やＣＲＣ演算とそ
の結果の取り込みの他、キャリア制御信号、スクランブ
ル制御信号をマシンサイクルレベルからビットレベルへ
の変換などを行う。
【０２７３】図４２の（１）オペコードTxOPの設定例
は、図３７に示すデータチャネルのフォーマットに組み
立てるようにプログラムされたものである。このよう
に、ＴＲＡＭのデータブロックは３つのバーストに分解
されて送信される。換言すれば、音声チャネル３チャネ
ル分で一つのデータチャネルを構成するようになってい
る。
【０２７４】次に、マシンサイクルレベルのＯＲＡＭと
ＴＲＡＭからのデータ読出動作について、図２３の送信
読出制御部4800を参照して具体的に説明する。
【０２７５】前述のチャネルタスク制御部2600は、タイ
ミング＃０ＳＤＭ４及び５でガードタイム１バイトのオ
ペコード「００ｈ、０１ｈ」（図４２の0200h、0201h番
地）を読み出したとすると、次のマシンサイクルのタイ
ミング＃０Ｐ１ＳＤＭ４及び５でヘッダ２バイト送信の
オペコード「０１ｈ、８０ｈ」（図４２の0202h、0203h
番地）を読み出し、図３２に示すようにタイミング＃１
Ｐ１Ｐ２ＳＤＭ６と＃０Ｐ２Ｐ３ＳＤＭ６でヘッダ読出
パルスHEDRDTをヘッダ読出レジスタ4820に与えるので、
ＯＲＡＭの03C0h番地と03C1h番地に予め書き込まれてい
るプリアンブルワードＰＷとユニークワードＵＷが読み
出される。
【０２７６】また、チャネルタスク制御部2600は、タイ
ミング＃０Ｐ２Ｐ３ＳＤＭ４及び５で次のＴＩＤ送信と
ＣＲＣ開始及びスクランブル制御のオペコード「０１
ｈ、８６ｈ」（図４２の0204h、0205h番地）を読み込
み、タイミング＃１Ｐ１Ｐ４ＳＤＭ６と＃０Ｐ２Ｐ５Ｓ
ＤＭ６でヘッダ読出パルスHEDRDTをヘッダ読出レジスタ
4820に与えるので、ＯＲＡＭの03C2h番地と03C3h番地に
予め書き込まれているＴＩＤ０と１が読み出され、ＣＲ
Ｃ演算部3550にはＣＲＣ開始信号CRCSTRがタイミング＃
１Ｐ１Ｐ４ＳＤＭ７から＃０Ｐ２Ｐ５ＳＤＭ６の間与え
られる。
【０２７７】同様に、タイミング＃０Ｐ２Ｐ５ＳＤＭ４
及び５では、次のオペコード「１Ｂｈ、Ａ２ｈ」（図４
２の0206h、0207h番地）が読み出されており、タスク制
御信号生成部2606は、選択的分周マシンサイクル＃１Ｐ
３Ｐ６ＳＤＭから＃２８Ｐ３１Ｐ３０Ｐ３３ＳＤＭのタ
イミング６毎に２８発の送信データ読出パルスTxBRDTを
データ読出レジスタ4840に与えるので、ＴＲＡＭの送信
バッファ領域の送信データブロックの第１バイト目から
第２８バイト目の送信データＴｘＤ０〜２７（図３７）
が読み出される。
【０２７８】この時のＴＲＡＭの読出アドレスは、リン
グアドレスカウンタ4810によって指定される。このアド
レスカウンタ4810は、初期設定部のＩ／Ｏレジスタ1100
からバッファー長TxBLN0-7と開始アドレスTxBSTA0-9が
カウンタCTR1とCTR2にそれぞれ与えられており、カウン
タCTR2は、その開始アドレスTxBSTA0-9からそのバッフ
ァー長TxBLN0-7までのアドレスを繰り返し指定するもの
である。このカウンタ4810の動作説明は省略し、送信デ
ータＴｘＤ２８〜３０の読み出しの説明を続ける。
【０２７９】マシンサイクル＃２８Ｐ３０Ｐ３３ＳＤＭ
まで進むと、そのマシンサイクルのタイミング＃ＳＤＭ
４及び５では、次のＣＲＣポーズのオペコード「０１
ｈ、ＡＡｈ」（図４２の0208h、0209h番地）が読み出さ
れており、次のマシンサイクルのタイミング＃１Ｐ２９
Ｐ３１Ｐ３４ＳＤＭ６で送信データブロックの第２９バ
イト目、更に次の＃２Ｐ３０Ｐ３２Ｐ３５ＳＤＭ６で最
後の第３０バイト目が読み出されると共に、ＣＲＣ演算
部3550には同タイミングでＣＲＣポーズ信号CRCPUSが与
えられる。
【０２８０】こうして読み出されたヘッダ（ＴＩＤ含
む）及びデータは、セレクタ4850のＡポートとＢポート
にそれぞれ与えられ、フリップフロップ4830は送信デー
タ読出パルスTxBRDTを１クロック遅延させてセレクタ48
50を制御し、送信データが読み出された時にはＢポート
の送信データを送信チャネル処理部3500に与えるように
する。
【０２８１】キャリア制御信号CRR0Nはガードタイムの
オペコード「００ｈ、０１ｈ」によってタイミング＃１
Ｐ２ＳＤＭ６で与えられ、スクランブル制御信号SCRON
は、ＣＲＣ開始・ＴＩＤ送信・スクランブル制御を同時
指定したオペコード「０１ｈ、８６ｈ」によって＃１Ｐ
４ＳＤＭ６で与えられる。（図３２参照）以上で第１送
信バーストのマシンサイクルレベルの処理は終了し、次
に第２送信バーストの処理が開始される。第２送信バー
ストは、図３７に示されるように第１送信バーストに比
べてＴＩＤが無くなりその分データが３２バイトになっ
ていることと、ＣＲＣ開始がＣＲＣ再開になるところが
異なるだけであり、その処理動作については省略する。
なお、ＣＲＣ再開とは、ＢＣＣレジスタの初期化は行わ
ず、前の演算結果を引き継いで行うことである。
【０２８２】第３送信バーストの処理は、第２送信バー
スト処理に対してＣＲＣ演算結果であるＢＣＣ２バイト
をシリアル送信データブロックの最後に付加すること
と、その分データが３０バイトになる点で異なる。
【０２８３】従って、ここではＣＲＣ演算の終了処理に
ついて簡単に説明すると、マシンサイクルレベルでのＣ
ＲＣ演算の終了処理は、ＣＲＣ演算結果のＢＣＣ２バイ
トをＢＣＣ書込パルスBCCWRTのタイミングで（送信ＢＣ
Ｃを控えるために）ＴＲＡＭに書き込むことである。こ
の具体的な動作についてはシリアルＣＲＣ演算終了処理
に深く係わるので、後述のビットレベル処理（送信チャ
ネル処理部3500）の説明で行う。
【０２８４】送信処理チェック部4880は、送信データ読
出パルスTxBRDTとＣＲＣ演算結果であるＢＣＣを書き込
むＢＣＣ書込パルスBCCWRTをモニタし、送信データ長Tx
DLN0-7と照合することによって送信処理が正しく行われ
たか否かをチェックする。そのチェック結果はストロー
ブ信号STBでレジスタ4870に保持し、Ｉ／Ｏレジスタ部1
100に出力する。
【０２８５】以上が、マシンサイクルレベル（バイトレ
ベル）のパラレル処理である。次は、ビットレベルのシ
リアル処理について説明する。
【０２８６】送信チャネル処理部3500（図２１）には、
前述の送信ビットタイミング信号TxBTGが送信ビットタ
イミング生成部2700より与えられており、送信チャネル
タスク制御部2600からは最低１分周マシンサイクル幅の
タスク制御信号、すなわち、キャリアオン信号CRRON、
スクランブルオン信号SCRON、送信データセット信号TxD
SET、ＣＲＣ開始信号CRCSTR、ＣＲＣ再開信号CRCRSR、
ＣＲＣポーズ信号CRCPUS、ＣＲＣ終了信号CRCEND及びＢ
ＣＣ選択信号SEL0が、また、送信読出制御部4800からも
最低１分周マシンサイクル幅のパラレル送信データTxPD
がそれぞれ与えられる。
【０２８７】図３７に示す送信バーストのフォーマット
に沿って、まず、第１のバースト送信処理から図２１及
び図３２のタイミングチャートを参照して説明する。
【０２８８】キャリア制御信号CRRONがタイミング＃１
Ｐ１Ｐ２ＳＤＭ６でフリップフロップ3510のデータ端子
に与えられ、送信ビットタイミング信号TxBTGもビット
タイミングＢ７でイネーブル端子ENに与えられると、そ
のＢ７のクロックでフリップフロップ3510がオンにな
り、ビットレベルで位相制御されたキャリアオン信号CA
RRがＣＯＭに出力される（Ｓ１３）。
【０２８９】送信データセット信号TxDSETも上記キャリ
アオン信号CRRONと同時にアンドゲート3530に入力され
るので、ビットタイミングＢ７で並直列変換レジスタ35
60にパラレルロードパルスPLが与えられ、そのビットタ
イミングＢ７のクロックでパラレル送信データTxPDが並
直列変換レジスタ3560にロードされ、送信シリアルデー
タTxBITの最初のビットがオアゲート3580を通して出力
される。
【０２９０】このように、パラレルに読み出されたプリ
アンブルワードＰＷは、キャリアオン信号CARRONと同じ
位相でビットタイミングＢ７の直後から第１ビットＰ
０、第２ビットＰ１・・・第８ビットＰ７と、図示のよ
うに順次ＣＯＭに出力される（Ｓ１３）。
【０２９１】次のマシンサイクル＃０Ｐ２Ｐ３ＳＤＭで
は、ユニークワードＵＷがビットタイミングＢ７で並直
列変換レジスタ3560にパラレルロードされるので、上記
プリアンブルワードＰＷの第８ビットＰ７に続いて、第
１ビットＵ０からＵ７まで順次シリアル出力される。
【０２９２】さらに次のマシンサイクル＃１Ｐ１Ｐ４Ｓ
ＤＭでは、端末識別子の下位バイトTID0がビットタイミ
ングＢ７で並直列変換レジスタ3560にパラレルロードさ
れるので、上記ユニークワードUWの第８ビットＰ７に続
いて、第１ビットＴ０からＴ７まで順次シリアル出力さ
れる。一方で、ＣＲＣ開始信号CRCSTRが、タイミング＃
１Ｐ１Ｐ４ＳＤＭ６でＣＲＣ演算部3550に与えられてい
るので、ＣＲＣ演算部3550はその第１ビットＴ０から演
算を開始する。また、スクランブル制御信号SCRONも同
じタイミング＃１Ｐ１Ｐ４ＳＤＭ６でフリップフロップ
3520に与えられるので、そのＢ７のクロックでオンにな
りビットレベルで位相制御されたスクランブルオン信号
SCRMがＣＯＭに出力される（Ｓ１３）。
【０２９３】ＣＲＣ演算部3550の細部は図２２に示され
ているように、ＢＣＣレジスタは下位レジスタ3552、上
位レジスタ3553からなり、その生成多項式は受信部と同
じＸ16＋Ｘ12＋Ｘ5＋１である。
【０２９４】また、図中のシンボルも受信部と同じよう
に、丸付き＋は排他的論理和（ＥＸ-ＯＲ）回路、丸付
きＡは論理積（ＡＮＤ）回路を示し、ＣＢ０〜ＣＢ１５
は、クロックイネーブルＥＮ入力付きのＤタイプフリッ
プフロップを示す。なお、ＣＢ０〜ＣＢ１５の各フリッ
プフロップのＥＮ入力には制御部3551からＢＣＣクロッ
クイネーブル信号CSHFTが与えられるが、この図では個
別の結線は省略されている。また、制御部3551からフリ
ップフロップＣＢ０〜ＣＢ１５に与えられるリセット信
号PRSETも個別結線は省略されている。
【０２９５】ＣＲＣ演算部3550（図２２）は、上記ＣＲ
Ｃ開始信号CRCSTRを制御部3551で受け、その先端微分を
フリップフロップDF1とアンドゲートG7で行い、プリセ
ットパルスPRSETをＢＣＣレジスタ3552と3553に与えて
初期化（オール“０”）すると共に、ビットタイミング
Ｂ７でアンドゲートG1がフリップフロップJK1のＪ入力
に論理“１”を与えるので、ＢＣＣクロックイネーブル
信号CSHFTがオンになり、ＢＣＣレジスタ3552及び3553
は図示のようにＣＲＣクロックが供給され、送信シリア
ルデータTxBITの端末識別子TIDの第１ビットＴ０から演
算を開始する。
【０２９６】次のオペコード読出マシンサイクル＃０Ｐ
２Ｐ５ＳＤＭになると、データ送信のオペコードＴｘＤ
が読み出され、タイミング＃１Ｐ３Ｐ６ＳＤＭ６（図示
せず）からオペコードが示すバイト数まで送信データ読
出パルスTxBRDTが連続的に出力されるので、ＴＲＡＭの
送信バッファに格納されているデータブロックの第１バ
イトから順次読み出され、ビットタイミングＢ７毎にシ
リアル変換されて送信されると共にＣＲＣ演算部3550に
も与えられてその演算が継続する。
【０２９７】これまで述べてきた送信処理動作の説明を
マシンサイクルのタイミング表記に基づいて整理する
と、最新のタイミング＃１Ｐ３Ｐ６ＳＤＭ６の表記から
現在の処理内容を次のようにして知ることができる。
【０２９８】動作説明は＃１Ｐ１Ｐ２ＳＤＭ６のキャリ
ア制御信号CRRONから始まっているが、２マシンサイク
ル遡った＃０Ｐ０ＳＤＭ（Ｐ０の場合Ｐ０を省いて＃０
ＳＤＭと表記）、すなわち＃０ＳＤＭでガードタイム１
バイトのオペコードを読み込んだ結果、２マシンサイク
ル後のタイミング＃１Ｐ１Ｐ２ＳＤＭ６でキャリア制御
信号CRRONが出力されたものであることを知ることが出
来る。このように、フレームフォーマットが示されてい
れば、遡ってマシンサイクル＃０ＳＤＭの説明も可能で
ある。
【０２９９】新たなオペコードを読み出したとき、先の
オペコードの処理が継続して行われていれば、その処理
をＰｎで引き継ぎ、更に引き継ぐ処理があれば先のＰｎ
を右にシフトして新たなＰｎをその前に加える。従っ
て、＃から遠い後のＰｎほど先に開始された処理が継続
していることを表し、その継続期間はｎで、すなわちオ
ペコードの処理バイト（又はタイムスロット）数から知
る事が出来るので、＃１Ｐ３Ｐ６ＳＤＭ６のＰ６は、ガ
ードタイム１バイト後のキャリア・オン、すなわち５バ
イト目のキャリア・オン中、Ｐ３は３バイト目のスクラ
ンブル・オン中とＣＲＣ演算中、＃１は最新のオペコー
ドによるデータブロックの第１バイトがＳＤＭ６で読み
出されることを示している。
【０３００】なお、Ｐ６のキャリア・オンとＰ３のスク
ランブル・オン及びＣＲＣ演算は、Ｐ６とＰ３で３マシ
ンサイクルの開きがあり、キャリアオンが６バイト継続
しているように見えるが、実施例では、ガードタイムの
オペコードにはキャリア制御やスクランブル制御のオペ
コードも組み込まれており、Ｐ６処理の実際は、ガード
タイム処理１バイトが経過してからキャリア・オンとな
るので、Ｐ６−１＝Ｐ５と考えることができる。従って
キャリア・オンの長さは上記のように５バイト目まで続
いていることになる。
【０３０１】この結果を図３７のフォーマット例と比較
すると、更に分かりやすい。
【０３０２】このように、マシンサイクルのタイミング
表記から同時並行して処理されている動きを知ることが
出来る。
【０３０３】ＣＲＣ演算の説明に戻ると、＃１Ｐ３Ｐ６
ＳＤＭ６から始まった送信データブロック９４（ＢＣＣ
２バイトを除く）バイトの読み出しは、図３７に示すよ
うに３バーストに分割されて送信されるので、第１のバ
ーストでは３０バイト、すなわち、＃３０Ｐ３２Ｐ３５
ＳＤＭ６まで続けられる。しかし、途中ＣＲＣ演算の一
時停止が必要なので、前記３０バイトは、図４２（１）
の0206h〜0209h番地に示すように処理を２８バイトと２
バイトに分け、２バイト処理にそのＣＲＣポーズのオペ
コードを挿入している。
【０３０４】従って、送信データブロックの読み出し途
中のマシンサイクル＃２８Ｐ３０Ｐ３３ＳＤＭでＣＲＣ
ポーズのオペコードが読み出されるので、このマシンサ
イクルの表記は＃０Ｐ２８Ｐ３０Ｐ３３ＳＤＭとなり、
次のマシンサイクル＃１Ｐ２９Ｐ３１Ｐ３４ＳＤＭ６で
送信データブロックの第２９バイト目、更に次の＃２Ｐ
３０Ｐ３２Ｐ３５ＳＤＭ６で最後の第３０バイト目が読
み出されると共に、ＣＲＣ演算部3550には同タイミング
でＣＲＣポーズ信号CRCPUSが与えられる。
【０３０５】ＣＲＣ演算部3550（図２２）は、ＣＲＣポ
ーズ信号CRCPUSが制御部3551のアンドゲートG3に与えら
れると、送信ビットタイミング信号TxBTGのタイミン
グ、例えばＢ７でフリップフロップJK1のＫ入力が論理
“１”になりＢＣＣクロックイネーブル信号CSHFTがオ
フになるので、ＢＣＣレジスタ3552及び3553のＣＲＣク
ロックが停止して演算は一時停止となる。
【０３０６】また、前記＃２Ｐ３０Ｐ３２Ｐ３５ＳＤＭ
では並行して第２バーストのガードタイムのオペコード
が読み出されるので、このマシンサイクルの表記は＃０
Ｐ２Ｐ３０Ｐ３２Ｐ３５ＳＤＭとなり、その次のマシン
サイクルではヘッダのオペコードが読み出されると共に
スクランブル・オフ及びキャリア・オフも行われ、第１
バーストの送信が終了するので＃０Ｐ１ＳＤＭとなる。
この場合のＰ１は言うまでもなくガードタイム１バイト
である。
【０３０７】以上で第１バースト３５バイト分の送信処
理がすべて終了し、引き続き第２バースト、第３バース
トの送信処理が行われるが、前述のように次々と読み出
されたパラレル送信データTxPDは、送信データセット信
号TxDSETと共に送信チャネル処理部3500に与えられるの
で、送信ビットタイミング信号TxBTGでシリアルに変換
され送信される一方、ＣＲＣ演算回路3550にも入力され
る。
【０３０８】第２、第３バースト処理のＣＲＣ演算の再
開は、各処理のタイミング＃１Ｐ１Ｐ４ＳＤＭ６でＣＲ
Ｃ再開信号CRCRSRが与えられると、ＣＲＣ演算部3550
（図２２）はビットタイミングＢ７でアンドゲートG2が
オアゲートG5を介してフリップフロップJK1のＪ入力が
論理“１”になるので、ＢＣＣクロックイネーブル信号
CSHFTがオンになり、ＢＣＣレジスタ3552及び3553はＣ
ＲＣクロックが供給され、送信シリアルデータTxBITの
送信データＴｘＤの第１ビットＤ０から演算を再開す
る。
【０３０９】第３バースト処理のＣＲＣ演算の終了処理
は、タイミング＃１Ｐ２９Ｐ３１Ｐ３４ＳＤＭ６でＣＲ
Ｃ終了信号CRCENDを受けると、ＣＲＣ演算部3550（図１
５Ｆ）のアンドゲートG4からビットタイミングＢ７でオ
アゲートG6を介してフリップフロップJK1のＫ入力に論
理“１”を与えるので、ＢＣＣクロックイネーブル信号
CSHFTがオフになり、ＣＲＣクロックが停止するのでＢ
ＣＣレジスタ3552及び3553は演算を停止する。
【０３１０】また、アンドゲートG4の出力（同じビット
タイミングＢ７）は、並直列レジスタ3554と3555にＢＣ
Ｃロード信号BCCLDと、フリップフロップJK2のＫ入力に
論理“１”を与えるので、演算結果であるＢＣＣレジス
タCB0〜7（3552）とCB8〜15（3553）の値、すなわち下
位バイトＢＣＣ０と上位バイトＢＣＣ１が並直列レジス
タ3554と3555にそれぞれパラレルセットされると共に、
ＣＲＣ開始からオンになっていたフリップフロップJK2
もオフになる。
【０３１１】フリップフロップJK2がオフになると、フ
リップフロップDF2、DF3がオフになるまで、すなわち２
バイトの間アンドゲートG8が開いてＢＣＣシフト信号BS
HFTを並直列レジスタ3554と3555に与えると共に、アン
ドゲート3558を開くので、図３３に示すようにビットタ
イミングＢ０から送信ＢＣＣデータTxBCCがシリアル出
力され、図２１のオアゲート3580によって送信データTx
BITの最後に付加されて送信される。
【０３１２】また、停止しているＢＣＣレジスタCB0〜7
（3552）とCB8〜15（3553）の値、ＢＣＣ０とＢＣＣ１
は、タイミング＃０Ｐ２Ｐ３０Ｐ３２Ｐ３５ＳＤＭ６及
び７でＴＲＡＭの当該送信データブロックの最後に書き
込まれる。（図３７）具体的には、該マシンサイクルの
タイミング＃ＳＤＭ６で下位選択信号SEL0が論理
“０”、＃ＳＤＭ７で論理“１”になり、セレクタ3557
は＃ＳＤＭ６でＢＣＣ０、＃ＳＤＭ７でＢＣＣ１を選択
出力し、ＴＢＵＳインタフェース部4900に送信ＢＣＣデ
ータTBCC0〜7を与える。ＴＢＵＳインタフェース部4900
は、送信チャネルタスク制御部2600からのＢＣＣ書込パ
ルスBCCWRTで書き込む。
【０３１３】ところで本発明では、１バイト（１タイム
スロット）毎に送受信処理をプログラム可能とし、且つ
連続的に処理出来るように、その単位当たりの送受信処
理をＴＲＡＭへのアクセスを含めて１マシンサイクル内
に完結するようにしていることは、すでに述べたが、こ
のようなシリアルＣＲＣ演算においては、ＢＣＣレジス
タからその演算結果が得られるのは１６クロック後であ
り、連続的にＢＣＣを送信データの最後に付加して送信
するためには何らかの工夫第１が必要である。
【０３１４】また、ビットレベル遅延制御を兼ねたシリ
アル処理では、８ＭＢＰＳモードで且つ最大遅延になっ
た時、すなわち、送信ビットタイミングTxBTGがＢ６で
シリアル変換が行われるとき、タイミング＃ＳＭ６で下
位バイトを選択して書き込むときは、まだＣＲＣ演算途
中であり、この場合も何らかの工夫第２が必要である。
【０３１５】そこで本実施例では、第１の工夫として、
下位バイトＢＣＣ０と上位バイトＢＣＣ１を並直列レジ
スタ3554と3555にそれぞれパラレルセットする際に、１
６番目のクロックを待たずに、１５番目のクロックで出
力される次段のフリップフロップへの入力データを一斉
に１６番目のクロックで並直列レジスタに取り込むと同
時に、シリアルモードに切り替える。すなわち、演算結
果ＢＣＣの取込とシリアルアウトを１６番目のクロック
で同時に行っている。
【０３１６】また、第２の工夫として、８ＭＢＰＳモー
ドではシリアル処理の遅延に連動して、下位ＢＣＣ０の
取り出し位置を選択して送信ＢＣＣデータTBCCM0〜7を
出力している。
【０３１７】第１の工夫を具体的に図２２を参照してそ
の構成を説明すると、演算結果の下位バイトBCC0と上位
バイトBCC1は、ＢＣＣレジスタ回路3552、3553のフリッ
プフロップCB1（CB0ではなく）の出力から順次引き出さ
れており、ＥＸ−ＯＲ回路へ出力するCB0、CB4、CB11で
はそれらのＥＸ−ＯＲ回路の出力（次段への入力とな
る）から取り出されているので、１６番目のクロックで
ＣＲＣ演算が終了すると同時に並直列レジスタにも取り
込まれるようになっている。
【０３１８】また、第２の工夫を具体的に図２２を参照
してその構成を説明すると、下位ＢＣＣ０セレクタ3556
を備え、そのセレクタのＡポート入力は下位ＢＣＣレジ
スタ3552の各フリップフロップCB0〜7の入力側から接続
し、Ｂポート入力は出力側から接続している。すなわ
ち、Ａポート入力はＢポート入力より１クロック早く演
算結果が入力されるので、タイミング＃ＳＭ６で下位バ
イトを選択して書き込むときは、図２１のナンドゲート
3570から選択制御信号BCCSLを論理”０”にして、セレ
クタ3556がＡポート側を選択出力するように制御してい
る。
【０３１９】2.３ バス系の動作 （１）ＯＢＵＳインタフェース ＯＢＵＳインタフェース部2900は、ＣＰＵと送受信タス
ク制御部2000が競合せずにＯＲＡＭにアクセスできるよ
うに、ＣＰＵのＯＲＡＭアクセスに対して待合制御す
る。
【０３２０】図２４はＯＢＵＳインタフェース部2900の
回路ブロック図である。図示のように、送受信タスク制
御部2000とＣＰＵの共通バスCBUSとＯＲＡＭの３方向に
接続されている。
【０３２１】まず、送受信タスク制御部2000の受信部と
の接続から説明すると、受信用オペコード読出アドレス
信号RxOA1-8に、マシンサイクルカウンタの第１ビット
ＭＱ０と第３ビットＭＱ２がアドレス信号RxOA0及び9と
してそれぞれ加えられてアドレスマルチプレクサ2901の
０ポートと１ポートに入力され、２ポートには、シング
ルフレーム定義読出アドレス信号SFFA0-4に、論理
“０”がアドレス信号SFFA5、論理“１”がアドレス信
号SFFA6-8、マシンサイクルカウンタ2103の第３ビット
ＭＱ２がアドレス信号SFFA9としてそれぞれ加えられて
入力され、３ポートには、受信チャネルマップ読出アド
レス信号RBMA0-4に、論理“１”がアドレス信号RBMA5-
8、マシンサイクルカウンタ2103の第３ビットＭＱ２が
アドレス信号RBMA9としてそれぞれ加えられて入力され
ている。
【０３２２】送受信タスク制御部2000の送信部との接続
は、同マルチプレクサ2901の４ポートと５ポートには、
送信用オペコード読出アドレス信号TxOA1-8に、マシン
サイクルカウンタ2103の第１ビットＭＱ０と第３ビット
ＭＱ２がアドレス信号RxOA0及び9としてそれぞれ加えら
れて入力され、６ポートにはヘッダ及びＴＩＤ読出アド
レス信号HEDA0-4に、論理“０”がアドレス信号HEDA5、
論理“１”がアドレス信号HEDA6-8、マシンサイクルカ
ウンタ2103の第３ビットＭＱ２がアドレス信号HEDA9と
してそれぞれ加えられて入力され、７ポートには、送信
チャネルマップ読出アドレス信号TBMA0-4に、論理
“１”がアドレス信号TBMA5-8、マシンサイクルカウン
タ2103の第３ビットＭＱ２がアドレス信号TBMA9として
それぞれ加えられて入力されている。
【０３２３】そして、同マルチプレクサ2901の選択信号
入力Ｓ０〜２には、マシンサイクルカウンタ2103の第１
〜第３ビットＭＱ０〜２が与えられている。
【０３２４】受信チャネルタスク制御部2300、受信チャ
ネル割当制御部2200、送信チャネルタスク制御部2600、
送信チャネル割当制御部2500の各部からの読出パルス、
RxORDT、SSFRDT及びRBMRDT、TxORDT及びHEDRDT、TBMRDT
は、６入力のオア回路2902でまとめられ、さらにアンド
ゲート2903を介してＣＰＵ読出回路2950とＣＰＵ書込回
路2970に与えられている。
【０３２５】アンドゲート2903はＩ／Ｏレジスタ部1100
からＯＢＵＳ解放信号TST1Nを受けて６入力のオア回路2
902の出力を有効にするように備えられている。
【０３２６】次にＣＰＵ側の接続は、ＣＰＵの共通バス
CBUSからデータバスCDB、アドレスバスCAB及びチップセ
レクト信号がＣＰＵ読出回路2950とＣＰＵ書込回路2970
の双方に与えられており、更にＣＰＵ読出回路2950には
ＣＰＵリードパルスCPRD、ＣＰＵ書込回路2970にはＣＰ
Ｕ書込パルスがそれぞれ与えられている。
【０３２７】また、ＣＰＵ読出回路2950から読出レディ
信号RRDYとＣＰＵ書込回路2970から書込レディ信号WRDY
が、そしてＩ／Ｏレジスタ部1100からＯＲＡＭオンライ
ン信号ONL0Nがオアゲート2923を介してＣＰＵに接続さ
れている。
【０３２８】最後にＯＲＡＭとの接続は、ＯＲＡＭのデ
ータバスODB0〜7の読出方向が送受信タスク制御部2000
の各部とＣＰＵ読出回路2950の入力に接続され、書込方
向はＣＰＵ書込回路2970の書込データCWRD0〜7が３ステ
ートバッファ2910を介して接続されている。
【０３２９】ＯＲＡＭのアドレスバスOAB0〜9は、ＣＰ
Ｕ読出回路2950からのアドレスCRDA0〜9とＣＰＵ書込回
路2970からのアドレスCWRA0〜9をアドレスマルチプレク
サ2920のＡポートとＢポートにそれぞれ入力して多重化
し、更にそのアドレスとアドレスマルチプレクサ2901か
らのアドレスをアドレスマルチプレクサ2921のＢポート
に入力して多重化されたアドレスが接続されている。
【０３３０】そして、アドレスマルチプレクサ2920の選
択信号入力Ｓと３ステートバッファ2910の出力イネーブ
ル入力Ｇは、ＣＰＵ書込回路2970からの書込タイミング
信号WRTMGが与えられ、アドレスマルチプレクサ2921の
選択信号入力Ｓはオアゲート2922を介してＣＰＵ読出回
路2950からの読出タイミング信号RDTMGとＣＰＵ書込回
路2970からの書込タイミング信号WRTMGが与えられてい
る。
【０３３１】また、書込タイミング信号WRTMGは、ＯＲ
ＡＭとナンドゲート2930にも与えられており、ナンドゲ
ート2930は、書込タイミング信号WRTMGと負クロックパ
ルス8MNとのアンド条件で負の書込パルスをＯＲＡＭに
与えるように接続されている。
【０３３２】ＯＢＵＳインタフェース部の動作は、ＯＲ
ＡＭがオンラインの場合とオフラインの場合があり、オ
フラインの場合から説明すると、この状態はＩ／Ｏレジ
スタ部1100からＯＲＡＭオンライン信号ONL0Nが論理”
１”で与えられ、ＣＰＵがプログラム情報を予め設定す
るためのアクセスと送受信処理制御のためのマシンサイ
クルによるプログラム情報の読出とが衝突しないよう
に、 （２）ＴＢＵＳインタフェース ＴＢＵＳインタフェース部4900は、マシンサイクルによ
るリアルタイムアクセス、すなわち受信データの書込及
び送信データの読出と、それらのＬＮＣとのデータ転送
処理のためのアクセス、及びＣＰＵのアクセスの競合を
回避するように制御する。
【０３３３】図２６はＴＢＵＳインタフェース部4900の
回路ブロック図である。図示のように、受信系（受信書
込制御部4100、受信ポインタ部4300、受信データ転送読
出部4400）送信系（送信ポインタ部4500、送信データ転
送書込部4600、送信読出制御部4800、送信チャネル処理
部3500、送信チャネルタスク制御部2600）とＣＰＵとＴ
ＲＡＭの３方向に接続されている。
【０３３４】まず、受信系との接続から説明すると、受
信書込制御部4100から受信書込データRxDM0-7がデータ
マルチプレクサ4940のＢポートに、受信バッファアドレ
スRxBA0-9がアドレスマルチプレクサ4901のＢポートに
それぞれ入力されている。
【０３３５】また、受信書込制御部4100からフラグアク
セスタイミング信号FGACCがオアゲート4902に与えら
れ、その出力はアンドゲート4903を介してＣＰＵ読出回
路4950とＣＰＵ書込回路4970に与えられている。また、
受信バッファ書込タイミング信号RxBWRTがオアゲート49
38に与えられ、その出力はオアゲート4939を介してアン
ドゲート4930とＴＲＡＭに与えられている。
【０３３６】受信ポインタ部4300から受信ディスクリプ
タ下位バイトRxP0-7が送受ディスクリプタマルチプレク
サ4941のＡポートに与えられ、その出力はディスクリプ
タバイトマルチプレクサ4943のＡポートを経由してデー
タマルチプレクサ4940のＣポートに与えられており、受
信ディスクリプタ上位バイトRxP8-15が送受ディスクリ
プタマルチプレクサ4942のＡポートに与えられ、その出
力はディスクリプタバイトマルチプレクサ4943のＢポー
トを経由してデータマルチプレクサ4940のＣポートに与
えられている。
【０３３７】また、受信ポインタ部4300から受信ポイン
タアドレスRxPA0-9がポインタアドレスマルチプレクサ4
945のＡポートに与えられ、その出力は、マルチプレク
サ4946のＢポート、アドレスマルチプレクサ4901のＣポ
ート及びマルチプレクサ4921のＡポート経由でＴＲＡＭ
のアドレスTAB0-9に与えられている。
【０３３８】また、受信ポインタ部4300から受信ディス
クリプタ読出タイミング信号RxPRDTと同書込タイミング
信号RxPWRTがオアゲート4935とオアゲート4902に入力さ
れ、オアゲート4935の出力はオアゲート4937を介してマ
ルチプレクサ4946の選択信号入力Ｓに与えられている。
また、受信ディスクリプタ書込タイミング信号RxPWRTは
オアゲート4938にも入力されている。
【０３３９】受信データ転送読出部4400から受信バッフ
ァ読出アドレスRxTA0-9がマルチプレクサ4944のＡポー
トに与えられ、その出力がアドレスマルチプレクサ4901
のＡポートとマルチプレクサ4946のＡポート、アドレス
マルチプレクサ4901のＣポート及びマルチプレクサ4921
のＡポート経由でＴＲＡＭのアドレスTAB0-9に与えられ
ている。また、受信データ転送読出部4400から受信転送
データ読出タイミング信号RxTRDTがオアゲート4902に入
力されている。
【０３４０】次に送信系との接続は、送信ポインタ部45
00から送信ディスクリプタ下位バイトTxP0-7が送受ディ
スクリプタマルチプレクサ4941のＢポートに与えられ、
その出力はディスクリプタバイトマルチプレクサ4943の
Ａポートを経由してデータマルチプレクサ4940のＣポー
トに与えられており、送信ディスクリプタ上位バイトTx
P8-15が送受ディスクリプタマルチプレクサ4942のＢポ
ートに与えられ、その出力はディスクリプタバイトマル
チプレクサ4943のＢポートを経由してデータマルチプレ
クサ4940のＣポートに与えられている。
【０３４１】また、送信ポインタ部4500から送信ディス
クリプタ書込タイミング信号TxPWRTが各オアゲート490
2、4938、4936とマルチプレクサ4941、4942の選択信号
入力Ｓに与えられており、同読出タイミング信号TxPRDT
が各オアゲート4902、4936に入力され、オアゲート4936
の出力はオアゲート4937を介してマルチプレクサ4946の
選択信号入力Ｓに与えられている。
【０３４２】また、送信ポインタ部4500から送信ポイン
タアドレスTxPA0-9がポインタアドレスマルチプレクサ4
945のＢポートに与えられ、その出力はマルチプレクサ4
946のＢポート、アドレスマルチプレクサ4901のＣポー
ト及びマルチプレクサ4921のＡポート経由でＴＲＡＭの
アドレスTAB0-9に与えられている。
【０３４３】送信データ転送書込部4600から送信バッフ
ァ書込アドレスTxTA0-9がマルチプレクサ4944のＢポー
トに与えられ、その出力がアドレスマルチプレクサ4901
のＡポートとマルチプレクサ4946のＡポート、アドレス
マルチプレクサ4901のＣポート及びマルチプレクサ4921
のＡポート経由でＴＲＡＭのアドレスTAB0-9に与えられ
ている。
【０３４４】また、送信データ転送書込部4600から送信
データ転送書込タイミング信号TxTWRTがオアゲート4902
と4938に入力され、送信転送データTxTD0-7がデータマ
ルチプレクサ4940のＡポートに与えられ、その出力は、
マルチプレクサ4910のＡポート経由でＴＲＡＭのデータ
バスTDB0-7に与えられている。
【０３４５】送信読出制御部4800から送信バッファ読出
アドレスTxBA0-9がアドレスマルチプレクサ4901のＤポ
ート及びマルチプレクサ4921のＡポート経由でＴＲＡＭ
のアドレスバスTAB0-9に与えられている。
【０３４６】送信チャネル処理部3500から送信ＢＣＣTB
CCM0-7がデータマルチプレクサ4940のＤポート及びマル
チプレクサ4910のＡポート経由でＴＲＡＭのデータバス
TDB0-7に与えられている。
【０３４７】送信チャネルタスク制御部2600から送信Ｂ
ＣＣ書込タイミング信号BCCWRTがオアゲート4902と4938
に与えられており、送信バッファ読出タイミング信号Tx
BRDTがオアゲート4902に与えられている。
【０３４８】マルチプレクサのＳ入力の説明を書くそし
て、同マルチプレクサ2901の選択信号入力Ｓ０〜２に
は、マシンサイクルカウンタ2103の第１〜第３ビットＭ
Ｑ０〜２が与えられている。
【０３４９】５入力のオア回路4938は、以上述べたよう
に各部からの書込タイミング信号をまとめ、その出力信
号WRTをオアゲート4939を介してマルチプレクサ4910の
出力イネーブルＧ入力とナンドゲート4930とＴＲＡＭに
与えている。
【０３５０】１０入力のオア回路4902は、以上述べたよ
うに各部からの読出と書込タイミング信号をまとめ、そ
の出力信号をアンドゲート4903を介してＣＰＵ読出回路
4950とＣＰＵ書込回路4970の双方に与えている。
【０３５１】アンドゲート4903はＩ／Ｏレジスタ部1100
からＴＢＵＳ解放信号TST2Nを受けて１０入力のオア回
路4902の出力を有効にするように備えられている。
【０３５２】次にＣＰＵ側の接続は、ＣＰＵの共通バス
CBUSからデータバスCDB及びアドレスバスCABがＣＰＵ読
出回路4950とＣＰＵ書込回路4970の双方に与えられてお
り、更にＣＰＵ読出回路4950にはＣＰＵリードパルスCP
RD、ＣＰＵ書込回路4970にはＣＰＵ書込パルスがそれぞ
れ与えられている。
【０３５３】また、チップセレクト信号CSTNがオアゲー
ト4924経由でＣＰＵ読出回路4950とＣＰＵ書込回路4970
の双方に与えられている。
【０３５４】また、ＣＰＵ読出回路4950から読出レディ
信号RRDYとＣＰＵ書込回路4970から書込レディ信号WRDY
が、そしてＩ／Ｏレジスタ部1100からＯＲＡＭオンライ
ン信号ONL0Nがオアゲート4923を介してＣＰＵに接続さ
れている。
【０３５５】最後にＴＲＡＭとの接続は、ＴＲＡＭのデ
ータバスTDB0-7の読出方向が受信書込制御部4100、受信
ポインタ部4300、受信データ転送読出部4400、送信ポイ
ンタ部4500、送信読出制御部4800の各部とＣＰＵ読出回
路4950の入力に接続され、書込方向はＣＰＵ書込回路49
70の書込データCWRD0-7が３ステート出力のマルチプレ
クサ4910を介して接続されている。
【０３５６】ＴＲＡＭのアドレスバスTAB0〜9は、ＣＰ
Ｕ読出回路4950からのアドレスCRDA0-9とＣＰＵ書込回
路4970からのアドレスCWRA0-9をアドレスマルチプレク
サ4920のＡポートとＢポートにそれぞれ入力して多重化
し、更にそのアドレスとアドレスマルチプレクサ4901か
らのアドレスをアドレスマルチプレクサ4921のＡポート
に入力して多重化されたアドレスが接続されている。
【０３５７】そして、アドレスマルチプレクサ4920の選
択信号入力Ｓと３ステート出力のマルチプレクサ4910の
出力イネーブル入力Ｇは、ＣＰＵ書込回路4970からの書
込タイミング信号WRTMGが与えられ、アドレスマルチプ
レクサ4921の選択信号入力Ｓはオアゲート4922を介して
ＣＰＵ読出回路4950からの読出タイミング信号RDTMGと
ＣＰＵ書込回路4970からの書込タイミング信号WRTMGが
与えられている。
【０３５８】また、書込タイミング信号WRTMGは、ＴＲ
ＡＭとナンドゲート4930にも与えられており、ナンドゲ
ート4930は、書込タイミング信号WRTMGと負クロックパ
ルス8MNとのアンド条件で負の書込パルスをＴＲＡＭに
与えるように接続されている。
【０３５９】動作説明 （３）ＣＰＵアクセス ＯＢＵＳ及びＴＢＵＳインタフェース部のＣＰＵアクセ
スは、送受信部がＯＲＡＭ又はＴＲＡＭをアクセスして
いない時間をぬって行われる。そのアクセスしていない
時間はＴＢＵＳビジー信号TBBSY又はＯＢＵＳビジー信
号OBBSYで表示され、論理“０”で空き時間を示してい
る。
【０３６０】図２５はＯＢＵＳインタフェース部2900の
先読回路2950の細部である。ハードウェアリセット直後
は、フリップフロップJK1、JK2共オフの状態にある。Ｃ
ＰＵからリードアクセスがあると、ＣＰＵ読出パルスCP
RDNとチップセレクト信号CSNが論理“０”になり、アン
ドゲートＧ１からリードアクセス信号READ（論理
“１”）が出力され、同期化回路2951がそれをクロック
８ＭＣＬＫで取り込み、同期化リードアクセス信号SREA
Dを出力して先端微分回路2962及び後端微分回路2963に
与える。また、リードアクセス信号READはフリップフロ
ップJK2のリセット入力Ｒにも与えられるのでリセット
は解除され、動作できる状態になる。
【０３６１】先端微分回路2962は同期化リードアクセス
信号SREADの先端（立上り）を１クロック幅のパルスに
微分したリード開始パルスRDSTをアンドゲートＧ２及び
Ｇ３入力の一方に与える。アンドゲートＧ２及びＧ３の
他の入力にはアンドゲートＧ４からアドレス一致信号AD
RMが不一致表示で論理“０”が与えられているので、ア
ンドゲートＧ３は閉ざされアンドゲートＧ２が開かれて
いるので、リード開始パルスRDSTはアンドゲートＧ２を
通って読出制御回路2954に入力される。
【０３６２】読出制御回路2954はリード開始パルスRDST
を受けると、カウンタ2956にパラレルロード信号PLを与
え、ＣＰＵからの読出アドレス信号CAB0-9をカウンタ29
56にロードし、ＯＢＵＳビジー信号OBBSYが論理“０”
になるのを待つ。読出制御回路2954はＯＢＵＳビジー信
号OBBSYが論理“０”になると、読出タイミング信号RDT
MGを読出レジスタ2955のイネーブル入力ＥＮに与え、Ｏ
ＲＡＭからデータを読み込む。読出レジスタ2955に読み
込まれたデータCRDD0-7はトライステートバッファＴＢ
Ｇを介して共通バスに出力される。
【０３６３】また、読出タイミング信号RDTMGはオアゲ
ートＧ５を介してフリップフロップJK2のＪ入力にも与
えられているので、フリップフロップJK2はその読出直
後にオンになり、読出レディ信号RRDYをオアゲートＧ６
を介して出力する。
【０３６４】ＣＰＵが読出レディ信号RRDYを受けると読
出データCRDD0-7の取り込みを終了し、ＣＰＵ読出パル
スCPRDNを論理“１”にするので、リードアクセス信号R
EADは論理“０”になり、その後端（立下り）を後端微
分回路2963が検出し、１クロック幅の先読開始パルスAR
DSTを読出制御回路2954に与える。
【０３６５】読出制御回路2954は先読開始パルスARDST
を受けるとカウンタ2956に歩進信号INCを与えて読出ア
ドレスを１つ進ませた後、読出タイミング信号RDTMGを
読出レジスタ2955のイネーブル入力ＥＮに与え、データ
を読み込ませる。
【０３６６】このとき、読出タイミング信号RDTMGはオ
アゲートＧ５を介してフリップフロップJK2のＪ入力に
も与えられるが、フリップフロップJK2のリセット入力
Ｒにはリードアクセス信号READが与えられてリセット中
なのでオンにはならない。
【０３６７】この状態でＣＰＵから連続した次のアドレ
スに対してリードアクセスがあると、そのアドレスとカ
ウンタ2956の値が一致し、一致回路2967の論理“１”出
力がアンドゲートＧ４からアドレス一致信号ADRMが出力
されるので、リード開始パルスRDSTはアンドゲートＧ２
を通過せず、アンドゲートＧ３を通ってオアゲートＧ５
を介してフリップフロップJK2のＪ入力にも与えられ、
フリップフロップJK2はその読出直後にオンになり、読
出レディ信号RRDYをオアゲートＧ６を介して出力する。
【０３６８】2.４データ転送部の動作 （１）受信データ転送処理−−ＴＲＡＭからＳＭＥＭ
（ＬＮＣ ）へ 受信データの転送処理は、受信転送ポインタ管理部4300
と受信転送データ読出部4400で行われ、前述のＣ−ｃｈ
受信書込部によってＴＲＡＭに書き込まれた受信データ
ブロックを読み出し、そのデータブロックを受信ディス
クリプタの示す転送先（ＳＭＥＭ）アドレスに転送す
る。
【０３６９】転送モードとして２つのモードを備えてお
り、一つは、シェアードメモリー（ＳＭＥＭ）にシング
ルポートＲＡＭを使用した場合のシングルポート・シェ
アード・メモリー・モード（ＳＰＳＭＭ）、もう一つは
デュアルポートＲＡＭを使用した場合のデュアルポート
・シェアード・メモリー・モード（ＤＰＳＭＭ）であ
る。
【０３７０】ＳＭＥＭＭとＤＰＳＭＭのデータ転送経路
は、前者がシステムバスＳＢＵＳ、後者がデュアルポー
トバスＤＢＵＳである。従って、外部ＬＮＣコントロー
ラ、ＣＰＵ及びデータ転送部でＳＢＵＳを共有するＳＰ
ＳＭＭでは、データ転送の際に待ち合わせが発生し、デ
ータ転送専用バスであるＤＢＵＳを使用するＤＰＳＭＭ
では、こうした待ち合わせが発生することはないことか
ら、データ転送の性能面ではＤＰＳＭＭが優れている
が、ＤＰＳＭＭは高価なデュアルポートＲＡＭを使用す
ることからコスト的には不利となる。
【０３７１】実施例では、コスト重視と性能重視の２通
りに対応すべく、且つ、コスト重視でも極力ＤＰＳＭＭ
モードに近い転送能力を持つＳＰＳＭＭを実現してい
る。
【０３７２】受信データの転送は、受信転送データ読出
部4400がＣ−ｃｈ受信書込部4120から転送要求信号RTRE
Qを受信し、残留データブロック数カウンタCTR2がそれ
をカウントアップし、残留数が０から１に変化すると開
始するが、その前に転送先であるＳＭＥＭのアドレスを
取得しておく必要がある。
【０３７３】この転送先アドレス取得は、受信ポインタ
管理部4300で行われ、取得の契機は初期化完了時の取得
ともう一つは通常時におけるデータブロック転送完了時
の取得である。どちらも読み出し後は、該アドレスに付
加されている転送先のバッファ状態（空き塞がり）を示
すフラグを確認し、もし、それが論理１になっている場
合には、その転送先のバッファエリアが未処理データで
塞がっていることを示すことになっているので、空き
（同０）になるまで同じアドレス（ディスクリプタ）の
読み込みを続ける。
【０３７４】転送先バッファが空きになれば、その転送
先アドレスから連続したアドレスにデータブロックを転
送し、終了時には当該バッファエリアが塞がったことを
表示するためにフラグを論理１にして同じアドレス（デ
ィスクリプタ）に書き戻し、一方では、ＣＰＵに割込を
かけて受信転送完了通知をする。また、フラグを書き戻
した後は、ポインタのアドレスを一つ進め、次のディス
クリプタを読み込んで転送に備える。
【０３７５】以下、具体的に図４９、図５０を参照し
て、転送先アドレス取得とデータブロック転送及び終了
処理について説明すると、まず、図４９の受信ポインタ
部4300において、受信ポインタアドレスカウンタ4310に
は、初期化制御部1200からの初期化完了信号CONFENDで
Ｉ／Ｏレジスタ部1100から定常的に出力されている次の
２つのパラメータ、受信ポインタ長（数）RxPLN0-7と受
信ポインタ開始アドレスRxRSTA0-9が設定される。
【０３７６】その設定された開始アドレスRxRSTA0-9の
うち最下位ビットRxRSTA0は使用されず、受信ポインタ
アドレスカウンタ4310の出力RxPA1-9にマシンサイクル
カウンタの最下位ビット出力ＭＱ０が加えられて１０ビ
ットの受信ポインタアドレス信号RxPA0-9としてＴＢＵ
Ｓインタフェース部4900に与えられる。
【０３７７】一方、受信ポインタ制御部4320にも初期化
完了信号CONFENDが与えられ、受信ポインタ制御部4320
は第１、第２の読み込みタイミング信号RDR1ST、RDR2ND
をそれぞれマシンサイクルのタイミングＭ４、Ｍ５でデ
ィスクリプタ読込レジスタ4330及び4340に与えて、先に
設定された受信ポインタ開始アドレスRxPA0-9で指定さ
れるＴＲＡＭのアドレスから、２バイト構成のディスク
リプタ内容を読み込み、続くタイミングＭ６でローカル
バス（ＬＢＵＳ）アドレスカウンタ4350にセットパルス
信号LASETを出力してその読み込んだ内容をパラレルロ
ードする。
【０３７８】２バイト構成のディスクリプタは、若番地
に転送先アドレスの下位８ビット、老番地にはアドレス
の上位７ビットと残る１ビットにフラグが格納されるよ
うになっており、ＬＢＵＳアドレスカウンタ4350には、
そのフラグを除いた１５ビットと、そのフラグ位置に相
当する最上位ビットにはＤフリップフロップ4360の出力
Ｑをロードし、転送先のスタートアドレスとする。な
お、読み込んだフラグが論理１の場合は、ディスクリプ
タ読込レジスタ4340の最上位ビットが論理１になり、こ
れが受信ブロック塞がり信号RBKBSYとなって受信ポイン
タ制御部4320に与えられるので、前述のように、受信ポ
インタ制御部4320はそのフラグが論理０になるまで繰り
返し読み込みを行う。
【０３７９】以上で、転送先のスタートアドレス取得動
作は完了し、いつでも受信データ転送を開始できる体制
が整ったことになる。
【０３８０】図５１の受信データ転送読出部4400におい
て、Ｃ−ｃｈ受信書込部4120から転送要求信号RTREQを
受信し、残留データブロックカウンタCTR2が０から１に
変化すると、次のようにして転送処理を開始する。
【０３８１】データブロックレベルバッファ管理回路44
30のデータブロックカウンタCTR2は４ビットのアップダ
ウンカウンタであり、その４ビット出力をＯＲゲートG8
で監視し、カウント数が０の場合はその出力も論理０に
なり、ＡＮＤゲートG7からも論理０が出力されるので、
ＡＮＤゲートG4は閉塞され、読み込みは行われない。
【０３８２】ここで、転送要求信号RTREQを受信する
と、データブロックカウンタCTR2がカウントアップし、
０から１になってＡＮＤゲートG8の出力が論理１にな
り、ＡＮＤゲートG7も開かれるので、その他の条件が整
い且つタイミングＭ１又はＭ５が与えられたときに、Ａ
ＮＤゲートG4から読み込みタイミング信号RXTRDTがＴＢ
ＵＳインタフェース部4900、バイトレベルバッファ管理
回路4420のバッファリングバイトカウンタCTR1及び読出
レジスタREG1に出力され、転送データ読出アドレスカウ
ンタ4410のアドレス信号RxTA0-9が示すデータがそのレ
ジスタに読み込まれ、同時にカウンタCTR1は一つだけカ
ウントダウンする。
【０３８３】上記の「その他の条件」とは、下記の禁止
的条件群２つと１つの許可的条件群である。
【０３８４】まず、禁止的条件の第１群は５入力ＮＯＲ
ゲートG6に入力される条件、すなわち、マシンサイクル
のタイミングＭ１で前述のフラグ処理アクセス（読み込
み）がされていないこと（信号TM1BSY）、ＬＢＵＳが送
信部の転送読み出しで使用されていないこと（信号LRDB
SY）、試験コマンドで閉塞されていないこと（信号TSCM
D）、先行して行われた受信データ転送の終了処理に入
ろうとしていないこと（信号RTEND）また、そのディス
クリプタ更新処理の待ち合わせ中でないこと（信号RBNR
DY）の５つの条件である。
【０３８５】禁止的条件第２群は、２入力ＮＯＲゲート
G5に入力される条件、すなわち、送信部でディスクリプ
タ更新処理中でないこと（信号TxRACC）と、先行して行
われた受信データ転送の終了処理に入ろうとしていない
こと（信号RTEND）である。
【０３８６】最後に、許可的条件群は２入力ＯＲゲート
G1に入力される条件、すなわち、バッファに半分以上デ
ータが存在すること（信号MID）、または転送の優先度
が高く設定されていること（信号TST7）である。
【０３８７】禁止的条件の第１群はマシンサイクルのＭ
１及びＭ５に対してかかるように、ＮＯＲゲートG6出力
からＡＮＤゲートG7の入力に接続されており、禁止的条
件第２群はタイミングＭ５に対してかかるように、ＮＯ
ＲゲートG5の出力からＡＮＤゲートG2の入力に、選択さ
れたタイミングＭ５Ｓと共に接続されている。
【０３８８】また、ＡＮＤゲートG2の入力には、許可的
条件群、ＯＲゲートG1の出力も接続されているので、Ａ
ＮＤゲートG2からは、禁止的条件第２群が無く、許可的
条件群がある時のみタイミングＭ５が出力され、ＯＲゲ
ートG3を介してタイミングＭ１と共にＡＮＤゲートG7に
入力されることになる。
【０３８９】このように、禁止的条件でＴＢＵＳ上の競
合回避や試験条件の設定を行い、許可的条件でタイミン
グＭ５を与えることにより転送速度を加速するようにな
っている。また、タイミングＭ５は送信部側のデータ転
送の優先度が加味されたＭ５Ｓを使用することにより、
自動的なフロー制御（転送速度制御）が行われようにも
なっている。
【０３９０】ＡＮＤゲートG7の出力はＪＫフリップフロ
ップJK1、JK2及びＬＡＮインタフェース部5000にも接続
されており、タイミングＭ１又はＭ５で読み込みタイミ
ング信号RxTRDTが出力されると、ＬＡＮインタフェース
部5000に書込要求信号WRREQを与えると共に、ＪＫフリ
ップフロップJK1及びJK2はその直後のタイミングＭ２又
はＭ６でオンになる。
【０３９１】ＪＫフリップフロップJK1のオンによって
ＡＮＤゲートG4は閉塞され、レジスタREG1に読み出され
たデータが転送先のＳＭＥＭに書き込まれるまで、次の
読み込みは禁止される。
【０３９２】一方、ＪＫフリップフロップJK2がオンに
なると、ＡＮＤゲートG7が閉塞されると共にＡＮＤゲー
トG9、G10が開き、先にＬＡＮインタフェース部5000に
出した書込要求信号WRREQに対する受付信号WRACCの有無
を確認する状態となる。
【０３９３】もし、書込受付信号WRACCが無い場合に
は、ＡＮＤゲートG10の出力が論理１になりタイミング
Ｍ３又はＭ７でＪＫフリップフロップJK2がオフにな
り、ＡＮＤゲートG7が再び開かれた後の直近のタイミン
グＭ１又はＭ５で書込要求信号WRREQが再度出され、受
付信号WRACCが現れるまで繰り返される。
【０３９４】書込受付信号WRACCが有ると、ＡＮＤゲー
トG9の出力が論理１になるのでタイミングＭ３又はＭ７
でＪＫフリップフロップJK3がオンになり、ＡＮＤゲー
トG7の閉塞が続けられると共に、ＬＢＵＳ書込中信号LW
RBSYを送信部のデータ転送書込部4600に出力する。
【０３９５】これで、ＬＡＮインタフェース部5000が書
込要求信号WRREQを受け付けてデータ書込シーケンスに
入ったことになり、受信データ転送読出部4400の転送終
了監視回路4450は、ＬＡＮインタフェース部5000から書
込終了信号PWENDが送出されるのを待つ。
【０３９６】ここで、転送終了監視回路4450は、パイプ
ライン化された論理回路で且つ応答時間の不明な（定ま
らない）外部装置とデータの授受を行う場合に生じる処
理遅延を改善する重要な役割を担っている。
【０３９７】具体的に説明すると、３バイトのデータを
転送する方法１として、データ＃１を読み込み、転送要
求＃１を出し終了＃１を受け、転送バイトカウンタを１
にして３バイトに達したかどうか判定する。これで１バ
イト目の転送終了で、これを３回繰り返して３バイトの
転送を終了する。このことから、転送先の応答時間を０
としても、１バイト転送当たり最低４クロック必要であ
ることがわかる。従って、３バイト転送では、この３倍
の１２クロックが必要である。（転送先装置の応答時間
が定まらないので、確実に相手から書込終了を受けてか
ら所定のデータバイト数が転送完了したかを判断する必
要がある）しかし、方法２として、データ＃１の読み込
み、転送要求＃１を出し終了＃１を受け、転送バイトカ
ウンタを１にすると同時に次のデータ＃２を読み込む、
とすれば、１バイト目で３クロック、２バイト目で３ク
ロック、３バイト目でも３クロックとなり合計９クロッ
クで済むが、このままでは、３バイト目終了と同時に４
バイト目まで読み込んでしまい、オーバーランとなる。
【０３９８】そこで、方法３として、方法２において、
最後の３バイト目の終了確認だけ、転送バイトカウンタ
のカウントアップ後に行うようにすれば、方法２のオー
バーランは防げる。
【０３９９】この方法３によれば、３バイト転送時で１
０クロックとなり、単純計算で１．２倍（約１６％）の
速度向上が見込まれ、１ブロック当たりの転送バイト数
が多くなれば１．３倍（２５％）に近づく。
【０４００】以上は、単純なモデルで説明したが、実際
には、パイプライン化の程度により、書込終了から所定
の転送バイト数に達したことを確認するに要するクロッ
ク数は様々であり、実施例では４クロック（Ｄ１〜Ｄ３
及びＪＫ１）を要しているから、方法１と方法３で３バ
イト転送時の比較をすれば、２１（３ｘ７）クロックと
１５（２ｘ４＋７）クロックとなり、１．４倍（約２８
％）向上することになる。同様に、ブロック長が長くな
れば１．７５倍（約４３％）に近づく。（転送先装置の
応答時間が定まらないことは別として）すなわち、転送
終了監視回路4450は、上記方法３を具体化し、最後のバ
イト転送の終了確認の時だけ転送バイトカウンタのカウ
ントアップ後に行うように、内部遅延回路を切り替える
重要な働きをするものであり、本実施例では、たとえば
１１９バイトのデータブロックを転送した場合、１．７
４倍（約４２．５％）の速度向上に繋がっている。
【０４０１】また、方法３を変形して、データ＃１読み
込みと同時に転送バイトカウンタを進め、書込要求＃１
を出して終了＃１を受け、最終バイトに達していなけれ
ばデータ＃２を読み出しと同時に転送バイトカウンタを
進め、を繰り返し、終了＃３受信で転送処理を終了する
という方法４もある。
【０４０２】方法４は転送バイトカウンタのカウントア
ップを終了確認に先行して行う方法であり、カウントア
ップ遅延は終了を受信する直前まで許されるので、方法
３同様、パイプライン化にも自由度があり、その効果も
同等である。（実施図省略）図５８は、上述の受信デー
タ転送処理例を示したタイミング図であり、書込要求信
号WRREQと書込受付信号WRACC、書込終了信号PWENDとバ
イトカウンタ4320及びブロックカウンタCTR2、及びブロ
ック転送終了信号RTENDの関係が分かるように、３つの
回路ブロック図にわたるタイミングチャートとなってい
る。図中、（）付きの信号タイミングは回路ブロック図
では省略されており、その他の信号は、各回路ブロック
図中に表記された信号名に対応している。
【０４０３】また、図５８は、後述のＬＮＣインタフェ
ース部5000の動作の一部も示しており、転送モードはＳ
ＰＳＭＭの場合を示している。ＳＰＳＭＭの特徴的な表
示箇所を簡単に説明しておくと、例えば、図中、Ｗ印が
付いた書込パルスWRNが他の同パルスより幅広になって
いるのは、ＬＮＣがＳＭＥＭにアクセス中のためにレデ
ィ信号IORDYがＷだけ遅れて到着したためであり、ま
た、Ｘ印が付いた書込要求信号WRREQはＣＰＵのアクセ
ス要求に負けたために受け付けられず、Ｘ印の受付信号
WRACCが与えられなかったことを示している。
【０４０４】このタイミング図のように、１ブロックの
データ転送が終わる１バイト前までは、受信ポインタ部
4300から読出停止予告信号RDSTPが出力されないので、
転送終了監視回路4450のフリップフロップD4とD5はオフ
状態が続き、ＡＮＤゲートG11が開かれ、反対にＡＮＤ
ゲートG13は閉ざされている。
【０４０５】そこで、書込終了信号PWENDを受けるとそ
れがＡＮＤゲートG11を通過し、更にＯＲゲートG12を経
由してフリップフロップJK1とJK3のＫ入力に入るので、
両フリップフロップは次のクロックでオフになり、直近
のタイミングＭ１又はＭ５で次のバイトが読み出され
る。
【０４０６】従って、図中、＃ｎ−１と＃ｎの書込要求
信号WRREQ間に付された番号１〜４が示しているよう
に、最終バイトの読み出しまでは、最短４クロックの周
期で転送される。
【０４０７】しかし、最終バイトの手前（バイトカウン
タ4320が残り１バイト）になると、読出停止予告信号RD
STPが受信ポインタ部4300から転送終了監視回路4450の
フリップフロップD4に与えられ、D4がオンになるとＡＮ
ＤゲートG11が閉ざされると共に、フリップフロップD5
が次のクロックタイミングでオンになり、ＡＮＤゲート
G13は反対に開かれる。
【０４０８】この状態で、ＬＮＣインタフェース部5000
から書込終了信号PWENDを受けると、ＡＮＤゲートG11は
上記の如く閉ざされているので出力されず、フリップフ
ロップD1、D2、D3で遅延された書込終了信号がＡＮＤゲ
ートG13を通ってＯＲゲートG12に与えられるので、フリ
ップフロップJK1とJK3は、フリップフロップD3のオフと
同時に３クロック遅れてオフになる。
【０４０９】一方、受信ポインタ制御部4320のバイトカ
ウンタCTR1はフリップフロップD2のオンと同時にカウン
トダウンし、転送終了信号RTENDを出力して受信データ
転送読出部4400のゲートG5、G6に禁止的条件として与え
るので、以降の読み出しは停止する。
【０４１０】また一方では、先端微分回路4440が、その
転送終了信号RTENDの立ち上がり変化から１クロック分
のパルスを出力してブロックカウンタCTR2に与えるの
で、ブロックカウンタCTR2も１つカウントダウンする。
【０４１１】このように、最終バイトの転送では、バイ
トカウンタCTR1とブロックカウンタCTR2が更新されたの
を確認してから次のデータを読み出すか否かを判断する
ために、フリップフロップJK1とJK3をオフにするタイミ
ングを、フリップフロップD1、D2、及びD3で３クロック
遅延させている。
【０４１２】従って、最終バイトの書込要求から次の書
込要求までは、図中、＃ｎと＃１の書込要求信号WRREQ
間に付された番号１〜７が示しているように、最短で７
クロック必要とする。
【０４１３】なお、番号７のタイミングに破線で示され
た書込要求信号WRREQは、次の転送データブロックの最
初のデータ（受信ステータスフラグ）のためのものであ
るが、実施例ではその前にディスクリプタ更新を行って
新たな転送先アドレスを取得する処理が入るので、実際
にはそれが終わるまで待たされることになる。
【０４１４】それでは、そのディスクリプタ更新を行う
受信ポインタ制御部4320について、図５０の詳細図を参
照して説明する。
【０４１５】まず、バイトカウンタCTR1は８ビットのバ
イナリーアップカウンタ8CTRと２つのフリップフロップ
D1、D2から成り、このカウンタ8CTRには初期化完了信号
CNFENDによって予め受信データ長RxDLN0-7の補数がパラ
レルセットされており、転送終了監視回路4450から書込
終了信号SWENDを受ける度にカウントアップする。（RxD
LN0-7を論理反転してアップカウンタに初期設定し、オ
ーバーフロー信号をアンダーフロー信号と見なすこと
で、カウントダウンと等価な機能を実現する）データ長
RxDLN0-7の値は、図３６に示される受信データＲｘＤ０
からＲｘＤ１１５及びＢＣＣ０、１の合計１１８バイト
であるが、実際の設定値はそれから−１した値１１７を
Ｉ／Ｏレジスタ部1100の４００Ａｈ番地の受信データ長
レジスタRxSZに設定しておく。なお、このように−１し
た値を設定することは、Ｃ−ｃｈ受信書込部4120でも受
信チェックのために使用しているので、統一する目的も
ある。
【０４１６】Ｃ−ｃｈ受信書込部4120で受信フラグ１バ
イトを付加（図３６）するので、実際にＴＲＡＭにバッ
ファリングされるデータ長は１１９バイトとなり、この
転送データバイト数からすれば−２された値の補数（１
３８）がカウンタ8CTRに初期設定されることになる。従
って、バイトカウンタCTR1の回路は上述の如くフリップ
フロップD1とD2を伴った構成となり、フリップフロップ
D1は最終バイトの１バイト手前（カウント２５６）、フ
リップフロップD2は最終バイト（カウント２５７）でそ
れぞれオンになる。
【０４１７】最終バイトでフリップフロップD2がオンに
なると、ＯＲゲートG9を介して送信部に受信部ディスク
リプタアクセス信号RxPACCが与えられると共に、ゲート
G12でタイミングＭ６と送信部のディスクリプタアクセ
ス信号TxPACCの反転信号とのＡＮＤ条件がとられ、成立
すれば（送信部がディスクリプタ処理を行っていなけれ
ば）タイミングＭ７でフリップフロップJK4がオンにな
る。
【０４１８】フリップフロップJK4がオンになるとＡＮ
ＤゲートG13、G15及びG16が開かれ、そのマシンサイク
ル＃０からディスクリプタ書込シーケンスに入る。書込
シーケンスはタイミング＃０Ｍ４、＃０Ｍ５でディスク
リプタ書込信号RxPWRTをＴＢＵＳインタフェース部4900
に与え、ディスクリプタ内容RxP0-7及びRxP8-15を書き
戻すと共に、ＣＰＵに対しては割込信号RxINTを送出す
る。
【０４１９】書き戻しの際は、最上位ビットRxP15（バ
ッファ空き塞がり表示ビット）にディスクリプタ書込信
号RxPWRTが与えられるので、論理１（塞がり）が書き込
まれる。
【０４２０】また、タイミング＃０Ｍ５ではポインタア
ドレス歩進信号RPADINCがゲートG15からポインタアドレ
スカウンタ4310に与えられるので、書き戻しの終了した
タイミング＃０Ｍ６からそのアドレスカウンタ4310は次
のディスクリプタを指し示すことになる。
【０４２１】また、バイトカウンタCTR1、リップフロッ
プJK4及びJK2の各部は、ゲートG16からタイミング＃０
Ｍ６を受け、タイミング＃０Ｍ７でバイトカウンタCTR1
は初期化、フリップフロップJK4及びJK2はそれぞれオ
フ、オンになり、マシンサイクル＃１からディスクリプ
タ読出シーケンスに入る。
【０４２２】ディスクリプタ読出シーケンスでは、ゲー
トG3、G4から下位バイト読出信号RDR1ST及び上位バイト
読出信号RDR2NDをそれぞれタイミング＃１Ｍ４、＃１Ｍ
５でレジスタ4330と4340に与えると同時に、その２つの
読出信号をＯＲゲート4370から受信ディスクリプタ読出
信号RxPRDとしてＴＢＵＳインタフェース部4900に与
え、転送先アドレス１５ビットとそのバッファ空き塞が
りフラグ１ビットを前記レジスタ4330、4340に読み込
む。
【０４２３】そして、タイミング＃１Ｍ６でＬＢＵＳア
ドレスセット信号LASETをゲートG5からアドレスカウン
タ4350とフリップフロップJK2に出力し、先に読み込ん
だ転送先アドレスをレジスタ4330、4340からカウンタ43
50にパラレルロードすると同時にフリップフロップJK2
をリセットする。
【０４２４】もし、読み込んだ空き塞がりフラグが論理
１であれば、受信バッファブロックビジー信号RBKBSYと
してゲートG6に与えられるので、タイミング＃１Ｍ７で
フリップフロップJK3がオンになり、タイミング＃２Ｍ
６がゲートG7、G8、G2を介してフリップフロップJK2の
Ｊ入力に入るので、JK2はタイミング＃２Ｍ７で再びオ
ンになってマシンサイクル＃３から２回目のディスクリ
プタ読出シーケンスに入る。
【０４２５】このように、受信バッファーブロックが塞
がっている場合には、空きになるまで２マシンサイクル
に一回の割合でディスクリプタの読み出しを繰り返す。
また、受信バッファブロックビジー信号RBKBSYは割込制
御回路7000にも送出され、ＣＰＵへの割込要因の一つと
なる。
【０４２６】また、このようなディスクリプタアクセス
（読出、書込）中は、送信部やＣＰＵからのＴＲＡＭア
クセスとの競合を避けるためにバスビジー信号BNRDYを
ゲート10から出力する。
【０４２７】（２）送信データ転送処理−−ＳＭＥＭ
（ＬＮＣ）からＴＲＡ Ｍへ シェアードメモリーＳＭＥＭからＴＲＡＭへの送信デー
タの転送は、ＣＰＵからの送信要求によって開始される
が、実施例では送信ディスクリプタに組み込まれた転送
要求フラグ（図５７）を周期的に読み込んで要求の有無
を確認するルックイン方式を採っている。
【０４２８】ＣＰＵはＬＮＣから（割込信号で）送信転
送要求を受けると、ＴＲＡＭの送信ディスクリプタ領域
の当該転送要求フラグを論理１に書き換え、送信ポイン
タ部4500は周期的又は転送完了後のルックイン動作でそ
の要求フラグを読み込み、ＣＰＵから送信要求があった
ことを知る。
【０４２９】ルックイン動作は送信ポインタ制御部4520
の詳細を示す図５３に示されるカウンタCTR1のオーバー
フロー信号TxPTMGで開始する。
【０４３０】図５３において、カウンタCTR1はマシンサ
イクルのタイミングＭ６でフリーランニングしている４
ビットのバイナリーカウンタであり、そのオーバーフロ
ー信号TxPTMGは１６マシンサイクルに一回の割合で出力
される。
【０４３１】オーバーフロー信号TxPTMGが出力される
と、そのマシンサイクルのタイミング＃０Ｍ６でＡＮＤ
ゲートG5が開かれ、ＯＲゲートG6を介してＪＫフリップ
フロップJK1のＪ入力が論理１になるので、タイミング
＃０Ｍ７でＪＫフリップフロップJK1がオンになる。
【０４３２】ＪＫフリップフロップJK1がオンになる
と、ＡＮＤゲートG1、G2、G3が開かれ、タイミング＃１
Ｍ４及び＃１Ｍ５で第１バイト読込タイミング信号RDT1
STと第２バイト読込タイミング信号RDT2NDが、図５２の
レジスタ4530とレジスタ4540にそれぞれ与えられて転送
元アドレスが読み込まれ、更にその読み込まれた１５ビ
ットの転送元アドレスは、タイミング＃１Ｍ６のアドレ
スセット信号LASETによって図５２のアドレスカウンタ4
550にパラレルロードされる。
【０４３３】レジスタ4540に読み込まれた第２バイト
（上位）の最上位ビットbit7はＣＰＵからの転送要求フ
ラグTxTRQとなっており、もし、このビットが論理０で
あれば要求はまだ無いと認識してポインタ制御部4520の
ＪＫフリップフロップJK2（図５３）はオン状態を保っ
ているので、次のオーバーフロー信号TxPTMGがあると前
記のようにして再びディスクリプタを読み込み、転送要
求フラグTxTRQが論理１になるまで同じディスクリプタ
の読み込みを繰り返す。
【０４３４】転送要求フラグTxTRQが論理１であれば、
ポインタ制御部4520のゲートG4の出力が論理０になり、
ＪＫフリップフロップJK2のＪ入力に論理１が与えられ
るのでタイミング＃１Ｍ７でフリップフロップJK2がオ
フになり、ディスクリプタのルックイン動作は停止す
る。
【０４３５】転送要求フラグTxTRQはまた、送信データ
転送書込部4600（図５４）にも与えられており、この要
求フラグTxTRQが論理１になると図５４のＡＮＤゲートG
7が開かれ、送信データ転送書込部4600は受信部がLBUS
を使用していなければ（LBUS書込使用中信号LWRBSYが論
理０）転送シェアードメモリーＳＭＥＭから転送データ
の読出要求信号RDREQの送出を開始する。
【０４３６】送信データ転送は、まず、ＬＮＣインタフ
ェース部5000に対してＡＮＤゲートG7からＳＭＥＭ読出
要求信号RDREQを出してLBUSアドレスカウンタ4550（図
５２）が示すＳＭＥＭのバッファ領域から転送データを
レジスタREG1に読み込み、アドレスカウンタ4610が示す
ＴＲＡＭの送信バッファ領域にそのデータを書き込む。
【０４３７】LBUSアドレスカウンタ4550には、前記のよ
うにディスクリプタのルックイン動作でＳＭＥＭ内の被
転送データブロックの先頭（開始）アドレスがパラレル
ロードされており、このカウンタはそのアドレスから読
込終了信号SRENDを受ける毎に（アドレスを進め（カウ
ントアップし）、データブロックの最終アドレスまで指
し示すことになる。
【０４３８】アドレスカウンタ4610は、初期化終了信号
CNFENDで送信バッファ長TxBLN0-9と送信バッファア開始
アドレスTxBSTA0-9が予め設定されており、送信転送書
込信号TxTWRTを受ける毎にその開始アドレスからアドレ
スを進め（カウントアップし）、そのバッファ長（バイ
ト数）に達すると再びその開始アドレスに戻って繰り返
す、リングカウンタである。（回路構成は図２３の4810
参照）ＳＭＥＭ読出要求信号RDREQがタイミングセレク
タ4630からのタイミングＭ０Ｓ又はＭ４Ｓで出力される
と、フリップフロップJK2はそのマシンサイクルのタイ
ミング＃０Ｍ１又は＃０Ｍ５でオンになり、ＬＮＣイン
タフェース部5000からの受付信号RDACCを待つ。
【０４３９】タイミング＃０Ｍ１又は＃０Ｍ５で受付信
号RDACCが無ければゲートG9とG10の出力はそれぞれ論理
０、１なので、フリップフロップJK3はオフのまま、フ
リップフロップJK2はＫ入力にゲートG8から論理１が与
えられるのでオフになり、その後、タイミングセレクタ
4630からタイミングＭ０Ｓ又はＭ４Ｓが出力されると再
び要求信号RDREQを出してフリップフロップJK2もオンに
なり、この動作を受付信号RDACCが得られるまで繰り返
す。
【０４４０】受付信号RDACCを受信すると、タイミング
＃０Ｍ２又は＃０Ｍ６でフリップフロップJK3とJK2がそ
れぞれオン、オフになると共にゲートG6が開かれる一
方、ＮＯＲゲートG5を介してＡＮＤゲートG7が閉塞され
るので、要求信号RDREQは出なくなる。
【０４４１】この状態でＬＮＣインタフェース部5000か
ら読込終了信号PRDENDを受信すると転送終了監視回路46
50は、ゲートG11、G12を介してフリップフロップJK3の
Ｋ入力と更にゲートG6を介してフリップフロップJK1の
Ｊ入力に論理１が与えるので前者はオフ、後者はオンに
なり、後者はゲートG2を開くと共にゲートG7の閉塞を前
者から引き継ぐ。
【０４４２】なお、この転送終了監視回路4650は、すで
に述べた受信部の場合と同じ目的で同じ働きをするもの
なので説明は省略するが、この回路からのＳＭＥＭ読込
終了信号SRENDは送信ポインタ制御部4520のデータ長カ
ウンタCTR2（図５３）に与えられている。
【０４４３】ゲートG2が開かれると、タイミングＭ０で
送信転送書込信号TxTWRTをＴＢＵＳインタフェース部49
00に出力してレジスタREG1に読み込まれているデータを
ＴＲＡＭに書き込み、フリップフロップJK1は次のタイ
ミングＭ１でオフになって、再びゲートG7を開く。
【０４４４】また、送信転送書込信号TxTWRTはバッファ
管理回路4620のアップダウンカウンタCTR1のアップ（＋
１）入力とアドレスカウンタ4610にも与えられているの
で、タイミングＭ０で書き込む毎に各カウンタはタイミ
ングＭ１で＋１した値となる。
【０４４５】ゲートG1は書込信号TxTWRTに禁止的条件を
与えて書込を待たせるもので、タイミングＭ０使用中信
号M0BSY又は送信バッファフル信号TBFULがある場合に
は、ＴＲＡＭ書込を禁止し、バス競合やデータの上書き
を回避している。
【０４４６】（３）ＬＮＣインタフェース ＬＮＣインタフェース部5000は、データ転送部4000とＣ
ＰＵがＬＡＮコントローラＬＮＣをアクセスする際に競
合しないようにする目的で備えられており、データ転送
部4000はローカルバスLBUSを、ＣＰＵは共通バスCBUS
を、ＬＡＮコントローラＬＮＣはシステムバスSBUSを介
してそれぞれ接続されている。更にまた、ＬＮＣインタ
フェース部5000は、ＬＡＮコントローラＬＮＣの配下に
あるシェアード・メモリーＳＭＥＭにデュアルポートＲ
ＡＭを使用することが出来るデュアルポートバスDBUSも
備えている（デュアルポート・シェアード・メモリー・
モードＤＰＳＭＭ）。
【０４４７】図５５はＬＮＣインタフェース部5000のブ
ロック図であり、その構成は次のようになっている。
【０４４８】まず下り方向は、データ転送部4000の受信
データ転送読出部4400から、転送データがローカルバス
ＬＢＵＳの出力データバスLODB0-7でトライステートバ
ッファ5001とデータセレクタ5002のＡポートに入力さ
れ、前記トライステートバッファ5001を介して双方向の
デュアルポートデータバスDDB0-7に出力されると共に、
前記データセレクタ5002を介してシステムバスＳＢＵＳ
の双方向データバスSDB0-7にも出力されるようになって
いる。
【０４４９】受信ポインタ部4300から、転送先アドレス
がローカルバスＬＢＵＳのアドレスバスLRA0-15を介し
てアドレスセレクタ5003のＢポートに入力され、その出
力はバッファゲート5005を介してデュアルポートアドレ
スバスDAB0-15に出力されると共に、セレクタ5004のＡ
ポート経由でシステムバスＳＢＵＳのアドレスバスSAB0
-15にも出力されようになっている。また、そのアドレ
スに前記データを書き込むための書込要求信号WRREQが
受信データ転送読出部4400から要求受付部5050に与えら
れるようになっている。
【０４５０】要求受付部5050から、書込タイミング信号
WRTがトライステートバッファ5001及び5007とセレクタ5
008のＡ０入力に、そしてチップセレクトタイミング信
号CSTがトライステートバッファ5007とセレクタ5008の
Ａ２入力にそれぞれ与えるようになっている。
【０４５１】Ｉ／Ｏレジスタ部1100からモード設定信号
DPSMMがデータセレクタ5006とトライステートバッファ5
007と要求受付部5050に与えられており、ではその信号
がデュアル・ポート・シェアード・メモリー・モードを
示す時（論理“１”）、はトライステートバッファ5007
が開き、書込タイミング信号WRTとチップセレクトタイ
ミング信号CSTがデュアルポート書込パルスDWRNとデュ
アルポートチップセレクト信号DCSNがデュアルポート・
シェアード・メモリーDPSMEMに与えられるようになって
いる。
【０４５２】モード設定信号DPSMMが論理“０”すなわ
ち、シングル・ポート・シェアード・メモリー・モード
ＳＰＳＭＭの場合は、ＣＰＵ待合回路部5070が要求受付
部5050からアクセス許可信号ACCPを与えられない限り、
セレクタ5008の切替信号Ｓには論理“０”を与えて書込
タイミング信号WRTと読出タイミング信号RDTとチップセ
レクトタイミング信号CST（Ａ０〜Ａ２ポート）側を選
択して書込パルスWRN又は読出パルスRDNとチップセレク
ト信号CSNをＬＡＮコントローラＬＮＣに出力するよう
になっている。
【０４５３】次に、上り方向は、転送元アドレスが送信
ポインタ部4500からローカルバスＬＢＵＳのアドレスバ
スLTA0-15を介してアドレスセレクタ5003のＡポート入
力にされ、バッファゲート5005を介してデュアルポート
アドレスバスDAB0-15に出力されると共にセレクタ5004
のＡポート経由でシステムバスＳＢＵＳのアドレスバス
SAB0-15にも出力されようになっている。また、そのア
ドレスから転送データを読み出すための読出要求信号WR
REQが送信データ転送書込部4600から受付回路部5050に
与えられるようになっている。
【０４５４】受付回路部5050が読出要求信号RDREQを受
けてそれを受け付けると、読出パルスRDPとチップセレ
クト信号CSSがトライステートバッファ5007とセレクタ5
008の双方に与えるようになっている。モード設定信号D
PSMMがトライステートバッファ5007とＣＰＵ待合部5070
に与えられており、モード設定信号DPSMMが論理“１”
（デュアルポートモードＤＰＳＭＭ）の場合には、トラ
イステートバッファ5007が開いてデュアルポート読出パ
ルスDRDNとチップセレクト信号DCSNがトライステートバ
ッファ5007から出力され、セレクタ5008からはＣＰＵ待
合回路部5070によって選択信号Ｓが論理“０”になって
出力されないようになっている。シングルポートモード
ＳＰＳＭＭの場合には、逆に、トライステートバッファ
5007からは出力されず、セレクタ5008から読出パルスRD
Nとチップセレクト信号CSNが出力されるようになってい
る。
【０４５５】デュアルポートＲＡＭから読み出された転
送データが、双方向のデュアルポートデータバスDDB0-7
を介してデータセレクタ5006のＡポートに入力され、ま
た、シングルポートＲＡＭから読み出された転送データ
が、双方向のシステムバスＳＢＵＳのデータバスSDB0-7
を介してデータセレクタ5006のＢポートに入力され、そ
れらの転送データはＩ／Ｏレジスタ部1100からデータセ
レクタ5006に与えられるモード設定信号DPSMMによって
選択されて、ローカルバスＬＢＵＳの入力データバスLI
DB0-7を介して送信データ転送書込部4600に与えられる
ようになっている。
【０４５６】次に、ＣＰＵのライトアクセスは、ＣＰＵ
から書込データが、共通バスＣＢＵＳのデータバスCDB0
-7を介してトライステート出力のデータセレクタ5002の
Ｂポートに入力され、システムバスＳＢＵＳの双方向デ
ータバスSDB0-7に出力されるようになっている。
【０４５７】ＣＰＵからの書込アドレス１７ビットのう
ち最上位ビットを除く１６ビットが、共通バスＣＢＵＳ
のアドレスバスCAB0-15を介してアドレスセレクタ5004
のＢポートに入力され、システムバスＳＢＵＳのアドレ
スバスSAB0-15に出力されようになっている。そして、
最上位ビットCAB16は受付回路部5050に与えられてい
る。また、ライトを示す書込パルスCPWRとアクセスを示
すチップセレクト信号CSSNがＣＰＵ待合部5070に入力さ
れ、チップセレクト信号CSSNは、更にトライステートバ
ッファ5009とオアゲートＧ１にも入力されている。
【０４５８】ＣＰＵ待合部5070からのライトアクセス要
求CWREQが受付回路部5050に与えられ、それに対する受
付確認信号ACCPがＣＰＵ待合部5070に与えられるように
接続されている。また、ＣＰＵ待合部5070がその受付確
認信号ACCPを受けると、セレクタ5008の選択信号Ｓに論
理“１”に を与えてＢポート側を選択し、チップセレ
クト信号CSPと書込パルスWRPを反転出力のセレクタ5008
から、それぞれ、負のチップセレクト信号CSN、負の書
込パルスWRNとしてＬＮＣに与えられるように接続され
ている。
【０４５９】最後に、ＣＰＵのリードアクセスは、ＣＰ
Ｕからリードを示す読出パルスCPRDNがＣＰＵ待合部507
0とトライステートバッファ5009に与えられ、ＣＰＵ待
合部5070はリードアクセス要求CRREQを受付回路部5050
に出力し、それに対する受付確認信号ACCPがＣＰＵ待合
部5070に与えられるように接続されている。また、ＣＰ
Ｕ待合部5070がその受付確認信号ACCPを受けると、セレ
クタ5008に選択信号Ｓを与えてＢポート側を選択し、チ
ップセレクト信号CSPと読出パルスRDPを反転出力のセレ
クタ5008から、それぞれ、負のチップセレクト信号CS
N、負の読出パルスRDNとしてＬＮＣに与えられるように
接続されている。
【０４６０】ＬＮＣから読み出されたデータがシステム
バスＳＢＵＳの双方向データバスSDB0-7、トライステー
トバッファ5009及び共通バスＣＢＵＳの双方向データバ
スCDB0-7を介してＣＰＵに与えられるようになってい
る。なお、この時の読出アドレスは、上記ライトアクセ
スの場合と同じ経路でＬＮＣに与えられる。
【０４６１】上記ＣＰＵのライト又はリードアクセスが
あった時、ＣＰＵ待合部5070がレディ信号CRDYをオアゲ
ートＧ１に与えるようになっており、ＬＮＣもオアゲー
トＧ１と受付回路部5050にレディ信号IORDYを与えるよ
うになっている。また、オアゲートＧ１の出力からレデ
ィ信号LRDYがＣＰＵに与えられるようになっている。
【０４６２】次に、ＬＮＣインタフェース部5000の動作
について述べる。
【０４６３】まず下り方向である受信データは、データ
転送部4000の受信データ転送読出部4400から、転送デー
タがローカルバスＬＢＵＳの出力データバスLODB0-7で
トライステートバッファ5001とデータセレクタ5002のＡ
ポートに入力され、前記トライステートバッファ5001を
介して双方向のデュアルポートデータバスDDB0-7に出力
されると共に、前記データセレクタ5002を介してシステ
ムバスＳＢＵＳの双方向データバスSDB0-7にも出力され
るようになっている。
【０４６４】受信ポインタ部4300から、転送先アドレス
がローカルバスＬＢＵＳのアドレスバスLRA0-15を介し
てアドレスセレクタ5003のＢポート入力にされ、その出
力はバッファゲート5005を介してデュアルポートアドレ
スバスDAB0-15に出力されると共に、セレクタ5004のＡ
ポート経由でシステムバスＳＢＵＳのアドレスバスSAB0
-15にも出力されようになっている。また、そのアドレ
スに前記データを書き込むための書込要求信号WRREQが
受信データ転送読出部4400から要求受付部5050に与えら
れるようになっている。
【０４６５】要求受付部5050が書込要求信号WRREQを受
け付けると、書込タイミング信号WRTがトライステート
バッファ5001及び5007とセレクタ5008のＡ０入力に、そ
してチップセレクト信号CSTがトライステートバッファ5
007とセレクタ5008のＡ２入力にそれぞれ与えるように
なっている。Ｉ／Ｏレジスタ部1100からモード設定信号
DPSMMがトライステートバッファ5007とＣＰＵ待合部507
0に与えられており、デュアルポートモードＤＰＳＭＭ
の場合には、トライステートバッファ5007が開いて書込
パルスDWRNとチップセレクト信号DCSNがトライステート
バッファ5007から出力され、セレクタ5008からは待ち合
わせ回路部5070によってゲート閉塞信号Ｇが与えられて
出力されないようになっている。
【０４６６】シングルポートモードＳＰＳＭＭの場合に
は、逆に、トライステートバッファ5007からは出力され
ず、セレクタ5008から書込パルスWRNとチップセレクト
信号CSNが出力されるようになっている。
【０４６７】次に、上り方向は、転送元を示すアドレス
が送信ポインタ部4500からローカルバスＬＢＵＳのアド
レスバスLTA0-15を介してアドレスセレクタ5003のＡポ
ート入力にされ、バッファゲート5005を介してデュアル
ポートアドレスバスDAB0-15に出力されると共にセレク
タ5004のＡポート経由でシステムバスＳＢＵＳのアドレ
スバスSAB0-15にも出力されようになっている。また、
そのアドレスから転送データを読み出すための読出要求
信号WRREQが送信データ転送書込部4600から受付回路部5
050に与えられるようになっている。
【０４６８】受付回路部5050が読出要求信号WRREQを受
けてそれを受け付けると、読出パルスRDPとチップセレ
クト信号CSSがトライステートバッファ5007とセレクタ5
008の双方に与えるようになっているが、モード設定信
号DPSMMがトライステートバッファ5007と待ち合わせ回
路部5070に与えられており、デュアルポートモードＤＰ
ＳＭＭの場合には、トライステートバッファ5007が開い
て書込パルスDPWRNとチップセレクト信号DPCSNがトライ
ステートバッファ5007から出力され、セレクタ5008から
は待ち合わせ回路部5070によってゲート開閉信号Ｇが与
えられて出力されないようになっている。
【０４６９】シングルポートモードＳＰＳＭＭの場合に
は、逆に、トライステートバッファ5007からは出力され
ず、セレクタ5008から読出パルスRDNとチップセレクト
信号CSNが出力されるようになっている。
【０４７０】デュアルポートＲＡＭから読み出された転
送データが、双方向のデュアルポートデータバスDDB0-7
を介してデータセレクタ5006のＡポートに入力され、ま
た、シングルポートＲＡＭから読み出された転送データ
が、双方向のシステムバスＳＢＵＳのデータバスSDB0-7
を介してデータセレクタ5006のＢポートに入力され、そ
れらの転送データはＩ／Ｏレジスタ部1100からデータセ
レクタ5006に与えられるモード設定信号DPSMMによって
選択されて、ローカルバスＬＢＵＳの入力データバスLI
DB0-7を介して送信データ転送書込部4600に与えられる
ようになっている。
【０４７１】次に、ＣＰＵのライトアクセスは、ＣＰＵ
から書込データが、共通バスＣＢＵＳのデータバスCDB0
-7を介してトライステート出力のデータセレクタ5002の
Ｂポートに入力され、システムバスＳＢＵＳの双方向デ
ータバスSDB0-7に出力されるようになっている。
【０４７２】ＣＰＵからの書込アドレス１７ビットのう
ち最上位ビットを除く１６ビットが、共通バスＣＢＵＳ
のアドレスバスCAB0-15を介してアドレスセレクタ5004
のＢポートに入力され、システムバスＳＢＵＳのアドレ
スバスSAB0-15に出力されようになっている。そして、
最上位ビットCAB16は受付回路部5050に与えられてい
る。また、ライトを示す書込パルスCPWRNとアクセスを
示すチップセレクト信号CSSNが待合回路部5070に入力さ
れ、チップセレクト信号CSSNは、更にトライステートバ
ッファ5009とオアゲートＧ２にも入力されている。
【０４７３】待合回路部5070からのライトアクセス要求
CWREQが受付回路部5050に与えられ、それに対する受付
確認信号ACCPが待合回路部5070に与えられるように接続
されている。また、待合回路部5070がその受付確認信号
ACCPを受けると、セレクタ5008に選択信号Ｓを与えてＢ
ポート側を選択し、チップセレクト信号CCSと書込パル
スCWRを反転出力のセレクタ5008から、それぞれ、負の
チップセレクト信号CSN、負の書込パルスWRNとしてＬＮ
Ｃに与えられるように接続されている。
【０４７４】最後に、ＣＰＵのリードアクセスは、ＣＰ
Ｕからリードを示す読出パルスCPRDNが待合回路部5070
とトライステートバッファ5009に与えられ、待合回路部
5070はリードアクセス要求CRREQを受付回路部5050に出
力し、それに対する受付確認信号ACCPが待合回路部5070
に与えられるように接続されている。また、待合回路部
5070がその受付確認信号ACCPを受けると、セレクタ5008
に選択信号Ｓを与えてＢポート側を選択し、チップセレ
クト信号CSPと読出パルスRDPを反転出力のセレクタ5008
から、それぞれ、負のチップセレクト信号CSN、負の読
出パルスRDNとしてＬＮＣに与えられるように接続され
ている。
【０４７５】ＬＮＣから読み出されたデータがシステム
バスＳＢＵＳの双方向データバスSDB0-7、トライステー
トバッファ5009及び共通バスＣＢＵＳの双方向データバ
スCDB0-7を介してＣＰＵに与えられるようになってい
る。なお、この時の読出アドレスは、上記ライトアクセ
スの場合と同じ経路でＬＮＣに与えられる。
【０４７６】上記ＣＰＵのライト又はリードアクセスが
あった時、待合回路部5070がレディ信号CRDYをアンドゲ
ートＧ１に与えるようになっており、ＬＮＣもアンドゲ
ートＧ１と受付回路部5050にレディ信号IORDYを与える
ようになっている。また、アンドゲートＧ１の出力はオ
アゲートＧ２に接続され、オアゲートＧ２からレディ信
号LRDYがＣＰＵに与えられるようになっている。
【０４７７】具体的には、受信データ転送読出部4400か
ら書込要求信号WRREQと送信データ転送書込部4600から
読出要求信号RDREQを受けて、ＬＡＮコントローラＬＮ
Ｃの配下にあるシェアードメモリーＳＭＥＭへの受信デ
ータの書込と送信データの読出を行う。また、ＣＰＵか
らＬＡＮコントローラＬＮＣへのアクセスがあった場
合、前記データ転送のアクセスと衝突しないように先着
優先の待合制御を行う。
【０４７８】以上述べた実施例に基づき、本発明の実施
態様をまとめると以下のとおりである。
【０４７９】発明の態様１‥（チャネル割当とチャネル
処理方法） フレーム上のチャネル割当がダイナミックに変化する可
変フレームを送受信する方法において、該フレームを構
成するビット数の１／Ｎ（Ｎは正の整数）のｍ（ｍは２
より大きい正の整数）を周期とし且つその位相が受信フ
レームの所定位相に同期したマシンサイクルを生成す
る。
【０４８０】受信処理は、該マシンサイクルでＯＲＡＭ
（オペレーション用メモリー）に予め格納された受信フ
レームを定義した受信チャネル割当情報にしたがって該
マシンサイクルを選択して受信用選択的マシンサイクル
を生成する。受信データを該受信用選択的マシンサイク
ルで該ＯＲＡＭに予め格納された該チャネルの処理手順
を定義した受信用ｍビット列プログラム情報にしたがっ
て処理してＴＲＡＭ（データ転送用メモリー）の受信バ
ッファ領域に書き込む。
【０４８１】送信処理は、該マシンサイクルで該ＯＲＡ
Ｍに予め格納された送信フレームを定義した送信チャネ
ル割当情報にしたがって該マシンサイクルを選択して送
信用選択的マシンサイクルを生成する。該送信用選択的
マシンサイクルで、該ＯＲＡＭに予め格納された該チャ
ネルの処理手順を定義した送信用ｍビット列プログラム
情報に従って該ＴＲＡＭの送信バッファ領域に予め格納
された送信データを読み出しながら処理を行う。
【０４８２】発明の態様２‥発明の態様１において、
（非対称型伝送対応方法） 送受信フレームのビットクロックの周波数比Ｋに応じて
該マシンサイクルと該ビットクロックを１／Ｋ分周して
分周マシンサイクルと分周クロックを生成する。該分周
マシンサイクルで該チャネル割当情報に従って該分周マ
シンサイクルを選択して選択的分周マシンサイクルを生
成する。該選択的分周マシンサイクルで該ｍビット列プ
ログラム情報に従ってマシンサイクルレベルの処理を行
い、該分周クロックでビットレベルの処理を行う。
【０４８３】発明の態様３‥（送受信系マシンサイクル
を完全分離−−非対称にも対応） フレーム上のチャネル割当がダイナミックに変化する可
変フレームを送受信する方法において、送受各フレーム
について、該フレームを構成するビット数の１／Ｎ（Ｎ
は正の整数）のｍ（ｍは２より大きい正の整数）を周期
とし且つその位相が各フレームの所定位相に同期した受
信マシンサイクルと送信マシンサイクルとを生成する。
【０４８４】受信処理は、該受信マシンサイクルでＲｘ
ＲＡＭ（受信処理用メモリー）に予め格納された受信フ
レームを定義した受信チャネル割当情報に従って該マシ
ンサイクルを選択して受信用選択的マシンサイクルを生
成する。受信データを該受信用選択的マシンサイクルで
該ＲｘＲＡＭに予め格納された該チャネルの処理手順を
定義した受信用ｍビット列プログラム情報に従って処理
してＲｘＲＡＭの受信バッファ領域に書き込む。
【０４８５】送信処理は、該マシンサイクルでＴｘＲＡ
Ｍ（送信処理用メモリー）に予め書き込まれた送信フレ
ームを定義した送信チャネル割当情報に従って該マシン
サイクルを選択して送信用選択的マシンサイクルを生成
する。該送信用選択的マシンサイクルで、該ＴｘＲＡＭ
に予め格納された該チャネルの処理手順を定義した送信
用ｍビット列プログラム情報に従って該ＴｘＲＡＭの送
信バッファ領域に予め格納された送信データを読み出し
ながら処理を行う。
【０４８６】発明の態様４‥発明の態様ｌ乃至３のいず
れかにおいて、(送信遅延制御） 外部から与えられる該送信フレームの開始点を示す送信
フレームタイミングを該マシンサイクル（又は該分周マ
シンサイクル）の繰り返し位相に同期化すると共に、そ
の位相差ｍに応じて該ビットクロック（又は分周クロッ
ク）を１／ｍ選択する送信ビットタイミングを生成す
る。該送信処理は、該送信用選択的（又は該選択的分
周）マシンサイクルで該ｍビット列プログラム情報に従
ってマシンサイクルレベルの処理を行い、該送信ビット
タイミングで選択されたビットクロックで送信ビットシ
リアル処理を行う。
【０４８７】発明の態様５‥発明の態様１乃至４のいず
れかにおいて、（受信チャネル割当） 該受信フレームは複数のシングルフレーム１〜ｎで構成
されるマルチフレームであり、該受信用選択的マシンサ
イクルの生成は、該シングルフレーム毎にチャネル割当
を定義するｎ個のシングルフレーム定義情報と、複数Ｂ
の音声チャネルを１チャネル単位で排他的にデータチャ
ネルに割り当てるＢビットから成るチャネルマップ情報
を含む該受信チャネル割当情報を予め該メモリーに格納
する。第１シングルフレーム（該マルチフレーム）の先
頭で該チャネルマップ情報を該メモリーからＢビットの
並直列レジスタに読み出しておくとともに、各シングル
フレームの先頭では、該シングルフレームに対応した定
義情報を該メモリーから読み出しながら該マシンサイク
ルでその定義に従って該並直列レジスタをｎ周シリアル
回転させることによって時間軸上に変換しながら該マシ
ンサイクルの選択を行う。
【０４８８】発明の態様６‥発明の態様１乃至５のいず
れかにおいて、（送信チャネル割当） 該送信用選択的（又は選択的分周）マシンサイクルの生
成は、該送信バーストフレーム構成を定義する送信バー
ストフレーム構成情報と複数Ｂの音声チャネルを１チャ
ネル単位で排他的にデータチャネルに割り当てるＢビッ
トから成るチャネルマップ情報を含む該送信チャネル割
当情報を予め該メモリーに格納する。該送信フレームの
先頭で該送信チャネルマップ情報を該メモリーからＢビ
ットの並直列レジスタに読み出しておくとともに、該送
信バーストフレーム構成情報も読み出して該マシンサイ
クル（又は分周マシンサイクル）でその構成情報に従っ
て該並直列レジスタをシリアルシフトさせることによっ
て時間軸上に変換しながら該マシンサイクル（又は分周
マシンサイクル）の選択を行う。
【０４８９】発明の態様７‥発明の態様１乃至６のいず
れかにおいて、（アイドリング処理） 該受信処理は、該ｍビット列プログラム情報に従って該
受信データチャネルに含まれる受信先を指定する識別子
を照合する。自端末向けの識別子が検出できなかった場
合は、以後、該ｍビット列プログラム情報の読み出しと
解析のみ行うアイドリング処理を行い、該識別子が検出
された時は以後の該ｍビット列プログラム情報に従って
受信データ処理を実行する。該送信処理は、通常、該ｍ
ビット列プログラム情報の読み出しと解析のみ行うアイ
ドリング処理を行い、データ転送部から送信要求を受け
たとき、直近のチャネル送信タイミングから送信データ
処理を実行する。
【０４９０】発明の態様８‥発明の態様１乃至７のいず
れかにおいて、（受信終了通知方法） 該受信処理は、予め設定されている受信データ長に達す
るタイミングと受信完了（ＢＣＣ終了）タイミングが一
致した場合を正常終了とするタスク制御のチェックを行
いながら該受信データを該マシンサイクルの一部に割り
当てられたタイミングでリアルタイムに該メモリーの所
定受信バッファ領域の２バイト目から順次書き込む。該
チェック結果を該受信完了タイミング又は受信データ長
のタイミングのいずれか早いタイミングで該受信バッフ
ァの１バイト目（先頭）に付加して書き込んだ後、デー
タ転送部に該受信バッファのデータ転送を要求する。
【０４９１】発明の態様９‥発明の態様１乃至８のいず
れかにおいて、（ＯＰコード有効利用） 該ｍビット列プログラム情報は該メモリーの読み出しア
ドレスを復帰させるアドレスリターン情報を含む。少な
くとも１チャネル又は複数の異なるチャネルから成る１
組の送信又は受信手順を定義する該ｍビット列プログラ
ム情報の最後に該リターン情報を格納する。該送信又は
受信チャネル処理終了後、該アドレスリターン情報によ
って読み出しアドレスを先頭アドレスに戻す。
【０４９２】発明の態様１０‥（フレーム送受信装置） フレーム上のチャネル割当がダイナミックに変化する可
変フレームを送受信する装置において、該フレームを構
成するビット数の１／Ｎ（Ｎは正の整数）のｍ（ｍは２
より大きい正の整数）を周期とし且つその位相が受信フ
レームの所定位相に同期したマシンサイクルを生成する
同期マシンサイクル生成部と、受信フレームを定義した
受信チャネル割当情報と受信チャネルの処理手順を定義
した受信用ｍビット列プログラム情報と、送信フレーム
を定義した送信チャネル割当情報と送信チャネルの処理
手順を定義した送信用ｍビット列プログラム情報とをそ
れぞれの所定領域に格納するＯＲＡＭ（オペレーション
用メモリー）と、送受信データを一旦格納するＴＲＡＭ
（データ転送用メモリー）と、受信部は、該マシンサイ
クルで該ＯＲＡＭ内の該受信チャネル割当情報に従って
受信マシンサイクル選択信号を生成する受信チャネル割
当制御部と、該受信マシンサイクル選択信号で選択され
た受信用選択的マシンサイクルで該ＯＲＡＭ内の該受信
用ｍビット列プログラム情報に従って受信タスク制御信
号を生成する受信チャネルタスク制御部と、受信データ
を該受信タスク制御信号に従って処理する。そのデータ
を該ＴＲＡＭの所定領域に書き込む受信処理部と、送信
部は、該マシンサイクルで該ＯＲＡＭ内の該送信チャネ
ル割当情報に従って送信マシンサイクル選択信号を生成
する送信チャネル割当制御部と、該送信マシンサイクル
選択信号で選択された送信用選択的マシンサイクルで該
ＯＲＡＭ内の該送信用ｍビット列プログラム情報に従っ
て送信タスク制御信号を生成する送信チャネルタスク制
御部と、送信データを該送信タスク制御信号に従って該
ＴＲＡＭの所定領域から読み出して処理する送信処理部
と、を備える。
【０４９３】発明の態様１１‥発明の態様１０におい
て、 該同期マシンサイクル生成部は、送受信フレームのビッ
トクロック周波数比Ｋに応じて該マシンサイクルと該ビ
ットクロックを１／Ｋサイクルに分周するマシンサイク
ル分周信号とクロック分周信号を生成する分周信号生成
部を更に備え、該チャネル割当制御部は、該マシンサイ
クル分周信号で分周された分周マシンサイクルで該ＯＲ
ＡＭ内の該チャネル割当情報に従って分周マシンサイク
ル選択信号を生成する。該チャネルタスク制御部は 該
分周マシンサイクル選択信号で選択された選択的分周マ
シンサイクルで該ＯＲＡＭ内の該ｍビット列プログラム
情報に従って該タスク制御信号を生成する。該処理部
は、該データを該タスク制御信号に従ってマシンサイク
ルレベルの処理を行い、ビットレベル処理を該クロック
分周信号で分周された分周クロックで行う。
【０４９４】発明の態様１２‥（マシンサイクルを送受
信系に分離） フレーム上のチャネル割当がダイナミックに変化する可
変フレームを送受信する装置において、該フレームを構
成するビット数の１／Ｎ（Ｎは正の整数）のｍ（ｍは２
より大きい正の整数）を周期とし且つ位相が受信フレー
ムの所定位相に同期した受信マシンサイクルを生成する
受信同期マシンサイクル生成部と、送信フレームの所定
位相に同期した送信マシンサイクルを生成する送信同期
マシンサイクル生成部と、該受信フレームを定義した受
信チャネル割当情報と受信チャネルの処理手順を定義し
た受信用ｍビット列プログラム情報と、受信データとを
それぞれの所定領域に格納するＲｘＲＡＭ（受信処理用
メモリー）と、該送信フレームを定義した送信チャネル
割当情報と送信チャネルの処理手順を定義した送信用ｍ
ビット列プログラム情報と、送信データとをそれぞれの
所定領域に格納するＴｘＲＡＭ（送信処理用メモリー）
と、受信部は、該受信マシンサイクルで該ＲｘＲＡＭ内
の該受信チャネル割当情報に従って受信マシンサイクル
選択信号を生成する受信チャネル割当制御部と、該受信
マシンサイクル選択信号で選択された受信用選択的マシ
ンサイクルで該ＲｘＲＡＭ内の該受信用ｍビット列プロ
グラム情報に従って受信タスク制御信号を生成する受信
チャネルタスク制御部と、受信データを該受信タスク制
御信号に従って処理する。そのデータを該ＲｘＲＡＭの
所定領域に書き込む受信処理部と、送信部は、該送信マ
シンサイクルで該ＴｘＲＡＭ内の該送信チャネル割当情
報に従って送信マシンサイクル選択信号を生成する送信
チャネル割当制御部と、該送信マシンサイクル選択信号
で選択された送信用選択的マシンサイクルで該ＴｘＲＡ
Ｍ内の該送信用ｍビット列プログラム情報に従って送信
タスク制御信号を生成する送信チャネルタスク制御部
と、送信データを該送信タスク制御信号に従って該Ｔｘ
ＲＡＭの所定領域から読み出して処理する送信処理部
と、を備える。
【０４９５】発明の態様１３‥発明の態様１０乃至１２
のいずれかにおいて、 該送信部は、外部から与えられる該送信フレームの開始
点を示す送信フレームタイミングを該マシンサイクル
（又は該分周マシンサイクル）の繰り返し位相に同期化
して同期化送信フレームタイミング信号を出力する送信
フレームタイミング同期化部と、該送信フレームタイミ
ングと該マシンサイクル（又は該分周マシンサイクル）
の位相差に応じて１／ｍビットクロック（又は分周クロ
ック）位相を選択する送信ビットタイミング信号を生成
する送信ビットタイミング信号生成部と、を備え、該送
信処理部は、該同期化送信フレームタイミング信号で起
動する該送信チャネル割当制御部と該送信チャネルタス
ク制御部の制御の下にマシンサイクルレベルの処理を行
うと共に、該送信ビットタイミング信号に従ったクロッ
ク位相で送信ビットシリアル処理を行う。
【０４９６】発明の態様１４‥発明の態様１０乃至１３
のいずれかにおいて、 該受信フレームは複数のシングルフレーム１〜ｎで構成
されるマルチフレームであり、該受信チャネル割当制御
部は、予め該メモリーに格納された該シングルフレーム
毎にチャネル割当を定義するｎ個のシングルフレーム定
義情報と、複数Ｂの音声チャネルを１チャネル単位で排
他的にデータチャネルに割り当てるＢビットから成るチ
ャネルマップ情報を、第１シングルフレーム（該マルチ
フレーム）の先頭で該チャネルマップ情報を読み出すＢ
ビットの並直列レジスタを備え、各シングルフレームの
先頭では、各々に対応したシングルフレーム定義情報を
読み出して各シングルフレーム毎に可変チャネル範囲信
号を生成する。該可変チャネル範囲信号に従って該マシ
ンサイクル又は該分周マシンサイクルで該並直列レジス
タをｎ周シリアル回転させることによって該チャネルマ
ップ情報を時間軸上にシリアル変換する。該シリアルチ
ャネルマップ情報にしたがって該マシンサイクルの選択
を行う。
【０４９７】発明の態様１５‥発明の態様１０乃至１４
いずれかにおいて、 該送信チャネル割当制御部は、予め該メモリーに格納さ
れた送信バースト長とその数を定義する送信フレーム定
義情報と複数Ｂの音声チャネルを１チャネル単位で排他
的にデータチャネルに割り当てるＢビットの送信チャネ
ルマップ情報を、該送信フレームの先頭で該送信チャネ
ルマップ情報を読み出すＢビットの並直列レジスタを備
え、該送信フレーム定義情報を読み出して該マシンサイ
クル（又は分周マシンサイクル）でその定義情報に従っ
て該並直列レジスタをシリアルシフトさせることによっ
て時間軸上に変換しながら該マシンサイクル（又は分周
マシンサイクル）の選択を行う。
【０４９８】発明の態様１６‥発明の態様１０乃至１５
のいずれかにおいて、 該受信処理部は該ｍビット列プログラム情報に従って該
受信データチャネルに含まれ受信先を指定する識別子を
検出する識別子照合部を備え、該受信タスク制御部は該
識別子照合部からの自端末宛識別子の検出／不検出信号
に従って、不検出の場合には、以後の受信処理は該メモ
リーからの該ｍビット列プログラム情報の読み出しと解
析のみ行い、実際のタスク制御は行わないアイドリング
処理を行い、該識別子が検出された時には以後の受信処
理を継続制御する。該送信タスク制御部は、データ転送
部から送信要求信号を受ける送信要求受付部を備え、該
送信要求信号がない場合には該ｍビット列プログラム情
報の読み出しと解析のみ行って実際の処理は行わないア
イドリング処理を行い、該送信要求信号があった時は、
直近のチャネル送信タイミングから送信処理の制御を開
始する。
【０４９９】発明の態様１７‥発明の態様１０乃至１６
のいずれかにおいて、（受信終了通知） 該受信処理部は、予め設定されている受信データ長に達
するタイミングと受信完了（ＢＣＣ終了）タイミングが
一致した場合を正常受信終了としそれ以外を異常受信終
了とする受信タスク制御チェック部と、ＴＩＤ検出直後
に所定受信バッファ領域の先頭アドレスを一旦退避する
アドレス退避レジスタ部を備え、該受信データを該マシ
ンサイクルの一部に割り当てられたタイミングでリアル
タイムに該メモリーの所定受信バッファ領域の２バイト
目から順次書き込む書込部は、該チェック部からの結果
を該受信完了タイミング又は受信データ長のタイミング
のいずれか早いタイミングで該受信バッファの該退避ア
ドレス（先頭）に書き込んだ後、データ転送部に該受信
バッファのデータ転送を要求する。
【０５００】発明の態様１８‥発明の態様１７におい
て、（バッファ状態通知） 該受信処理部は、該データ転送要求毎にカウントアップ
し該データ転送部から転送終了を受ける毎にカウントダ
ウンして受信バッファでの滞留受信データブロック数を
表示する受信バッファブロック数カウンタ備え、該チェ
ック結果を書込際に該受信バッファブロック数カウンタ
の値も書き込む。
【０５０１】発明の態様１９‥発明の態様１０乃至１８
のいずれかにおいて、 該ｍビット列プログラム情報は該メモリーの読み出しア
ドレスを復帰させるアドレスリターン情報を含む。少な
くとも１チャネル又は複数の異なるチャネルから成る１
組の送信又は受信手順を定義する該ｍビット列プログラ
ム情報の最終アドレスに続いて該リターン情報を格納す
る。該送信又は受信チャネル処理終了後、読み出しアド
レスを各々の先頭アドレスに戻す手段を備える。
【０５０２】発明の態様２０‥発明の態様１０又は１９
において、（送信タスクチェック） 該送信データをバッファメモリーから読み出す送信読出
部は、予め設定されている送信データ長に達するタイミ
ングと送信完了（ＢＣＣ終了）タイミング致した場合を
正常送信終了としそれ以外を異常送信終了とする送信タ
スク制御チェック部を備え、該送信タスク制御チェック
部はその結果を該送信完了タイミング又は送信データ長
のタイミングのいずれか早いタイミングで状態表示レジ
スタに書き込む。
【０５０３】発明の態様２１‥発明の態様１０乃至２０
の何れかにおいて、（受信ＣＲＣ回路） 受信処理のＣＲＣ演算には、ＢＣＣレジスタの初期設定
と演算結果の取り出しを同時に１クロックで行う手段を
備える。
【０５０４】発明の態様２２‥発明の態様１０乃至２２
の何れかにおいて、（送信ＣＲＣ回路） 送信処理のＣＲＣ演算には、演算一時休止手段及び再開
手段と、ＢＣＣレジスタの演算結果を１クロック先行し
て取り出す手段と、取り出した送信ＢＣＣをデータバッ
ファメモリーに書き込む手段と、を備える。
【０５０５】発明の態様２３‥（データ転送装置） 受信データ転送部は、予め設定された受信バッファ領域
内を一定順序で繰り返し指し示す受信転送データ読出ア
ドレスカウンタと、受信データの転送先アドレスとその
転送先バッファ（ＳＭＥＭ）に該受信データが転送され
たことを示すフラグビットを格納するＴＲＡＭの受信デ
ィスクリプタ領域内を一定順序で繰り返し指し示す受信
リングポインタと、該転送先アドレスから連続したアド
レスを生成する受信転送先アドレスカウンタと、該受信
データの転送に先立って該受信リングポインタの示す該
ディスクリプタから該転送先アドレスを読み出して該受
信転送先アドレスカウンタにロードすると共に所定のデ
ータ長の転送終了で該ディスクリプタのフラグを更新し
て受信リングポインタを一つ進める受信ポインタ制御部
と、受信部（該受信処理部）から転送要求信号を受ける
と該受信転送データ読出アドレスカウンタの示すアドレ
スから順次該受信データを読み出して該受信転送先アド
レスカウンタが示す転送先アドレス（ＳＭＥＭ）へ転送
する受信転送データ読出部と、１チャネル分の受信デー
タの転送が終了するとＣＰＵに受信完了割込を行う割込
制御部と、を備え、送信データ転送部は、予め設定され
た送信バッファ領域内を一定順序で繰り返し指し示す送
信転送データ書込アドレスカウンタと、送信データの転
送元アドレスとその転送元バッファ（ＳＭＥＭ）に該送
信データが蓄積されていることを示すフラグビットを格
納するＴＲＡＭの送信ディスクリプタ領域内を一定順序
で繰り返し指し示す送信リングポインタと、該転送元ア
ドレスから連続したアドレスを生成する送信転送元アド
レスカウンタと、ＴＢＵＳの空き時間をぬって該受信リ
ングポインタの示す該ディスクリプタから該フラグビッ
トを読み出し該フラグビットが該送信データが蓄積され
ていることを示す（送信要求）とき、その転送元アドレ
スを該送信転送元アドレスカウンタにロードすると共に
１チャネル分の転送終了で該ディスクリプタの該フラグ
ビットを書き戻し更新して送信リングポインタを一つ進
めると同時に送信部（送信タスク制御部）に送信要求を
行う送信ポインタ制御部と、該送信転送元アドレスカウ
ンタが示す転送元アドレス（ＳＭＥＭ）から送信データ
を順次読み込んで該送信転送データ書込アドレスカウン
タの示すアドレスに書き込む送信転送データ書込部と、
ＣＰＵに該送信要求を行う割込制御部と、を備える。
【０５０６】発明の態様２４‥発明の態様２３におい
て、（フロー制御） 該送信及び受信データ転送のためのバッファメモリーア
クセスタイミングは、送受信各々に１マシンサイクル内
に２つ以上の読み出する。又は書き込みタイミングを与
え、受信データ転送処理では、受信データを書き込む毎
に受信バッファリングバイト数を＋１する。読み出して
外部装置に転送する毎に−１する受信バッファ使用状況
管理を行い、送信データ転送処理では、送信データを書
き込む毎に送信バッファリングバイト数を＋１する。読
み出して送信する毎に−１する送信バッファ使用状況管
理を行い、両バッファ使用状況管理による結果と外部か
ら与える優先度に応じて該アクセスタイミングを有効／
無効の制御をすることにより、少なくとも２倍速、等速
のフロー制御を行う。
【０５０７】発明の態様２５‥発明の態様２３乃至２４
のいずれかにおいて、（転送ブレーキ） 該外部装置とのデータ授受の際は、所定のデータブロッ
ク長Ｌに達する直前（Ｌ−１）までは、内部各部の論理
遅延を無視して外部装置の授受完了の確認後直ちに次の
データを該バッファメモリーより読み出し又は書き込
む。最終データ（Ｌ）を授受する場合には外部装置の授
受完了確認を該内部各部の論理遅延相当を待ってデータ
ブロックの授受完了とする。
【０５０８】発明の態様２６‥発明の態様２３乃至２５
のいずれかにおいて、（２系統の転送バス） 該外部装置に接続されるインタフェース部（ＬＮＣイン
タフェース部）は、ＣＰＵのアクセスと競合しないデー
タ転送専用バスを備え、初期化時に設定されるデュアル
ポートモードではデータ転送専用バス（ＤＢＵＳ）で送
受データの転送を行い、シングルポートモードではＣＰ
Ｕアクセスと共用されるシステムバス（ＳＢＵＳ）を介
して行う。
【０５０９】発明の態様２７‥発明の態様２３乃至２６
のいずれかにおいて、（アドレス拡張） 該送受信リングポインタ制御部は、該フラグビットの更
新毎にオン又はオフにトグルする１ビットカウンタをそ
れぞれ備え、該受信転送先アドレスカウンタ又は該送信
転送元アドレスカウンタに該ディスクリプタから該アド
レスをロードする際に各カウンタの最上位ビットに、各
１ビットカウンタの出力を同時にロードすることによ
り、各々２倍のアドレス空間を指定できる。
【０５１０】発明の態様２８‥発明の態様１１乃至２７
のいずれかにおいて、（オンライン・オフライン） 該ＯＢＵＳインタフェース部は、該送受信タスク制御部
とＣＰＵがＯＲＡＭにアクセスすることを許可するオン
ライン状態と、許可しないオフライン状態を個々に持
ち、該ＴＢＵＳインタフェース部は、送受信処理部及び
送受信データ転送部とＣＰＵがＴＲＡＭにアクセスする
ことを許可するオンライン状態と、許可しないオフライ
ン状態を個々に持ち、少なくともチャネル当たりのデー
タ長（データブロック）を変更するときは、ＣＰＵは自
己以外のアクセスを許可しないオフライン状態にして更
新パラメータを設定する。該メモリー（ＴＲＡＭ）をオ
ンラインにして再領域確保を行った後、すべての機能を
再びオンラインに設定することによって送受信処理を再
開する。
【０５１１】発明の態様２９‥発明の態様１１乃至２８
のいずれかにおいて、（先読み回路） 該ＯＢＵＳインタフェース部又は該ＴＢＵＳインタフェ
ース部は、バスの空き時間に連続した次のアドレスを先
読みする先読回路を備える。
【０５１２】
【発明の効果】以上述べたように本発明によれば、該フ
レームを構成するビット数の１／Ｎ（Ｎは正の整数）の
ｍ（ｍは２より大きい正の整数）を周期とし且つその位
相に同期したマシンサイクルを生成し、受信処理は、該
マシンサイクルで第１メモリーに予め格納された受信チ
ャネル割当情報に従って受信用選択的マシンサイクルを
生成し、受信チャネルのデータを該受信用選択的マシン
サイクルで第１メモリーに予め格納された受信用ｍビッ
ト列プログラム情報に従って処理して第２メモリーの受
信バッファ領域に書き込み、送信処理は、該マシンサイ
クルで該第１メモリーに予め格納された送信チャネル割
当情報に従って送信用選択的マシンサイクルを生成し、
該送信用選択的マシンサイクルで、該第１メモリーに予
め格納された送信用ｍビット列プログラム情報に従って
第２メモリーの送信バッファ領域に予め格納された送信
チャネルのデータを読み出しながらチャネル処理を行う
ように構成したので、「ｍビット列」毎に送受信チャネ
ル割当と送受信チャネル処理をプログラムできる。
【０５１３】また、送受信フレームのビットクロックの
周波数比に応じた分周マシンサイクルと分周クロックを
生成し、該分周マシンサイクルで該チャネル割当情報に
従って該分周マシンサイクルを選択して選択的分周マシ
ンサイクルを生成し、該選択的分周マシンサイクルで該
ｍビット列プログラム情報に従ってマシンサイクルレベ
ルの処理を行い、該分周クロックでビットレベルの処理
を行うので非対称型伝送方式にも対応できる。
【０５１４】さらに、フレーム定義情報と、チャネルマ
ップ情報を含むチャネル割当情報を予め該メモリーに格
納し、フレーム（該マルチフレーム）の先頭で該チャネ
ルマップ情報を該メモリーから並直列レジスタに読み出
しておくとともに、各フレームの先頭では、該フレーム
に対応した定義情報を該メモリーから読み出しながら該
マシンサイクルでその定義に従って該並直列レジスタを
シフトさせて時間軸上に変換しながら該マシンサイクル
の選択を行うので、キャリアフレームの変更に対応で
き、「ｍビット列」毎に処理はその選択されたマシンサ
イクル又は、選択された分周マシンサイクルで行われる
ので、データフレームの変更にも柔軟に対応できる。
【０５１５】また、受信処理部から転送要求信号を受け
て外部装置へ受信データ転送処理を開始し、１チャネル
分の受信データの転送が終了するとＣＰＵに受信完了割
込を行い、送信データはＣＰＵからの転送要求を自律的
に認知すると外部装置から送信データを読み込んで該バ
ッファの所定領域に書き込み、１チャネル分の送信デー
タ（送信データブロック）を書き終えると、送信完了割
込をＣＰＵに出すと共に、送信タスク制御部に送信要求
を行うので、ＣＰＵの負荷が大幅に軽減される。
【０５１６】さらに、送信及び受信データ転送のための
バッファメモリーアクセスタイミングは、送受信各々に
１マシンサイクル内に２つ以上の読み出し、又は書き込
みタイミングを与え、送受信受信バッファ使用状況管理
を行い、両バッファ使用状況管理による結果と外部から
与える優先度に応じて該アクセスタイミングを有効／無
効の制御をすることにより、少なくとも２倍速、等速の
フロー制御を行うので高速なデータ転送ができる。
【０５１７】さらに、外部装置とのデータ授受経路は、
データ転送専用バスを介して行うデュアルポートモード
と、他の制御と共用されるシステムバスを介して行うシ
ングルポートモードを選択できるので、性能かコストを
選択することができる。
【図面の簡単な説明】
【図１】本発明に係る可変フレーム送受信装置とデータ
転送装置の実施例（１）を示すブロック図である。
【図２】本発明に係る可変フレーム送受信装置とデータ
転送装置の実施例（２）を示すブロック図である。
【図３】本発明に係る可変フレーム送受信装置とデータ
転送装置の実施例（１）を更に詳細に示したブロック図
である。
【図４】本発明に係る可変フレーム送受信方法及び装置
とデータ転送装置の原理を説明する流れ図である。
【図５】本発明の実施例（１）に用いられる同期マシン
サイクル生成部の回路ブロック図である
【図６】本発明の実施例（２）に用いられる同期マシン
サイクル生成部の回路ブロック図である
【図７】本発明に用いられる各種マシンサイクルとマシ
ンサイクル選択信号の関係を説明するためのタイムチャ
ート図である
【図８】本発明に用いられるマシンサイクルと処理実行
サイクルの関係を説明するためのタイムチャート図であ
る
【図９】本発明の実施例（１）に用いられるＯ系マシン
サイクルとＴ系マシンサイクルのメモリーアクセス割当
を説明する図である。
【図１０】本発明の実施例（２）に用いられる受信系マ
シンサイクルと送信系マシンサイクルのメモリーアクセ
ス割当を説明する図である。
【図１１】本発明の実施例（１）に用いられる受信チャ
ネル割当制御部の回路ブロック図である。
【図１２】本発明の実施例（１）に用いられる受信チャ
ネルタスク制御部の回路ブロック図である。
【図１３】本発明の実施例（１）に用いられる受信チャ
ネル処理部の回路ブロック図である。
【図１４】本発明の実施例（１）の受信チャネル処理部
に用いられるＣＲＣ演算部の細部を示す回路ブロック図
である。
【図１５】本発明の実施例（１）に用いられる受信書込
制御部の回路ブロック図である。
【図１６】本発明の実施例（１）の受信書込制御部に用
いられるＡＣ−ｃｈ受信書込制御部の細部を示す回路ブ
ロック図である。
【図１７】本発明の実施例（１）の受信書込制御部に用
いられるＣ−ｃｈ受信書込制御部の細部を示す回路ブロ
ック図である。
【図１８】本発明の実施例（１）又は（２）に用いられ
る送信ビットタイミング生成部の回路ブロック図であ
る。
【図１９】本発明の実施例（１）に用いられる送信チャ
ネル割当制御部の回路ブロック図である。
【図２０】本発明の実施例（１）に用いられる送信チャ
ネルタスク制御部の回路ブロック図である。
【図２１】本発明の実施例（１）で用いられる送信チャ
ネル処理部の回路ブロック図である。
【図２２】本発明の実施例（１）の送信チャネル処理部
に使用されるＣＲＣ演算部の細部を示す回路ブロック図
である。
【図２３】本発明の実施例（１）に用いられる送信読出
制御部の回路ブロック図である。
【図２４】本発明の実施例（１）に用いられるＯＢＵＳ
インタフェース部の回路ブロック図である。
【図２５】本発明の実施例（１）のＯＢＵＳインタフェ
ース部に用いられる先読回路の細部を示す回路ブロック
図である。
【図２６】本発明の実施例（１）に用いられるＴＢＵＳ
インタフェース部の詳細ブロック図である。
【図２７】受信フレーム定義情報の読込タイミング
【図２８】本発明における受信処理の実行例（ＣＲＣ演
算開始処理例）を示すタイムチャート図である。
【図２９】本発明における受信処理の実行例（ＣＲＣ演
算終了処理例）を示すタイムチャート図である。
【図３０】本発明における受信処理の実行例（受信チェ
ック処理例）を示すタイムチャート図である。
【図３１】本発明におけるマシンサイクルからビットレ
ベルへの位相変換例（ビットレベル処理）を示したタイ
ムチャート図である。
【図３２】本発明における送信処理の実行例（ＣＲＣ演
算開始処理例）を示すタイムチャート図である。
【図３３】本発明における送信処理の実行例（ＣＲＣ演
算終了処理例）を示すタイムチャート図である。
【図３４】本発明における送信遅延制御の実行例（ＣＲ
Ｃ演算終了処理−−最も遅延した例）を示すタイムチャ
ート図である。
【図３５】本発明におけるＡＣ−ｃｈ受信書込処理例を
示したデータフロー図である。
【図３６】本発明におけるＣ−ｃｈ受信書込処理例を示
したデータフロー図である。
【図３７】本発明におけるＣ−ｃｈ送信読出処理とフォ
ーマット例を示した図である。
【図３８】本発明におけるアドレスマップを示した図で
ある。
【図３９】本発明におけるＩ／Ｏレジスタ一覧を示した
図である。
【図４０】本発明における実施例（１）又は（２）のＩ
／Ｏレジスタ設定値例を示した図である。
【図４１】本発明における実施例（１）又は（２）の受
信処理用プログラム情報設定例を示した図である。
【図４２】本発明における実施例（１）又は（２）の送
信処理用プログラム情報設定例を示した図である。
【図４３】本発明に係わる可変フレーム送受信装置とデ
ータ転送装置の関連装置との接続（位置付け）を示した
図である。
【図４４】本発明に示されるフレームのフォーマット図
である。
【図４５】図４４に示されるフレームフォーマットの詳
細を示す図である。
【図４６】図４４に示されるフレームフォーマットにお
ける下りＣ−ｃｈのタイムスロット割当例を示す図であ
る。
【図４７】従来例のフレーム送受信装置の関連装置との
接続（位置付け）を示した図である。
【図４８】従来例に示されるフレームのフォーマット図
である。
【図４９】本発明のデータ転送装置に係わる実施例
（１）に用いられる受信ポインタ部の回路ブロック図で
ある。
【図５０】本発明のデータ転送装置に係わる実施例
（１）の受信ポインタ部に用いられる受信ポインタ制御
部の細部を示す回路ブロック図である。
【図５１】本発明のデータ転送装置に係わる実施例
（１）に用いられる受信データ転送読出部の回路ブロッ
ク図である。
【図５２】本発明のデータ転送装置に係わる実施例
（１）に用いられる送信ポインタ部の回路ブロック図で
ある。
【図５３】本発明のデータ転送装置に係わる実施例
（１）の送信ポインタ部に用いられる送信ポインタ制御
部の細部を示す回路ブロック図である。
【図５４】本発明のデータ転送装置に係わる実施例
（１）に用いられる送信データ転送書込部の回路ブロッ
ク図である。
【図５５】本発明のデータ転送装置に係わる実施例
（１）に用いられるＬＮＣインタフェース部の回路ブロ
ック図である。
【図５６】本発明における受信データ転送処理例を示し
たデータフロー図である。
【図５７】本発明における送信データ転送処理例を示し
たデータフロー図である。
【図５８】本発明における実施例の実行例（受信データ
転送処理例）を示すタイムチャート図である。
【図５９】本発明における実施例の実行例（送信データ
転送処理例）を示すタイムチャート図である。
【符号の説明】
１０００ 初期設定部 １１００ Ｉ／Ｏレジスタ部 １２００ 初期化制御部 ２０００ 送受信タスク制御部 ３０００ 送受信処理部 ４０００ データ転送部 ５０００ ＩＮＣインタフェース部 ６０００ 共通バスインタフェース部 ７０００ 割込制御部 ２１００ 同期マシンサイクル生成回路 ２２００ 受信フレームアサインメント制御部 ２２０１ 受信タイムスロットカウンタ（ＴＳカウン
タ） ２２０２ 受信フレームカウンタ（ＦＭカウンタ） ２２０４ アドレスカウンタ ２２０９ 受信フレームレジスタ（ＦＭレジスタ） ２２１２ 受信チャネルマップレジスタ（ＴＳ割当レジ
スタ） ２３００ 受信チャネルタスク制御部 ２５００ 送信フレームアサインメント制御部 ２５０８ 送信バースト長カウンタ ２５０９ 送信バースト数カウンタ ２６００ 送信チャネルタスク制御部 ２７００ 送信ビットタイミング生成部 ２９００ ＯＢＵＳインタフェース部 ３１００ 受信チャネル処理部 ３１５０ 受信ＣＲＣ演算回路 ３５５０ 送信ＣＲＣ演算回路 ３５００ 送信チャネル処理部 ４１５０ 受信ＣＲＣ演算回路 ４１００ 受信バッファ書込部 ４１１０ ＡＣ−ｃｈ受信書込制御部 ４１２０ Ｃ−ｃｈ受信書込制御部 ４３００ 受信ポインタ部 ４３１０ 受信ポインタアドレスカウンタ ４３２０ 受信ポインタ制御部 ４４００ 受信データ転送読出部 ４４１０ 受信データ転送読出アドレスカウンタ ４４２０ 受信バッファバイトレベル管理回路 ４４３０ 受信バッファブロックレベル管理回路 ４４５０ 転送完了監視回路 ４５００ 送信ポインタ部 ４５１０ 送信ポインタアドレスカウンタ ４５２０ 送信ポインタ制御部 ４５５０ ＳＭＥＭ読出アドレスカウンタ ４５６０ ＳＭＥＭ読出拡張アドレスカウンタ ４６００ 送信データ転送書込部 ４６１０ 送信データ転送書込アドレスカウンタ ４６２０ 送信バッファバイトレベル管理回路 ４８００ 送信バッファ読出部 ４９００ ＴＢＵＳインタフェース部 ５０００ ＬＮＣインタフェース部 ＣＡＲＲ キャリアオン・オフ制御信号 ＣＢＵＳ 共通バス ＣＣＨ 可変フレーム送受信装置及びデータ転送装
置 ＣＯＭ 固定フレーム送受信装置 ＣＰＵ 中央処理装置 ＤＢＵＳ データ転送専用バス（デュアルポートＲＡ
Ｍ用バス） ＩＮＴ 割込信号 ＬＢＵＳ ローカルバス ＬＮＣ ＬＡＮコントローラ ＯＢＵＳ ＯＲＡＭバス（Ｏ系バス） ＯＲＡＭ オペレーション用ランダムアクセスメモリ
ー ＲＤＹ レディ信号 ＲＴＢＵＳ 受信系タイミングバス ＲＴＲＥＱ 受信データ転送要求信号 ＲＴＥＮＤ 受信データ転送終了 ＲｘＢＵＳ ＲｘＲＡＭバス（受信系バス） ＲｘＣＬＫ 受信クロック ＲｘＦＭ 受信フレーム ＲｘＭＣＳ 受信用マシンサイクル選択信号 ＲｘＭＦＴ 受信マルチフレームタイミング ＲｘＲＡＭ 受信処理用ランダムアクセスメモリー ＳＢＵＳ システムバス ＳＣＲＭ スクランブルオン・オフ制御信号 ＳＭＥＭ シェアードメモリー ＴＢＵＳ ＴＲＡＭバス（Ｔ系バス） ＴＩＭＡＴ ＴＩＤ（端末識別子）一致信号 ＴＭＢＵＳ タイミングバス ＴＲＡＭ データ転送用ランダムアクセスメモリー ＴＴＢＵＳ 送信系タイミングバス ＴｘＢＴＧ 送信ビットタイミング信号 ＴｘＢＵＳ ＴｘＲＡＭバス（送信系バス） ＴｘＣＬＫ 送信クロック ＴｘＥＮＤ 送信終了信号 ＴｘＦＭ 送信フレーム ＴｘＦＴ 送信フレームタイミング ＴｘＦＴＳ 同期化送信フレームタイミング ＴｘＭＣＳ 送信用マシンサイクル選択信号 ＴｘＲＡＭ 送信処理用ランダムアクセスメモリー ＴｘＲＥＱ 送信要求信号 図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 和弘 東京都新宿区西新宿六丁目12番１号 富士 通アイ・ ネットワークシステムズ株式会 社内 (72)発明者 片山 季利 東京都新宿区西新宿六丁目12番１号 富士 通アイ・ ネットワークシステムズ株式会 社内 (72)発明者 土岐 定雄 東京都新宿区西新宿六丁目12番１号 富士 通アイ・ ネットワークシステムズ株式会 社内 (72)発明者 今 一智 東京都新宿区西新宿六丁目12番１号 富士 通アイ・ ネットワークシステムズ株式会 社内 Ｆターム(参考） 5K028 EE12 LL11 NN01 RR01 SS23 SS24 5K030 JA01 JA07 KA03 KA04 LA15 LC01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 フレーム上のチャネル割当がダイナミッ
    クに変化する可変フレームを送受信する方法において、 該フレームを構成するビット数の１／Ｎ（Ｎは正の整
    数）のｍ（ｍは２より大きい正の整数）を周期とし且つ
    その位相が受信フレームの所定位相に同期したマシンサ
    イクルを生成し、 受信処理は、該マシンサイクルでオペレーション用メモ
    リーに予め格納された受信フレームを定義した受信チャ
    ネル割当情報にしたがって該マシンサイクルを選択して
    受信用選択的マシンサイクルを生成し、受信データを該
    受信用選択的マシンサイクルで該オペレーション用メモ
    リーに予め格納された該チャネルの処理手順を定義した
    受信用ｍビット列プログラム情報にしたがって処理して
    データ転送用メモリーの受信バッファ領域に書き込み、 送信処理は、該マシンサイクルで該オペレーション用メ
    モリーに予め格納された送信フレームを定義した送信チ
    ャネル割当情報にしたがって該マシンサイクルを選択し
    て送信用選択的マシンサイクルを生成し、該送信用選択
    的マシンサイクルで、該オペレーション用メモリーに予
    め格納された該チャネルの処理手順を定義した送信用ｍ
    ビット列プログラム情報に従って該データ転送用メモリ
    ーの送信バッファ領域に予め格納された送信データを読
    み出しながら処理を行うことを特徴とした可変フレーム
    送受信方法。
  2. 【請求項２】 フレーム上のチャネル割当がダイナミッ
    クに変化する可変フレームを送受信する装置において、 該フレームを構成するビット数の１／Ｎ（Ｎは正の整
    数）のｍ（ｍは２より大きい正の整数）を周期とし且つ
    その位相が受信フレームの所定位相に同期したマシンサ
    イクルを生成する同期マシンサイクル生成部と、 受信フレームを定義した受信チャネル割当情報と受信チ
    ャネルの処理手順を定義した受信用ｍビット列プログラ
    ム情報と、送信フレームを定義した送信チャネル割当情
    報と送信チャネルの処理手順を定義した送信用ｍビット
    列プログラム情報とをそれぞれの所定領域に格納するオ
    ペレーション用メモリーと、送受信データを一旦格納す
    るデータ転送用メモリーと、 受信部は、該マシンサイクルで該オペレーション用メモ
    リー内の該受信チャネル割当情報に従って受信マシンサ
    イクル選択信号を生成する受信チャネル割当制御部と、
    該受信マシンサイクル選択信号で選択された受信用選択
    的マシンサイクルで該オペレーション用メモリー内の該
    受信用ｍビット列プログラム情報に従って受信タスク制
    御信号を生成する受信チャネルタスク制御部と、受信デ
    ータを該受信タスク制御信号に従って処理し、そのデー
    タを該データ転送用メモリーの所定領域に書き込む受信
    処理部と、 送信部は、該マシンサイクルで該オペレーション用メモ
    リー内の該送信チャネル割当情報に従って送信マシンサ
    イクル選択信号を生成する送信チャネル割当制御部と、
    該送信マシンサイクル選択信号で選択された送信用選択
    的マシンサイクルで該オペレーション用メモリー内の該
    送信用ｍビット列プログラム情報に従って送信タスク制
    御信号を生成する送信チャネルタスク制御部と、送信デ
    ータを該送信タスク制御信号に従って該データ転送用メ
    モリーの所定領域から読み出して処理する送信処理部
    と、 を備えたことを特徴とする可変フレーム送受信装置。
  3. 【請求項３】 フレーム上のチャネル割当がダイナミッ
    クに変化する可変フレームを送受信する装置において、 該フレームを構成するビット数の１／Ｎ（Ｎは正の整
    数）のｍ（ｍは２より大きい正の整数）を周期とし且つ
    位相が受信フレームの所定位相に同期した受信マシンサ
    イクルを生成する受信同期マシンサイクル生成部と、送
    信フレームの所定位相に同期した送信マシンサイクルを
    生成する送信同期マシンサイクル生成部と、 該受信フレームを定義した受信チャネル割当情報と受信
    チャネルの処理手順を定義した受信用ｍビット列プログ
    ラム情報と、受信データとをそれぞれの所定領域に格納
    する受信処理用メモリーと、 該送信フレームを定義した送信チャネル割当情報と送信
    チャネルの処理手順を定義した送信用ｍビット列プログ
    ラム情報と、送信データとをそれぞれの所定領域に格納
    する送信処理用メモリーと、 受信部は、該受信マシンサイクルで該受信処理用メモリ
    ー内の該受信チャネル割当情報に従って受信マシンサイ
    クル選択信号を生成する受信チャネル割当制御部と、該
    受信マシンサイクル選択信号で選択された受信用選択的
    マシンサイクルで該受信処理用メモリー内の該受信用ｍ
    ビット列プログラム情報に従って受信タスク制御信号を
    生成する受信チャネルタスク制御部と、受信データを該
    受信タスク制御信号に従って処理し、そのデータを該受
    信処理用メモリーの所定領域に書き込む受信処理部と、 送信部は、該送信マシンサイクルで該送信処理用メモリ
    ー内の該送信チャネル割当情報に従って送信マシンサイ
    クル選択信号を生成する送信チャネル割当制御部と、該
    送信マシンサイクル選択信号で選択された送信用選択的
    マシンサイクルで該送信処理用メモリー内の該送信用ｍ
    ビット列プログラム情報に従って送信タスク制御信号を
    生成する送信チャネルタスク制御部と、送信データを該
    送信タスク制御信号に従って該送信処理用メモリーの所
    定領域から読み出して処理する送信処理部と、 を備えたことを特徴とする可変フレーム送受信装置。
  4. 【請求項４】請求項３において、 該送信及び受信データ転送のためのバッファメモリーア
    クセスタイミングは、送受信各々に１マシンサイクル内
    に２つ以上の読み出し、又は書き込みタイミングを与
    え、受信データ転送処理では、受信データを書き込む毎
    に受信バッファリングバイト数を＋１し、読み出して外
    部装置に転送する毎に−１する受信バッファ使用状況管
    理を行い、送信データ転送処理では、送信データを書き
    込む毎に送信バッファリングバイト数を＋１し、読み出
    して送信する毎に−１する送信バッファ使用状況管理を
    行い、両バッファ使用状況管理による結果と外部から与
    える優先度に応じて該アクセスタイミングを有効／無効
    の制御をすることにより、少なくとも２倍速、等速のフ
    ロー制御を行うことを特徴とするデータ転送装置。
  5. 【請求項５】 受信データ転送部は、 予め設定された受信バッファ領域内を一定順序で繰り返
    し指し示す受信転送データ読出アドレスカウンタと、受
    信データの転送先アドレスとその転送先バッファに該受
    信データが転送されたことを示すフラグビットを格納す
    るデータ転送用メモリーの受信ディスクリプタ領域内を
    一定順序で繰り返し指し示す受信リングポインタと、該
    転送先アドレスから連続したアドレスを生成する受信転
    送先アドレスカウンタと、該受信データの転送に先立っ
    て該受信リングポインタの示す該ディスクリプタから該
    転送先アドレスを読み出して該受信転送先アドレスカウ
    ンタにロードすると共に所定のデータ長の転送終了で該
    ディスクリプタのフラグを更新して受信リングポインタ
    を一つ進める受信ポインタ制御部と、受信部（該受信処
    理部）から転送要求信号を受けると該受信転送データ読
    出アドレスカウンタの示すアドレスから順次該受信デー
    タを読み出して該受信転送先アドレスカウンタが示す転
    送先アドレスへ転送する受信転送データ読出部と、１チ
    ャネル分の受信データの転送が終了するとＣＰＵに受信
    完了割込を行う割込制御部と、を備え、 送信データ転送部は、 予め設定された送信バッファ領域内を一定順序で繰り返
    し指し示す送信転送データ書込アドレスカウンタと、送
    信データの転送元アドレスとその転送元バッファに該送
    信データが蓄積されていることを示すフラグビットを格
    納するデータ転送用メモリーの送信ディスクリプタ領域
    内を一定順序で繰り返し指し示す送信リングポインタ
    と、該転送元アドレスから連続したアドレスを生成する
    送信転送元アドレスカウンタと、ＴＢＵＳの空き時間を
    ぬって該受信リングポインタの示す該ディスクリプタか
    ら該フラグビットを読み出し該フラグビットが該送信デ
    ータが蓄積されていることを示す（送信要求）とき、そ
    の転送元アドレスを該送信転送元アドレスカウンタにロ
    ードすると共に１チャネル分の転送終了で該ディスクリ
    プタの該フラグビットを書き戻し更新して送信リングポ
    インタを一つ進めると同時に送信部（送信タスク制御
    部）に送信要求を行う送信ポインタ制御部と、該送信転
    送元アドレスカウンタが示す転送元アドレスから送信デ
    ータを順次読み込んで該送信転送データ書込アドレスカ
    ウンタの示すアドレスに書き込む送信転送データ書込部
    と、ＣＰＵに該送信要求を行う割込制御部と、を備えた
    ことを特徴とするデータ転送装置。
  6. 【請求項６】請求項１乃至５のいずれかにおいて、 該ＯＢＵＳインタフェース部は、該送受信タスク制御部
    とＣＰＵがオペレーション用メモリーにアクセスするこ
    とを許可するオンライン状態と、許可しないオフライン
    状態を個々に持ち、該ＴＢＵＳインタフェース部は、送
    受信処理部及び送受信データ転送部とＣＰＵがデータ転
    送用メモリーにアクセスすることを許可するオンライン
    状態と、許可しないオフライン状態を個々に持ち、少な
    くともチャネル当たりのデータ長（データブロック）を
    変更するときは、ＣＰＵは自己以外のアクセスを許可し
    ないオフライン状態にして更新パラメータを設定し、該
    データ転送用メモリーをオンラインにして再領域確保を
    行った後、すべての機能を再びオンラインに設定するこ
    とによって送受信処理を再開することを特徴とする可変
    フレーム送受信装置、又はデータ転送装置。
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