CN113656345A - 一种计算器件、计算系统及计算方法 - Google Patents

一种计算器件、计算系统及计算方法 Download PDF

Info

Publication number
CN113656345A
CN113656345A CN202111033167.4A CN202111033167A CN113656345A CN 113656345 A CN113656345 A CN 113656345A CN 202111033167 A CN202111033167 A CN 202111033167A CN 113656345 A CN113656345 A CN 113656345A
Authority
CN
China
Prior art keywords
target
computing
array
instantaneous
reconstruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111033167.4A
Other languages
English (en)
Other versions
CN113656345B (zh
Inventor
郭一欣
刘琦
周骏
唐秦伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Unilc Semiconductors Co Ltd
Original Assignee
Xian Unilc Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Unilc Semiconductors Co Ltd filed Critical Xian Unilc Semiconductors Co Ltd
Priority to CN202111033167.4A priority Critical patent/CN113656345B/zh
Publication of CN113656345A publication Critical patent/CN113656345A/zh
Priority to PCT/CN2022/113709 priority patent/WO2023030054A1/zh
Application granted granted Critical
Publication of CN113656345B publication Critical patent/CN113656345B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本申请公开一种计算器件、计算系统及计算方法，计算器件包括：数据存储芯片组件，包括至少一层数据存储芯片；动态重构存储芯片组件，包括至少一层动态重构存储芯片，所述动态重构存储芯片包括多个动态重构存储阵列；可重构计算芯片组件，包括至少一层瞬时重构计算芯片和至少一层瞬时重构芯片，所述瞬时重构计算芯片包括多个瞬时重构计算阵列，所述瞬时重构芯片包括多个瞬时重构阵列。能够改善现有计算器件的存储访问结构，避免数据在数据存储阵列中的频繁搬移，降低全局内部存储访问开销，提高计算效率，降低计算功耗。

Description

一种计算器件、计算系统及计算方法
技术领域
本申请涉及集成芯片技术领域，尤其涉及一种计算器件、计算系统及方法。
背景技术
三维芯片作为计算器件的存内计算系统是克服存储墙的有效手段，上位系统可以通过标准DDR(双倍速率同步动态随机存储器)接口，DDR接口可以是DDR1、DDR2、DDR3、DDR4、DDR5和LPDDR2、LPDDR3、LPDDR4、LPDDR5以及GDDR1、GDDR2、GDDR3、GDDR4、GDDR5、GDDR6等，对存内计算系统写入数据以及配置控制指令等，存内计算系统计算完毕后，上位系统取回计算结果。计算结果的输入和输出均通过计算系统的外部接口传输，需要经过存储墙；计算中间过程的存储访问是在存内计算系统中完成的。绝大部分存储访问在存内计算系统中，多个计算步骤执行过程中的计算数据共享，能够降低存储墙壁垒，即减少通过存储墙的存储访问带来的功耗增加和带宽降低。
然而，现有三维芯片作为计算器件的存内计算系统，通常是计算阵列在所对应存储阵列中通过局部内部存储访问完成阶段计算后，下一个计算阵列在与其对应的下一个存储阵列中通过局部内部存储访问执行下一个阶段计算，依次逐级完成所有计算过程，上一个计算阵列的计算结果通常是下一个计算阵列的输入数据的一部分，随着计算阵列位置的变化(计算阵列的转换)，计算数据也需要进行数据转移，相邻计算阵列之间存在数据级联。在计算过程中，随着数据转移量的增多，会带来全局内部存储访问的巨大开销，进而计算效率降低。
发明内容
本申请实施例提供一种计算器件、计算系统及计算方法，能够改善现有三维芯片作为计算器件的存储访问结构，避免数据在数据存储阵列中的频繁搬移，降低全局内部存储访问开销，提高计算效率。
本申请实施例的第一方面，提供一种计算器件，包括：
数据存储芯片组件，包括至少一层数据存储芯片，所述数据存储芯片包括多个数据存储阵列，所述数据存储阵列用于存储目标数据和目标指令；
动态重构存储芯片组件，包括至少一层动态重构存储芯片，所述动态重构存储芯片包括多个动态重构存储阵列，所述动态重构存储阵列用于存储计算功能配置文件；
可重构计算芯片组件，包括至少一层瞬时重构计算芯片和至少一层瞬时重构芯片，所述瞬时重构计算芯片包括多个瞬时重构计算阵列，所述瞬时重构芯片包括多个瞬时重构阵列，所述瞬时重构阵列用于根据所述目标指令的指令序列通过所述动态重构存储阵列获得至少一个目标计算功能配置文件、根据获得的所述目标计算功能配置文件完成功能配置，所述瞬时重构计算阵列用于基于所述目标数据，执行所述目标指令的指令序列中记录的至少一个目标计算功能，其中，所述目标计算功能配置文件是所述动态重构存储阵列存储的与所述目标计算功能对应的所述计算功能配置文件。
本申请实施例的第二方面，提供一种计算系统，包括：如第一方面所述的计算器件和上位系统，所述计算器件包括外部存储访问接口；
所述上位系统连接所述外部存储访问接口，通过所述外部存储访问接口向所述计算器件下发目标指令和目标数据。
本申请实施例的第三方面，提供一种计算器件的计算方法，应用于如第一方面所述的计算器件，方法包括：
根据目标指令，数据存储芯片组件的数据存储阵列存储目标数据和所述目标指令；
可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照所述目标指令的指令序列中记录的至少一个目标计算功能获得对应的至少一个目标计算功能配置文件；
所述瞬时重构阵列配置获得的至少一个所述目标计算功能配置文件；
瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行所述目标计算功能，得到对应的结果数据。
本申请实施例提供的计算器件、计算系统及计算方法，通过设置数据存储芯片组件中的数据存储阵列存储上位系统下发的目标指令和目标数据，设置动态重构存储芯片组件中的动态重构存储阵列存储计算功能配置文件，设置可重构计算芯片组件中的瞬时重构阵列获取目标计算功能配置文件并进行目标计算功能的配置，瞬时重构计算阵列执行瞬时重构阵列配置的目标计算功能。瞬时重构阵列一次性可以获取至少一个目标计算功能配置文件，并完成对应目标计算功能的配置，在一个目标指令的执行过程中，只有瞬时重构阵列第一次获取目标指令的指令序列中记录的所有目标计算功能或者部分目标计算功能对应的目标计算功能配置文件时，瞬时重构计算阵列需要等待瞬时重构阵列的第一次功能配置完成，瞬时重构阵列的第一次功能配置完成后，瞬时重构计算阵列即可执行配置完成的对应目标计算功能，后续瞬时重构计算阵列可以迅速切换并执行对应其它目标计算功能，无需等待瞬时重构阵列的功能配置。瞬时重构计算阵列的执行的计算功能决定于瞬时重构阵列配置生效的目标计算功能，瞬时重构计算阵列的计算功能是可以重构的。针对现有技术中的三维芯片的计算器件，计算阵列的计算功能固定，计算过程中一个计算目标完成后，下一个计算功能转向另一个计算阵列，并伴随上一个计算功能所产生的中间结果，被下一个计算功能所对应的计算阵列所访问，由此，所有的计算阵列与所有的数据存储阵列之间需要建立内部全局存储访问网络连接，在一个目标指令的计算过程中，计算阵列在数据存储阵列中通过局部内部存储访问完成阶段计算后，下一个计算阵列在下一个数据存储阵列中通过局部内部存储访问执行下一个阶段计算，依次逐级完成所有计算过程，上一个计算阵列的计算结果作为下一个计算阵列的输入数据，随着计算阵列的转换，计算数据也需要进行数据转移，在计算过程中，随着数据转移量增多，会带来全局内部存储访问的巨大开销，进而降低计算效率，将严重影响三维芯片的计算器件的经济性和实用性。另外，用于数据搬移而必须设计的内部全局存储访问总线不仅会占用计算阵列芯片中大量面积，还会破坏计算阵列芯片中的设计布局，导致系统性能下降。因此，针对现有技术存在的问题，本申请实施例提供的计算器件，通过设置瞬时重构计算阵列和瞬时重构阵列，使得瞬时重构计算阵列执行的计算功能可重构，一个目标指令对应的所有目标计算功能或者部分目标计算功能可以在同一个瞬时重构计算阵列中完成，无需对瞬时重构计算阵列和数据存储阵列建立内部全局存储访问网络连接，可以建立瞬时重构计算阵列与数据存储阵列的一对一连接或者多对一连接，能够避免在一个目标指令下的计算过程中进行大量的内部全局存储访问，避免瞬时重构计算阵列的频繁切换以及数据的大量转移，能够极大的提高计算器件的计算效率，降低计算功耗。另外，在瞬时重构计算阵列执行目标指令的指令序列中记录的目标计算功能过程中，瞬时重构计算阵列需要等待瞬时重构阵列的第一次功能配置完成，执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率，进一步降低计算功耗。
附图说明
图1为本申请实施例提供的一种计算器件的结构示意图；
图2为本申请实施例提供的一种计算器件逻辑结构示意图；
图3为本申请实施例提供的另一种计算器件逻辑结构示意图；
图4为本申请实施例提供的又一种计算器件逻辑结构示意图；
图5为本申请实施例提供的再一种计算器件逻辑结构示意图；
图6为本申请实施例提供的一种瞬时重构的原理示意图；
图7为本申请实施例提供的一种计算系统的结构示意图；
图8为本申请实施例提供的一种计算器件的局部结构示意图；
图9为本申请实施例提供的一种计算器件的计算方法的示意性流程图。
具体实施方式
为了更好的理解本说明书实施例提供的技术方案，下面通过附图以及具体实施例对本说明书实施例的技术方案做详细的说明，应当理解本说明书实施例以及实施例中的具体特征是对本说明书实施例技术方案的详细的说明，而不是对本说明书技术方案的限定，在不冲突的情况下，本说明书实施例以及实施例中的技术特征可以相互组合。
计算器件的存内计算系统是克服存储墙的有效手段，上位系统可以通过标准DDR接口，DDR接口可以是DDR1、DDR2、DDR3、DDR4、DDR5和LPDDR2、LPDDR3、LPDDR4、LPDDR5以及GDDR1、GDDR2、GDDR3、GDDR4、GDDR5、GDDR6等，对存内计算系统写入数据以及配置控制指令等，存内计算系统计算完毕后，上位系统取回计算结果。计算结果的输入和输出均通过计算系统的外部接口传输，需要经过存储墙；计算中间过程的存储访问是在存内计算系统中完成的。绝大部分存储访问在存内计算系统中，多个计算步骤执行过程中的计算数据共享，能够降低存储墙壁垒，即减少通过存储墙的存储访问带来的功耗增加和带宽降低。然而，现有计算器件的存内计算系统，通常是计算阵列在所对应存储阵列中通过局部内部存储访问完成阶段计算后，下一个计算阵列在与其对应的下一个存储阵列中通过局部内部存储访问执行下一个阶段计算，依次逐级以流水线方式完成所有计算过程，上一个计算阵列的计算结果通常是下一个计算阵列的输入数据的一部分，随着计算阵列位置的变化(计算阵列的转换)，计算数据也需要进行数据转移，计算阵列之间存在广泛数据级联，在计算过程中，随着计算数据转移量的增多，会带来全局内部存储访问的巨大开销，进而计算效率降低。
有鉴于此，本申请实施例提供一种计算器件、计算系统及计算方法，能够改善现有计算器件随着计算流水线越长，数据转移量越大，会带来全局内部存储访问的巨大开销，进而计算效率降低的问题。
本申请实施例的第一方面，提供一种计算器件。示例性的，图1为本申请实施例提供的一种计算器件的结构示意图。如图1所示，本申请实施例提供的计算器件，包括：数据存储芯片组件100、可重构计算芯片组件200和动态重构存储芯片组件300。数据存储芯片组件100包括至少一层数据存储芯片110，图1所示的数据存储芯片组件100只示意出一层数据存储芯片110，图1只是示意性的，不作为本申请的具体限定。数据存储芯片110包括多个数据存储阵列111，数据存储阵列111用于存储目标数据、目标指令和计算协议数据，计算协议数据如原数据地址、长度、格式类型和目标地址(计算或处理后的数据的存储地址)、长度、格式类型等。计算既可以包括数值计算，如乘加、卷积、相关、矩阵运算和图像、视频压缩、解压等；也可以包括数字信号处理计算，如离散傅里叶变换、数字滤波、离散余弦变换等；也包括所述数值计算和数字信号处理计算的混合计算，本申请不作具体限定。根据不同的存储需求和存储规模，数据存储芯片110可以设置不同数量的数据存储阵列111，图1只是示意性示出数据存储阵列111的数量和排列，本申请不作具体限定。根据不同的存储需求和存储规模，数据存储阵列111可以包括至少一个数据存储单元，数据存储单元用于存储不同的目标数据，本申请不作具体限定。目标数据可以来源于上位系统的下发，本申请也不作具体限定。
继续参考图1，动态重构存储芯片组件300包括至少一层动态重构存储芯片310，图1所示的动态重构存储芯片组件300只包括一层动态重构存储芯片310，图1只是示例性的示意，不作为本申请的具体限定。动态重构存储芯片310包括多个动态重构存储阵列311，动态重构存储阵列311用于存储计算功能配置文件和固定计算数据，有些计算功能需求包含固定计算数据，固定计算数据可以包括一些编程文件以及计算常数，例如图像卷积的卷积核权重和有限冲击响应滤波器的系数等，本申请不作具体限定。
可重构计算芯片组件200包括至少一层瞬时重构计算芯片210和至少一层瞬时重构芯片220，图1所示的可重构计算芯片组件包括一层瞬时重构计算芯片210和一层瞬时重构芯片220，图1只是示例性的示意，不作为本申请的具体限定。瞬时重构计算芯片210包括多个瞬时重构计算阵列211，瞬时重构芯片220包括多个瞬时重构阵列221，瞬时重构阵列221用于根据目标指令的指令序列通过动态重构存储阵列311获得至少一个目标计算功能配置文件、根据获得的目标计算功能配置文件完成瞬时重构计算阵列211的功能配置，瞬时重构计算阵列211用于基于目标数据顺序，执行目标指令的指令序列中记录的至少一个目标计算功能，其中，目标计算功能配置文件是动态重构存储阵列311存储的与目标计算功能对应的计算功能配置文件。上位系统可以通过目标指令控制瞬时重构阵列221调取目标计算功能配置文件。或者，动态重构存储阵列311将目标计算功能配置文件主动发送给瞬时重构阵列221，本申请不作具体限定。目标指令的指令序列中可以记录有多个目标计算功能，目标计算功能与目标计算功能配置文件一对一或多对一。瞬时重构阵列221获得至少一个目标计算功能配置文件后，可以根据目标计算功能配置文件进行目标计算功能的配置，配置生效后瞬时重构计算阵列211可获得对应的目标计算功能。瞬时重构计算阵列211可以基于目标数据执行瞬时重构阵列221被配置的目标计算功能。目标数据可以是瞬时重构计算阵列211根据目标指令从数据存储阵列111中获取得到。需要说明的是，瞬时重构阵列221可以从动态重构存储阵列311中一次性获取目标指令的指令序列中记录的所有目标计算功能对应的计算功能配置文件(目标计算功能配置文件)，之后一次性将所有目标计算功能的配置文件载入瞬时重构阵列221，并按指令序列记录的计算步骤使载入的配置文件逐一生效；或者一次获取目标指令的指令序列中记录的部分目标计算功能配置，之后利用瞬时重构计算阵列211的计算时间，将后续计算步骤对应目标计算功能的配置文件预先载入到预备区域，并在需要瞬时重构计算阵列211功能至后续计算步骤时，使对应目标功能配置文件生效。在一个目标指令的执行过程中，只有瞬时重构阵列221第一次获取目标指令的指令序列中记录的至少一个目标计算功能对应的目标计算功能配置文件时，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成，瞬时重构阵列221的第一次功能配置完成后，瞬时重构计算阵列211即可执行配置完成的对应目标计算功能。示例性的，瞬时重构阵列221第一次可以获取目标指令的指令序列中记录的所有目标计算功能对应的目标计算功能配置文件，对应的，瞬时重构计算阵列211可以按照目标指令的指令序列记录的顺序，执行目标计算功能，因此，一个目标指令只需进行一次功能配置，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成。瞬时重构阵列221第一次可以获取目标指令的指令序列中记录的部分目标计算功能对应的目标计算功能配置文件，后续在瞬时重构计算阵列211执行已经配置完成的目标计算功能时，瞬时重构阵列221可以同步获取剩余的目标计算功能对应的目标计算功能配置文件并完成配置，因此，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成。
继续参考图1，数据存储阵列芯片110还包括第一连接结构112，瞬时重构计算芯片210还包括第二连接结构212，瞬时重构芯片220还包括第三连接结构222，动态重构存储芯片310还包括第四连接结构312。第一连接结构112和第二连接结构212之间设置有第一片间连接结构130，第二连接结构212和第三连接结构222之间设置有第二片间连接结构230，第三连接结构222和第四连接结构312之间设置后第三片间连接结构320。数据存储阵列芯片110与瞬时重构计算芯片210可以分别通过第一连接结构112、第二连接结构212和第一片间连接结构130实现芯片之间的连接；瞬时重构计算芯片210与瞬时重构芯片220之间可以分别通过第二连接结构212、第三连接结构222和第二片间连接结构230实现芯片之间的连接；瞬时重构芯片220与动态重构存储芯片310之间可以分别通过第三连接结构222、第四连接结构312和第三片间连接结构320实现芯片之间的连接。具体连接方式和连接工艺，本申请不作具体限定，图1所示的连接方式和连接关系只是示意性的，不作为本申请的具体限定。
本申请实施例提供的计算器件，通过设置数据存储芯片组件100中的数据存储阵列111用于存储上位系统下发的目标指令和目标数据，设置动态重构存储芯片组件300中的动态重构存储阵列311用于存储计算功能配置文件，设置可重构计算芯片组件200中的瞬时重构阵列221用于获取目标计算功能配置文件并进行目标计算功能的配置，瞬时重构计算阵列211用于执行瞬时重构阵列221配置的目标计算功能。瞬时重构阵列221一次性可以获取至少一个目标计算功能配置文件，并完成对应目标计算功能的配置，在一个目标指令的执行过程中，只有瞬时重构阵列221第一次获取目标指令的指令序列中记录的所有目标计算功能或者部分目标计算功能对应的目标计算功能配置文件时，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成，瞬时重构阵列221的第一次功能配置完成后，瞬时重构计算阵列211即可连续执行配置完成的对应目标计算功能，后续瞬时重构计算阵列211可以连续执行配置完成的对应目标计算功能，无需等待瞬时重构阵列221的功能配置。瞬时重构计算阵列211的执行的计算功能主要依据瞬时重构阵列221配置的目标计算功能，瞬时重构计算阵列211的计算功能是可以重构的。针对现有技术中的计算器件，计算阵列的计算功能固定，计算过程中一个计算目标完成后，下一个计算功能转向另一个计算阵列，并伴随上一个计算功能所产生的中间结果，被下一个计算功能所对应的计算阵列所访问，由此，所有的计算阵列与所有的数据存储阵列之间需要建立内部全局存储访问网络连接，在一个目标指令的计算过程中，计算阵列在数据存储阵列中通过局部内部存储访问完成阶段计算后，下一个计算阵列在下一个数据存储阵列中通过局部内部存储访问执行下一个阶段计算，依次逐级完成所有计算过程，上一个计算阵列的计算结果作为下一个计算阵列的输入数据，随着计算阵列的转换，计算数据也需要进行数据转移，在计算过程中，随着数据转移量增多，会带来全局内部存储访问的巨大开销，进而降低计算效率，将严重影响计算器件的经济性和实用性。另外，用于数据搬移而必须设计的内部全局存储访问总线不仅会占用计算阵列芯片中大量面积，还会破坏计算阵列芯片中的设计布局，导致系统性能下降。因此，针对现有技术存在的问题，本申请实施例提供的计算器件，通过设置瞬时重构计算阵列211和瞬时重构阵列221，使得瞬时重构计算阵列211的执行的计算功能可重构，一个目标指令对应的所有目标计算功能或者部分目标计算功能可以在同一个瞬时重构计算阵列211中完成，无需对瞬时重构计算阵列211和数据存储阵列111建立内部全局存储访问网络连接，可以主要使用瞬时重构计算阵列211与数据存储阵列111的一对一连接或者多对一连接，实现高带宽局部互连，能够大幅降低甚至避免在一个目标指令下的计算过程中进行大量的内部全局存储访问，显著减少瞬时重构计算阵列的频繁切换以及数据的大量搬移，极大提高计算器件的计算效率，降低计算功耗。另外，在瞬时重构计算阵列211执行目标指令的指令序列中记录的目标计算功能过程中，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成，执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率，进一步降低计算功耗。
在一些实施方式中，瞬时重构阵列221用于获得目标指令的指令序列中记录的所有目标计算功能对应的所有目标计算功能配置文件，并完成功能配置。
本申请实施例提供的计算器件，瞬时重构阵列221可以一次性获取目标指令的指令序列中记录的所有目标计算功能对应的所有目标计算功能配置文件，并完成所有目标计算功能的配置文件载入瞬时重构阵列221，实现瞬时重构计算阵列211配置目标计算功能，配置目标计算功能的过程可以理解为按计算步骤将载入的配置文件逐一在瞬时重构计算阵列211上生效，瞬时重构计算阵列211逐一执行对应目标计算功能，瞬时重构计算阵列211只需要等待瞬时重构阵列221的第一次功能配置完成，无需再次等待瞬时重构阵列221的功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率。
在一些实施方式中，存储有目标数据的数据存储阵列111还用于存储结果数据，结果数据由瞬时重构计算阵列211基于目标数据执行目标计算功能得到，结果数据包括中间结果数据和最终结果数据，瞬时重构计算阵列211用于执行当前目标计算功能基于的目标数据为执行上一个目标计算功能得到的中间结果数据，最终结果数据由瞬时重构计算阵列211执行最后一个目标计算功能得到。
本申请实施例提供的计算器件，目标数据、中间结果数据和最终结果数据均存储在同一个数据存储阵列111内，可以避免瞬时重构计算阵列211在执行不同目标计算功能的过程中的输入数据和输出数据的存储在不同数据存储阵列111中引起数据的大量转移，能够避免在一个目标指令下的计算过程中进行大量的内部全局存储访问，能够进一步提高计算器件的计算效率。
在一些实施方式中，图2为本申请实施例提供的一种计算器件逻辑结构示意图。示例性的，如图2所示，数据存储阵列111和瞬时重构计算阵列211一一对应；和/或，
瞬时重构计算阵列211与瞬时重构阵列221一一对应。
图2示出m个数据存储阵列111，分别是数据存储阵列1、数据存储阵列2、数据存储阵列3…数据存储阵列m，m个瞬时重构计算阵列211，分别是瞬时重构计算阵列1、瞬时重构计算阵列2、瞬时重构计算阵列3…瞬时重构计算阵列m，m个瞬时重构阵列221，分别包括瞬时重构阵列1、瞬时重构阵列2、瞬时重构阵列3…瞬时重构阵列m,m个动态重构存储阵列311，分别是动态重构存储阵列1、动态重构存储阵列2、动态重构存储阵列3…动态重构存储阵列m，m为大于零的自然数。图2所示的数据存储阵列111、瞬时重构计算阵列211、瞬时重构阵列221和动态重构存储阵列311四者一一对应，图2只是示意性的，不作为本申请的具体限定。所有的目标计算功能配置文件均可以在同一个动态重构存储阵列311中获取，能够避免在调用目标计算功能配置文件时引起频繁的内部全局存储访问，可以提高文件调用的效率；数据存储阵列111可以部分或全部对应多个瞬时重构计算阵列211，以提供瞬时重构计算阵列211间的存储访问便利；多个瞬时重构计算阵列211可以对应一个瞬时重构阵列221，以提高瞬时重构阵列221中数据载入逻辑单元的利用效率。
本申请的计算器件，数据存储阵列111和瞬时重构计算阵列211一一对应；和/或，瞬时重构计算阵列211与瞬时重构阵列221一一对应。可以避免建立所有数据存储阵列111和所有瞬时重构计算阵列211建立全局存储访问连接，数据存储阵列111和瞬时重构计算阵列211建立一一对应连接即可。以及可以避免所有瞬时重构计算阵列211与所有瞬时重构阵列221建立全局存储访问连接，瞬时重构计算阵列211与所有瞬时重构阵列221建立一一对应连接即可。所有目标计算功能对应的数据可以存储在同一个数据存储阵列111中，可以避免在调用数据时发生频繁的内部全局存储访问，可以提高数据调取和数据存储的效率。瞬时重构计算阵列211与瞬时重构阵列221一一对应，可以避免在执行目标计算功能时产生内部全局存储访问，进一步提升执行目标计算功能的速度，提升计算器件的计算效率。
在一些实施方式中，继续参考图2，执行目标指令的指令序列中记录的所有目标计算功能的瞬时重构计算阵列211为同一个瞬时重构计算阵列211。一个目标指令中所有的目标计算功能执行完成可以视为1个计算循环，图2示出m个计算循环，分别为计算循环1、计算循环2、计算循环3…计算循环m。执行目标指令的指令序列中记录的所有目标计算功能的瞬时重构计算阵列211为同一个瞬时重构计算阵列211，则一个计算循环的所有目标计算功能均在同一个瞬时重构计算阵列211中完成，能够避免在计算循环中对于不同瞬时重构计算阵列211的频繁内部全局访问，可以提高一个计算循环的计算效率。
在一些可行的实施方式中，图3为本申请实施例提供的另一种计算器件逻辑结构示意图。如图3所示，动态重构存储阵列311包括至少一个重构存储单元，重构存储单元用于存储所述计算功能配置文件。每个动态重构存储阵列311中的多个重构存储单元可以分别表示为step1、step2、step3至stepk，k可以是大于0的自然数。重构存储单元可以视为计算功能配置文件的原始存储空间，重构存储单元越多，存储密度越大，存储的功能越多。一个动态重构存储阵列中的所有重构存储单元可以对应存储一个计算循环所需的所有目标计算功能配置文件，在同一个计算循环(即执行同一个目标指令中的所有目标计算功能)中，在对于目标计算功能配置文件调取时，瞬时重构阵列221可以只对应一个动态重构存储阵列311，该动态重构存储阵列311可以是颗粒度较大的动态重构存储阵列311，能够避免在调用目标计算功能配置文件时引起频繁的内部全局存储访问，无需对动态重构存储阵列311和瞬时重构阵列221建立内部全局存储访问连接，可以提高文件调用的效率。
图4为本申请实施例提供的又一种计算器件逻辑结构示意图。示例性的，如图4所示，在一些实施方式中，瞬时重构阵列221可以包括至少两个瞬时配置存储模块，瞬时配置存储模块可以包括多路选择器221a和至少两个配置存储模块221b，配置存储模块221b用于获得目标指令的指令序列中记录的所有目标计算功能对应的所有目标计算功能配置文件，并通过多路选择器221a的切换，使对应目标计算功能配置文件在瞬时重构计算阵列211上生效。多路选择器221a用于基于目标指令的指令序列中记录的顺序，选择连接配置有对应目标计算功能的配置存储模块221b，以使瞬时重构计算阵列211执行配置存储模块221b中配置的目标计算功能。
配置存储模块221b可用任可支持随机读取的存储器单元实现，例如SRAM和NorFlash等，本申请不作具体限定。
示例性的，如图4所示，瞬时重构计算芯片210包括多个瞬时重构计算阵列211，每个瞬时重构计算阵列211包括多个可编程逻辑块可编程逻辑块LAB/CLB，如图4所示的可编程逻辑块LAB/CLB可以分别表示为LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…,LAB/CLB_20、LAB/CLB_21…,LAB/CLB_30、LAB/CLB_31…；瞬时重构芯片220包括多个瞬时重构阵列221，瞬时重构阵列221与瞬时重构计算阵列211对应，如图4所示，每个瞬时重构阵列221包括多个瞬时配置存储模块，瞬时配置存储模块包括配置存储模块221b，配置存储模块221b与可编程逻辑块可编程逻辑块对应，每个瞬时配置存储模块可以包括1个多路选择器221a和i个配置存储模块221b，i为自然数，i可以表示瞬时重构计算芯片210的设计最大计算步骤，图4所示的多路选择器221a表示为MUX_LAB/CLB_00、MUX_LAB/CLB_01…,配置存储模块221b由多个配置存储器CRAM构成，表示为CRAM_STP1、CRAM_STP2、CRAM_STP3…CRAM_STPi。一个目标指令的指令序列中记录的所有目标计算功能可以被配置在一个瞬时重构阵列221中，所有目标计算功能，被分解到每个瞬时重构计算阵列211的每个可编程逻辑块上，每个可编程逻辑块执行所有目标计算功能的一部分，其中配置存储模块221b可以对应配置可编程逻辑块一个目标计算功能，CRAM_STP1、CRAM_STP2、CRAM_STP3…CRAM_STPi可以分别对应i个计算步骤中，可编程逻辑块的配置状态，多路选择器221a则可以根据目标指令的指令序列中记录的执行顺序，选择将配置存储模块221b中的哪一个配置存储器切换至对应可编程逻辑块，如LAB/CLB_00切换为与CRAM_STP1互连，完成对应步骤计算功能后，切换为与CRAM_STP2互连，依次类推，直至完成其最后一个步骤的计算功能。每个可编程逻辑块可以对应完成一个目标指令的一个计算循环，图4只是示意性的，不作为本申请的具体限定。在本申请实施例中，动态重构存储芯片310可以是通过总线与瞬时重构芯片220进行连接，动态重构存储芯片310可以一次性将所有的目标计算功能配置文件传送给瞬时重构芯片220，存放于多个瞬时配置存储模块内。
本申请实施例提供的计算器件，一个多路选择器221a连接多个配置存储模块221b，每个配置存储模块221b中配置有一个目标计算功能的一部分，每个瞬时重构计算阵列211中可以包括多个可编程逻辑块，每个可编程逻辑块可以执行一个目标计算功能的一部分，并与多路选择器221a对应。根据目标指令的指令序列中记录的顺序，可编程逻辑块按照执行顺序，执行多路选择器221a选择的配置存储模块221b中的配置存储器，被选择的配置存储器中配置有当前步骤需要执行的对应部分的目标计算功能。能够实现一次性可以获取一个目标指令中的所有目标计算功能对应的目标计算功能配置文件，并完成所有目标计算功能的配置文件载入瞬时重构阵列221，并按计算步骤使载入的配置文件逐一在瞬时重构计算阵列211上生效。多个多路选择器切换配置存储器，立刻切换对应瞬时重构计算阵列211的计算功能，实现瞬时重构。
在一些实施方式中，继续参考图4，瞬时重构芯片220还包括瞬时重构控制逻辑模块223，瞬时重构控制逻辑模块223用于根据目标指令的指令序列从动态重构存储阵列311中获得目标计算功能对应的目标计算功能配置文件，并加载到每个配置存储器中。
在一些实施方式中，继续参考图4，一个多路选择器221a对应连接多个配置存储模块221b。
本申请实施例提供的计算器件，瞬时重构控制逻辑模块223可以实现依据目标指令对目标计算功能配置文件的自动调取，可以实现瞬时重构阵列221一次性调取一个计算循环中的所有目标计算功能对应的所有目标计算功能配置文件，以完成所有目标计算功能的配置文件载入瞬时重构阵列221，并按计算步骤使载入的配置文件逐一在瞬时重构计算阵列211上生效，能够避免为实现不同计算功能而频繁转换计算阵列，也同时避免计算数据的频繁转移，能够提高计算器件的计算效率，进一步扩大计算器件的经济性和实用性。
在一些实施方式中，瞬时重构计算芯片和瞬时重构芯片设置在同一个芯片层上。示例性的，至少一个瞬时重构计算阵列和至少一个瞬时重构阵列设置在同一个芯片上。将两种功能的芯片整合为一层，能够简化计算器件的芯片层数，减少制备工艺流程，节约成本。
在一些实施方式中，图5为本申请实施例提供的另外一种计算器件逻辑结构示意图。如图5所示，示例性的，瞬时重构计算芯片210和瞬时重构芯片220设置在同一个芯片层上，即多个瞬时重构计算阵列211与多个瞬时重构阵列221设置在同一个芯片层上，每个瞬时重构阵列221包括多路选择器MUX、第一配置存储器CRAMA和第二配置存储器CRAMB。多路选择器MUX用于基于目标指令的指令序列中记录的顺序，选择连接配置有当前目标计算功能的第一配置存储器CRAMA，以使瞬时重构计算阵列执行第一配置存储器CRAMA配置的当前目标计算功能；第二配置存储器CRAMB用于在瞬时重构计算阵列执行第一配置存储器CRAMA配置的当前目标计算功能的过程中，通过动态重构存储阵列311按照目标指令的指令序列中记录的目标计算功能获得下一个目标计算功能配置文件并完成功能配置。示例性的，如图5所示，瞬时重构计算阵列211可以包括多个可编程逻辑块，图5中可编程逻辑块表示为LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…，每个可编程逻辑块可以对应1个多路选择器MUX、1个第一配置存储器CRAMA和1个第二配置存储器CRAMB，可编程逻辑块用于执行多路选择器MUX选择连接的第一配置存储器CRAMA或第二配置存储器CRAMB配置的目标计算功能。或者，瞬时重构计算阵列211可以表示为LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…，瞬时重构计算阵列211与瞬时重构阵列221一一对应，本申请不作具体限定。动态重构存储芯片310中的多个动态重构存储阵列可以表示为PRF1STP1、PRF1STP2、…、PRF1STPx、…、PRF1STPi，i为自然数，每个PRF1STPx对应准备加载到可编程逻辑块中，并实现对应计算步骤的所有配置文件，其中每个PRF1STPx包含多个配置子文件，0<x<i，x为自然数，其中LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…分别对应PRF1STP1、PRF1STP2…计算步骤上，需要加载到可编程逻辑块LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…中，并通过多路选择器使其生效的配置子文件。
示例性的，若LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…表示为一个瞬时重构计算阵列211，一个目标指令的指令序列记录的所有目标计算功能可以在一个瞬时重构计算阵列211中完成。具体的，若一个目标指令的指令序列记录有4个目标计算功能，分别是第1目标计算功能、第2目标计算功能、第3目标计算功能和第4目标计算功能，分别对应第1目标计算功能配制文件PRF1STP1、第2目标计算功能配置文件PRF1STP2、第3目标计算功能配置文件PRF1STP3和第4目标计算功能配置文件PRF1STP4，首先，LAB/CLB_00、LAB/CLB_01…,LAB/CLB_10、LAB/CLB_11…的所有第一配置存储器CRAMA和第二配置存储器CRAMB可以同时分别获得第1目标计算功能配制文件和第2目标计算功能配置文件，并完成第1目标计算功能和第2目标计算功能的功能配置。所有第一配置存储器CRAMA配置，得到第1目标计算功能以及所有第二配置存储器CRAMB配制得到第2目标计算功能后，所有多路选择器MUX可以根据目标指令的指令序列中记录的执行顺序，选择连接配置对应第1目标计算功能的所有第一配置存储器CRAMA，瞬时重构计算阵列211具备并执行所有第一配置存储器CRAMA中配制的第1目标计算功能。第1目标计算功能执行完成后，多路选择器MUX可以根据目标指令的指令序列中记录的执行顺序，选择连接配置对应第2目标计算功能的所有第二配置存储器CRAMB，瞬时重构计算阵列211具备并执行所有第二配置存储器CRAMB中配制的第2目标计算功能，在瞬时重构计算阵列211执行所有第二配置存储器CRAMB中配制的第2目标计算功能的同时，所有第一配置存储器CRAMA被释放，开始加载第3目标计算功能配制文件并完成功能配制。第2目标计算功能执行完成后，多路选择器MUX可以根据目标指令的指令序列中记录的执行顺序，选择连接配置有第3目标计算功能的所有第一配置存储器CRAMA，瞬时重构计算阵列211执行所有第一配置存储器CRAMA中配制的第3目标计算功能，在瞬时重构计算阵列211执行所有第一配置存储器CRAMA中配制的第3目标计算功能的同时，所有第二配置存储器CRAMB被释放，开始加载第4目标计算功能配制文件并完成功能配制。第3目标计算功能执行完成后，多路选择器MUX可以根据目标指令的指令序列中记录的执行顺序，选择连接配置有第4目标计算功能的所有第二配置存储器CRAMB，瞬时重构计算阵列211执行所有第二配置存储器CRAMB中配制的第4目标计算功能，第4目标计算功能执行完成后，目标指令的指令序列中记录的所有目标计算功能执行完成。
需要说明的是，上述实施例只是示意性描述每个多路选择器对应两个配置存储器的情形，每个多路选择器可以对应多个配置存储器。具体的，每个多路选择器可以对应多个配置存储器时，其中，被多路选择器选择连接的配置存储器计算行为，其余配置存储器同步载入后续计算步骤对应的目标计算功能配置文件。能够大大降低了，因某计算步骤过短，下一个计算步骤的配置存储器尚未完成配置文件载入，而产生等待延迟的风险。
示例性的，配置配置存储器里的数据，确定可编程逻辑块的功能，即通过配置配置存储器数据，实现瞬时重构计算阵列211的功能配置，图6为本申请实施例提供的一种瞬时重构的原理示意图。如图6所示，查找表LUT是FPGA/eFPGA的可重构基础结构之一，多个LUT构成一个可编程逻辑块，图6中4输入查找表4-LUT是构成LAB/CLB的典型可重构基础结构，4-LUT有四个逻辑输入A、B、C和D以及一个逻辑输出Y；图6中每个梯形结构为一个二选一的多路选择器MUX，本申请不作具体限定。4-LUT为4输入通道查找表，3-LUT为3输入通道查找表，4-LUT的四个逻辑输入，作为多路选择器的选择端，每个多路选择器的选择端为1时，选通多路选择器的1端输入数据到输出接口，每个多路选择器的选择端为0时，选通多路选择器的0端输入数据到输出接口，所以4-LUT的逻辑输出Y与LUT的四个逻辑输入A、B、C和D的关系由配置存储器中的数据决定；例如当配置存储器的数据自上而下为十六进制0x8009，即二进制1000 0000 0000 1001时，4-LUT的逻辑输出Y与LUT的四个逻辑输入A、B、C和D的关系为：
Figure BDA0003245944220000151
更改配置存储器的数据为其它，可实现4-LUT的逻辑输出Y与4-LUT的四个逻辑输入A、B、C和D的任意对应关系；4-LUT的结构，如图6所示，由两个3-LUT加一个多路选择器组合而成；类似的，可以由于4-LUT，扩展成5-LUT和6-LUT结构，分别对应配置存储器的位(bit)数量为25和26个。对没个LUT结构设计多组配置存储器，并由多路选择器切换其中一个配置存储器作用于LUT，可实现瞬时重构LUT功能。
瞬时重构计算阵列211还可以包括处理模块，处理模块受瞬时重构计算阵列211中可编程逻辑块调度，用于根据获得的目标计算功能配置文件配置对应的目标计算功能；处理模块还用于基于目标数据，执行被配置的目标计算功能。示例性的，处理模块可以包括计算单元和静态随机存储模块，计算单元可以不限于乘加计算单元、乘法计算单元、脉动处理器、哈希计算单元和机器学习单元等，本申请不作具体限定。瞬时重构计算阵列还可以包括其它硬核IP，硬核IP可以理解为现有的有效运算单元(硬件器件)，本申请不作具体限定。处理模块和/或硬核IP还可以嵌入FPGA(现场可编程逻辑门阵列)或eFPGA(嵌入式现场可编程逻辑门阵列)的内部结构(fabric)中，可以利用其可编程性实现可重构功能，本申请不作具体限定。采用FPGA或eFPGA，可以适应性的增加有效运算密度，即增加计算器件的密度，进而实现增加计算功能的种类和数量。示例性的，配置存储模块可以用于根据获得的目标计算功能配置文件配置目标计算功能，计算单元可以根据配置存储模块配置的目标计算功能进行对应功能的计算，得到结果数据。
本申请实施例提供的计算器件，通过设置至少两个配置存储模块轮换配制目标计算功能，利用多路选择器选择连接配置有目标指令的指令序列中记录的当前目标计算功能的配置存储模块，瞬时重构计算阵列执行多路选择器选择连接的配置存储模块中配置的目标计算功能，未被选择连接的配置存储模块可以同时进行下一个目标计算功能的配置载入。执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，两个相邻目标计算功能的执行是连续的，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率。
瞬时重构计算阵列211可连续执行配置完成的对应目标计算功能，无需等待瞬时重构阵列221的功能配置，可通过两种技术线路实现：瞬时重构阵列221一次性加载所有后续目标计算功能配置文件至瞬时重构阵列221中的多个配置存储模块，并通过切换多路选择器将对应当前所需目标计算功能配置文件的配置存储模块，用于配置瞬时重构计算阵列211，在瞬时重构计算阵列211完成当前目标计算功能后，通过切换多路选择器，将瞬时重构计算阵列211的计算功能切换至下一计算步骤对应的目标计算功能配置文件的配置存储模块；瞬时重构阵列221除了加载并配置完成当前目标计算功能配置文件，在瞬时重构计算阵列211完成当前目标计算功能的过程中，将至少下一个计算步骤对应的目标计算功能配置文件，预先加载到预备配置存储模块，在瞬时重构计算阵列211完成当前目标计算功能后，通过切换多路选择器，将瞬时重构计算阵列211的计算功能切换至预备配置存储模块，使预先载入的下一计算步骤对应的目标计算功能配置文件生效，切换后，瞬时重构阵列221中的上一个计算步骤对应的配置存储模块被释放，并作为预备配置存储模块，在瞬时重构计算阵列211计算过程中，预先加载后续计算步骤对应的目标计算功能配置文。
在一些实施方式中，相邻两层芯片之间通过异质集成连接组件层叠连接，异质集成连接组件用于连接不同制备工艺制备的芯片。由于数据存储阵列芯片110、瞬时重构计算芯片210、瞬时重构芯片220和动态重构存储芯片310的功能不同，因此，四者的制备工艺可能存在或多或少的差异，属于异质芯片，将异质芯片集成为计算器件，需要在异质芯片之间建立密集的连接，这种密集的连接可以采用异质集成连接组件。如图1所示，异质集成连接组件可以包括第一连接结构112、第二连接结构212和第一片间连接结构130，或者包括第二连接结构212、第三连接结构222和第二片间连接结构230，或者包括第二连接结构212和第二片间连接结构230，或者包括第三连接结构222、第四连接结构312和第三片间连接结构320。示例性的，第一片间连接结构130和第二片间连接结构230可以采用相同的材质，第一连接结构112、第二连接结构212、第三连接结构222和第四连接结构312可以采用相同或不同的材质。第一片间连接结构130和第一连接结构112可以采用相同的材质，本申请均不作具体限定。
本申请实施例提供的计算器件，通过异质集成连接组件可以实现不同制备工艺制备得到的芯片集成在一起形成计算器件，并实现无需建立计算器件内部的内部全局连接网络，在基于目标指令进行计算过程中，无需进行内部全局存储访问，可以提高计算器件的计算效率。
在一些实施方式中，相邻两层芯片之间采用金属键合的方式连接。示例性的，异质集成连接组件可以采用相同或不同的金属材质，例如铜和铝。示例性的，如图1所示，以异质集成连接组件中的第一连接结构112和到第二连接结构212的互连为例，第一连接结构112随整个数据存储阵列芯片组件100，为铝连接工艺，通过后道工序在第一连接结构112下层建立三维异质键合结构，该结构对外层为铜连接，并连通第一连接结构112内部的跨芯片互连的铝连接触点；第二连接结构212随整个瞬时重构计算芯片210，为铜连接工艺，通过后道工序在第二连接结构212上层建立三维异质键合结构，该结构对外层为铜连接，并连第二连接结构212内部的跨芯片互连的铜连接触点；两个三维异质键合结构的表面贴合，并通过混合键合形成第一连接结构112和第二连接结构212对对应互连点的键合，即第一片间连接结构130，本申请不作具体限定。
本申请实施例提供的计算器件，采用金属键合的方式实现相邻两层芯片的连接，互连的物理及电气参数遵循半导体制程工艺特征，即接近芯片内互连，且可以直接建立跨芯片金属层互连，无需经过现有技术的输入输出电路，非常适合建立本申请所述芯片之间的高密度互连，互连密度和速度极大提升，即增大了带宽，功耗显著降低。
在一种可行的实施方式中，可以根据数据存储的具体需求和存储规模的设定，可以在数据存储阵列芯片组件100中设置多层数据存储阵列芯片110；也可以根据目标计算功能配置文件的存储需求或者存储规模设定，动态重构存储阵列芯片组件300设置多层动态重构存储阵列芯片310；根据计算量的需求，可重构计算芯片组件200可以设置多层瞬时重构计算芯片210和多层瞬时重构芯片220，本申请不作具体限定。示例性的，瞬时重构计算芯片210中可以单独设置一层由硬核IP组成的瞬时重构计算芯片210，本申请不作具体限定。
本申请实施例提供的计算器件，通过设置多层芯片组成芯片组件，可以得到多层芯片结构，可以根据具体的功能和规模的需求，得到相应的计算器件，最大限度的实现需求的效果。
在一些实施方式中，可重构计算芯片组件设置于数据存储芯片组件与动态重构存储芯片组件之间；和/或，
数据存储芯片组件设置于可重构计算芯片组件与动态重构存储芯片组件之间；和/或，
动态重构存储芯片组件设置于可重构计算芯片组件与数据存储芯片组件之间。
在一些实施方式中，瞬时重构计算芯片设置于数据存储芯片与瞬时重构芯片之间；和/或，
瞬时重构芯片设置于瞬时重构计算芯片与动态重构存储芯片之间；
数据存储芯片设置于瞬时重构计算芯片与动态重构存储芯片之间；和/或，
动态重构存储芯片设置于瞬时重构计算芯片与数据存储芯片之间。
对于各个芯片的层叠位置，本申请不作具体限定。
本申请实施例提供的计算器件，不同芯片设置位置设定可以根据具体功能需求进行灵活设定，同样可以使得计算器件具有更多的计算功能，更大的计算规模，可以拓宽计算器件的应用场景。
在一些实施方式中，数据存储芯片、瞬时重构计算芯片、瞬时重构芯片和动态重构存储芯片中的任意两者或多者设置在同一个芯片层上。
如果需求的功能较少或者需求的计算规模较小，可以将对应的两个或者多个芯片整合为一层芯片。示例性的，数据存储芯片与动态重构存储芯片设置在同一个芯片层上，即将至少一个数据存储阵列和至少一个动态重构存储阵列整合在一层芯片上，具体的，可以是将数据存储阵列和动态重构存储阵列间隔设置，最后连接成一层芯片结构，该层芯片结构可以兼具动态重构存储功能与数据存储功能。需要说明的是，被整合在一层芯片上的阵列需要采用能够兼容的制备工艺比较容易实现同层整合，兼容的制备工艺可以是相似或者相同的制备工艺，本申请不作具体限定。
本申请实施例提供的计算器件，通过将不同芯片合并为一层芯片的方式，实现芯片功能的整合，可以减少计算器件的制备工艺流程，工艺流程的减少也会带来不良率的降低，从而能够达到降低生产成本的效果。另外，将不同芯片整合在一层，可以增大不同功能阵列之间的互连密度，增强计算器件的计算功能和存储功能。
在一些实施方式中，数据存储阵列芯片包括数据存储阵列晶粒或数据存储阵列晶圆中的至少一种；和/或，
动态重构存储芯片包括动态重构存储阵列晶粒或动态重构存储阵列晶圆中的至少一种；和/或，
瞬时重构计算芯片包括瞬时重构计算晶粒或瞬时重构计算晶圆中的至少一种；和/或，
瞬时重构芯片包括瞬时重构晶粒或瞬时重构晶圆中的至少一种。
需要说明的是，本申请实施例中提到的芯片可以是以晶圆或者晶粒的形态存在的产品。芯片可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。其中，晶圆是指制作硅半导体电路所用的硅晶片，芯片或晶粒是指将上述制作有半导体电路的晶圆进行分割后的硅晶片，本申请的具体实施例中以芯片为例进行介绍。
本申请实施例的第二方面，提供一种计算器件计算系统，图7为本申请实施例提供的一种计算器件计算系统的结构示意图。如图7所示，本申请实施例提供的计算器件计算系统，包括：第一方面所述的计算器件1000和上位系统2000，计算器件1000包括外部存储访问接口400；上位系统2000连接外部存储访问接口400，上位系统2000用于通过外部存储访问接口400向计算器件1000下发目标指令和目标数据。动态重构存储阵列中的配置文件也可以由于上位系统2000通过外部存储访问接口400载入。
本申请实施例提供的计算器件计算系统，通过瞬时重构计算阵列211和瞬时重构阵列221，使得瞬时重构计算阵列211的执行的计算功能可重构，一个目标指令对应的所有目标计算功能或者部分目标计算功能可以在同一个瞬时重构计算阵列211中完成，主要不依赖瞬时重构计算阵列211和数据存储阵列111之间的内部全局存储访问网络连接，可以建立瞬时重构计算阵列211与数据存储阵列111的一对一连接或者多对一连接，能够避免在一个目标指令下的计算过程中进行大量的内部全局存储访问，避免瞬时重构计算阵列的频繁切换以及数据的大量转移，能够极大的提高计算器件的计算效率，降低计算功耗。另外，在瞬时重构计算阵列211执行目标指令的指令序列中记录的目标计算功能过程中，主要按顺序，执行，瞬时重构计算阵列211需要等待瞬时重构阵列221的第一次功能配置完成，执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率，进一步降低计算功耗。
本申请提供的计算器件可以是三维芯片，三维芯片中相邻芯片之间通过三维异质集成互连，逐层建立芯片内高密度金属层互连，芯片被层叠设计和封装在同一个三维芯片内，无需IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、静电防护ESD和浪涌保护电路等，无需IO接口或IO电路互连，而直接建立跨芯片或者跨器件的高密度金属层互连。因此减少芯片之间的IO结构(IO接口或IO电路)的使用，增加数据存储芯片、可重构计算芯片、动态重构存储芯片之间的互连密度和互连速度；同时，三维异质集成互连因不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了三维芯片的集成度以及互连频率，并降低了互连功耗。具体的优势体现在两点：动态重构存储芯片中的瞬时重构计算阵列与可重构计算芯片中的瞬时重构阵列之间建立广泛的高密度互连，实现瞬时重构的基础条件；可重构计算芯片与数据存储芯片之间建立广泛的高密度互连，实现可编程、高带宽、低功耗存储访问。
三维异质集成是一种三维芯片互连键合的技术，例如Hybrid Bonding(混合键合)工艺等。通过在已制备的芯片(例如数据存储芯片、可重构计算芯片和动态重构存储芯片)基础上，利用BEOL(后道工序)制造的三维异质集成键合层，实现芯片之间信号的高密度互连，制备得到三维芯片。
示例性的，图8为本申请实施例提供的一种计算器件的局部结构示意图。如图8所示，计算器件为三维芯片，包括第一功能组件A、第二功能组件B和第三功能组件C，第一功能组件A、第二功能组件B和第三功能组件C可以为数据存储芯片、可重构计算芯片、动态重构存储芯片中的一种或者多种的组合。第一功能组件A、第二功能组件B和第三功能组件C均包含顶层金属层、内部金属层有源层和衬底，其中，顶层金属层和内部金属层用于功能组件内的信号互连；有源层用于制备晶体管、电路或者功能阵列，功能阵列可以为数据存储阵列、动态重构存储阵列、瞬时重构计算阵列；衬底用于保护模块及提供机械支撑等。第一功能组件A和第二功能组件B上接近顶层金属层的一面通过后道工序制造三维异质键合结构进行互连，形成面对面的互连结构；第二功能组件B上接近衬底的一面和第三功能组件C上接近顶层金属层的一面，通过后道工序制造三维异质键合结构互连，形成背对面(或面对背)的互连结构。第一功能组件A、第二功能组件B和第三功能组件C任意两者之间，可以通过三维异质键合结构建立跨组件信号互连。基于第一功能组件A、第二功能组件B和第三功能组件C的内核电压是否相同，对应两种互连技术。内部金属层和顶层金属层内设置有金属层连接，三维异质键合结构内设置有互连结构3DLink，贯穿有源层和沉底层的通孔形成硅通孔TSV。如图8所示，第一功能组件A的有源层内可以设置有电平转换电路、第一功能阵列1和第一功能阵列2；第三功能组件C的有源层内设置有第三功能阵列1和第三功能阵列2。
当第一功能组件A和第三功能组件C的内核电压相同时，第一功能组件A中的第一功能阵列2与第三功能组件C中的第三功能阵列2建立跨组件互连为例：第一功能阵列2在第一功能组件A中内部金属层的引出信号，通过第一功能组件A的金属层连接和互连结构3DLink形成互连；互连信号通过第二功能组件B的金属层连接以及贯穿第二功能组件B的有源层和减薄的衬底的硅通孔TSV互连至互连结构3DLink，进而互连至第三功能组件C的金属层连接；互连信号通过第三功能组件C的金属层连接，实现跨芯片互连第三功能组件C中的第三功能阵列2。
当第一功能组件A和第三功能组件C的内核电压不同时，以第一功能组件A中的第一功能阵列1与第三功能组件C中的第三功能阵列1建立跨组件互连为例：在第一功能组件A中设计电平转换电路，电平转换电路与第一功能阵列1在第一功能组件A中通过金属层互连；电平转换电路将第一功能阵列1的互连信号转换成匹配第三功能组件C的内核电压后，使用前述方法跨组件互连至第三功能组件C中的第三功能阵列1。并且，电平转换电路也可以通过三维异质键合结构互连，被转移设计到第三功能组件C或第二功能组件B中。
本申请实施例的第三方面，提供一种计算器件的计算方法，应用于如第一方面所述的计算器件，图9为本申请实施例提供的一种计算器件的计算方法的示意性流程图。如图9所示，本申请实施例提供的计算器件的计算方法，包括：
S100：根据目标指令，数据存储芯片组件的数据存储阵列存储目标数据和所述目标指令。目标指令中可以包括有指令序列、目标数据的存放地址，指定数据存储阵列、瞬时重构计算阵列以及对应的动态重构存储阵列的编码或者属性等，目标指令还可以包括数据存储阵列、瞬时重构计算阵列以及对应的动态重构存储阵列的选择协议规则等，本申请不作具体限定。目标指令和目标数据均可以来源于上位系统的下发，本申请实施例不作具体限定。
S200：可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照目标指令的指令序列中记录的至少一个目标计算功能获得对应的至少一个目标计算功能配置文件。目标指令的指令序列中可以记录有至少一个目标计算功能，当有多个目标计算功能时，指令序列会记录有各个目标计算功能的执行顺序等，本申请不作具体限定。瞬时重构阵列可以一次性获取目标指令中的所有目标计算功能对应的所有目标计算功能配置文件或者部分目标计算功能配置文件。
S300：瞬时重构阵列配置获得的至少一个目标计算功能配置文件。瞬时重构阵列配置获得的目标计算功能配置文件后，具备对应的目标计算功能。
S400：瞬时重构计算阵列基于目标数据，按照目标指令的顺序，执行目标计算功能，得到对应的结果数据。目标数据作为输入数据经过执行目标计算功能，得到结果数据。
本申请实施例提供的计算器件的计算方法，通过瞬时重构计算阵列和瞬时重构阵列，使得瞬时重构计算阵列的执行的计算功能可重构，一个目标指令对应的所有目标计算功能或者部分目标计算功能可以在同一个瞬时重构计算阵列中完成，无需对瞬时重构计算阵列和数据存储阵列建立内部全局存储访问网络连接，可以建立瞬时重构计算阵列与数据存储阵列的一对一连接或者多对一连接，能够避免在一个目标指令下的计算过程中进行大量的内部全局存储访问，避免瞬时重构计算阵列的频繁切换以及数据的大量转移，能够极大的提高计算器件的计算效率，降低计算功耗。另外，在瞬时重构计算阵列执行目标指令的指令序列中记录的目标计算功能过程中，，瞬时重构计算阵列需要等待瞬时重构阵列的第一次功能配置完成，执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率，进一步降低计算功耗。
在一些实施方式中，计算器件的计算方法还包括：
根据目标指令，存储有目标数据的数据存储阵列存储结果数据。
在一些实施方式中，步骤S200，可以包括：
可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照目标指令的指令序列中记录的所有目标计算功能获得对应的所有目标计算功能配置文件。
步骤S300，可以包括：
瞬时重构阵列配置获得的所有目标计算功能配置文件。
本申请实施例提供的计算器件的计算方法，瞬时重构阵列一次性获取目标指令的指令序列中记录的所有目标计算功能对应的所有目标计算功能配置文件，并完成所有目标计算功能的配置文件载入瞬时重构阵列221，并按计算步骤使载入的配置文件逐一在瞬时重构计算阵列211上生效。之后瞬时重构计算阵列执行配置完成的对应目标计算功能，瞬时重构计算阵列只需要等待瞬时重构阵列的第一次功能配置完成，无需再次等待瞬时重构阵列的功能配置，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率。
在一些实施方式中，目标指令的指令序列中记录有第1目标计算功能至第N目标计算功能，结果数据包括最终结果数据和N-1个中间结果数据，N大于或等于1，N为自然数；
步骤S400，包括：
瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行第n目标计算功能，得到第n中间结果数据；
瞬时重构计算阵列基于第n中间结果数据，按照目标指令的顺序，执行第n+1目标计算功能，得到第n+1中间结果数据，其中，0<n<N-1，n为自然数。
本申请实施例提供的计算器件的计算方法，对于目标计算功能的执行顺序是串行的方式，可以依据目标指令的需求进行目标计算功能的串行执行。
在一些实施方式中，目标指令的指令序列中记录有第1目标计算功能至第N目标计算功能，结果数据包括最终结果数据和N-1个中间结果数据，N大于或等于1，N为自然数；
步骤S400，包括：
瞬时重构计算阵列基于目标数据，按照目标指令的顺序，同步执行第q目标计算功能和第j目标计算功能，分别得到第q中间结果数据和第j中间结果数据，其中，1≤q<N，1≤j<N，q和j均为自然数，j≠q；
瞬时重构计算阵列基于第q中间结果数据和第j中间结果数据，按照目标指令的顺序，执行第v目标计算功能，得到第v中间结果数据其中，1<v<N，v为自然数，v≠q，v≠j。
本申请实施例提供的计算器件的计算方法，本申请实施例提供的计算器件的计算方法，对于目标计算功能的执行顺序是并行的方式，可以依据目标指令的需求进行目标计算功能的部分并行执行。
在一些实施方式中，瞬时重构阵列包括多路选择器、第一配置存储器和第二配置存储器。
步骤S200，可以包括：
在瞬时重构计算阵列基于目标数据，执行第一配置存储器配置的目标计算功能时，第二配置存储器通过动态重构存储阵列按照目标指令的指令序列中记录的目标计算功能获得对应的目标计算功能配置文件。
本申请实施例提供的计算器件的计算方法，通过至少两个配置存储模块轮换配制目标计算功能，利用多路选择器选择连接配置有目标指令的指令序列中记录的当前目标计算功能的配置存储模块，瞬时重构计算阵列执行多路选择器选择连接的配置存储模块中配置的目标计算功能，未被选择连接的配置存储模块可以同时进行下一个目标计算功能的配置。执行两个相邻目标计算功能的中间无需等待瞬时重构阵列的计算功能配置，两个相邻目标计算功能的执行是连续的，能够进一步节省目标指令的目标计算功能的执行效率的时间，提升目标指令的目标计算功能的执行效率，从而进一步提高计算器件的计算效率。
尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。
显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。

Claims (17)

1.一种计算器件，其特征在于，包括：
数据存储芯片组件，包括至少一层数据存储芯片，所述数据存储芯片包括多个数据存储阵列，所述数据存储阵列用于存储目标数据和目标指令；
动态重构存储芯片组件，包括至少一层动态重构存储芯片，所述动态重构存储芯片包括多个动态重构存储阵列，所述动态重构存储阵列用于存储计算功能配置文件；
可重构计算芯片组件，包括至少一层瞬时重构计算芯片和至少一层瞬时重构芯片，所述瞬时重构计算芯片包括多个瞬时重构计算阵列，所述瞬时重构芯片包括多个瞬时重构阵列，所述瞬时重构阵列用于根据所述目标指令的指令序列通过所述动态重构存储阵列获得至少一个目标计算功能配置文件、根据获得的所述目标计算功能配置文件完成功能配置，所述瞬时重构计算阵列用于基于所述目标数据，执行所述目标指令的指令序列中记录的至少一个目标计算功能，其中，所述目标计算功能配置文件是所述动态重构存储阵列存储的与所述目标计算功能对应的所述计算功能配置文件。
2.根据权利要求1所述的计算器件，其特征在于，所述瞬时重构阵列用于获得所述目标指令的指令序列中记录的所有所述目标计算功能对应的所有所述目标计算功能配置文件，并完成功能配置。
3.根据权利要求2所述的计算器件，其特征在于，所述瞬时重构阵列包括多路选择器和至少两个配置存储模块，所述配置存储模块用于获得所述目标指令的指令序列中记录的所有所述目标计算功能对应的所有所述目标计算功能配置文件，并完成功能配置；
所述多路选择器用于基于所述目标指令的指令序列中记录的顺序，选择连接配置有对应所述目标计算功能的所述配置存储模块，以使所述瞬时重构计算阵列执行所述配置存储模块中配置的所述目标计算功能。
4.根据权利要求1所述的计算器件，其特征在于，所述瞬时重构阵列包括多路选择器、第一配置存储器和第二配置存储器；
所述多路选择器用于基于所述目标指令的指令序列中记录的顺序，选择连接配置有当前所述目标计算功能的所述第一配置存储器，以使所述瞬时重构计算阵列执行所述第一配置存储器配置的当前所述目标计算功能；
所述第二配置存储器用于在所述瞬时重构计算阵列执行所述第一配置存储器配置的当前所述目标计算功能时，通过所述动态重构存储阵列按照所述目标指令的指令序列中记录的所述目标计算功能获得下一个所述目标计算功能配置文件并完成功能配置。
5.根据权利要求1所述的计算器件，其特征在于，所述数据存储阵列和所述瞬时重构计算阵列一一对应；和/或，
所述瞬时重构计算阵列与所述瞬时重构阵列一一对应。
6.根据权利要求5所述的计算器件，其特征在于，执行所述目标指令的指令序列中记录的所有所述目标计算功能的所述瞬时重构计算阵列为同一个所述瞬时重构计算阵列。
7.根据权利要求1所述的计算器件，其特征在于，存储有所述目标数据的所述数据存储阵列还用于存储结果数据，所述结果数据由所述瞬时重构计算阵列基于所述目标数据执行所述目标计算功能得到，所述结果数据包括中间结果数据和最终结果数据，所述瞬时重构计算阵列用于执行当前所述目标计算功能基于的所述目标数据为执行上一个所述目标计算功能得到的所述中间结果数据，所述最终结果数据由所述瞬时重构计算阵列执行最后一个所述目标计算功能得到。
8.根据权利要求1所述的计算器件，其特征在于，所述瞬时重构芯片还包括瞬时重构控制逻辑模块，所述瞬时重构控制逻辑模块用于根据所述目标指令的指令序列从所述动态重构存储阵列中获得所述目标计算功能对应的所述目标计算功能配置文件。
9.根据权利要求1所述的计算器件，其特征在于，相邻两层芯片之间通过异质集成连接组件层叠连接，所述异质集成连接组件用于连接相同或不同制备工艺制备的芯片。
10.根据权利要求1所述的计算器件，其特征在于，所述可重构计算芯片组件设置于所述数据存储芯片组件与所述动态重构存储芯片组件之间；或，
所述数据存储芯片组件设置于所述可重构计算芯片组件与所述动态重构存储芯片组件之间；或，
所述动态重构存储芯片组件设置于所述可重构计算芯片组件与所述数据存储芯片组件之间。
11.根据权利要求1所述的计算器件，其特征在于，所述数据存储芯片、所述瞬时重构计算芯片、所述瞬时重构芯片和所述动态重构存储芯片中的任意两者或多者设置在同一个芯片层上。
12.一种计算系统，其特征在于，包括：如权利要求1-11中任一项所述的计算器件和上位系统，所述计算器件包括外部存储访问接口；
所述上位系统连接所述外部存储访问接口，通过所述外部存储访问接口向所述计算器件下发目标指令和目标数据。
13.一种计算器件的计算方法，其特征在于，应用于如权利要求1-11中任一项所述的计算器件，方法包括：
根据目标指令，数据存储芯片组件的数据存储阵列存储目标数据和所述目标指令；
可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照所述目标指令的指令序列中记录的至少一个目标计算功能获得对应的至少一个目标计算功能配置文件；
所述瞬时重构阵列配置获得的至少一个所述目标计算功能配置文件；
瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行所述目标计算功能，得到对应的结果数据。
14.根据权利要求13所述的计算器件的计算方法，其特征在于，所述可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照所述目标指令的指令序列中记录的至少一个目标计算功能获得对应的至少一个目标计算功能配置文件的步骤，包括：
所述可重构计算芯片组件的所述瞬时重构阵列通过所述动态重构存储芯片组件的所述动态重构存储阵列按照所述目标指令的指令序列中记录的所有目标计算功能获得对应的所有目标计算功能配置文件；
所述瞬时重构阵列配置获得的至少一个所述目标计算功能配置文件的步骤，包括：
所述瞬时重构阵列配置获得的所有所述目标计算功能配置文件。
15.根据权利要求14所述的计算器件的计算方法，其特征在于，所述目标指令的指令序列中记录有第1目标计算功能至第N目标计算功能，所述结果数据包括最终结果数据和N-1个中间结果数据，N大于或等于1，N为自然数；
所述瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行所述目标计算功能，得到对应的结果数据的步骤，包括：
瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行第n目标计算功能，得到第n中间结果数据；
瞬时重构计算阵列基于所述第n中间结果数据，按照所述目标指令的顺序，执行第n+1目标计算功能，得到第n+1中间结果数据，其中，0<n<N-1，n为自然数。
16.根据权利要求14所述的计算器件的计算方法，其特征在于，所述目标指令的指令序列中记录有第1目标计算功能至第N目标计算功能，所述结果数据包括最终结果数据和N-1个中间结果数据，N大于或等于1，N为自然数；
所述瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，执行所述目标计算功能，得到对应的结果数据的步骤，包括：
瞬时重构计算阵列基于所述目标数据，按照所述目标指令的顺序，同步执行第q目标计算功能和第j目标计算功能，分别得到第q中间结果数据和第j中间结果数据，其中，1≤q<N，1≤j<N，q和j均为自然数，j≠q；
瞬时重构计算阵列基于所述第q中间结果数据和所述第j中间结果数据，按照所述目标指令的顺序，执行第v目标计算功能，得到第v中间结果数据其中，1<v<N，v为自然数，v≠q，v≠j。
17.根据权利要求13所述的计算器件的计算方法，其特征在于，所述瞬时重构阵列包括多路选择器、第一配置存储器块和第二配置存储器；
所述可重构计算芯片组件的瞬时重构阵列通过动态重构存储芯片组件的动态重构存储阵列按照所述目标指令的指令序列中记录的至少一个目标计算功能获得对应的至少一个目标计算功能配置文件的步骤，包括：
在瞬时重构计算阵列基于所述目标数据，执行所述第一配置存储器配置的所述目标计算功能时，所述第二配置存储器通过所述动态重构存储阵列按照所述目标指令的指令序列中记录的所述目标计算功能获得对应的所述目标计算功能配置文件。
CN202111033167.4A 2021-09-03 2021-09-03 一种计算器件、计算系统及计算方法 Active CN113656345B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111033167.4A CN113656345B (zh) 2021-09-03 2021-09-03 一种计算器件、计算系统及计算方法
PCT/CN2022/113709 WO2023030054A1 (zh) 2021-09-03 2022-08-19 一种计算器件、计算系统及计算方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111033167.4A CN113656345B (zh) 2021-09-03 2021-09-03 一种计算器件、计算系统及计算方法

Publications (2)

Publication Number Publication Date
CN113656345A true CN113656345A (zh) 2021-11-16
CN113656345B CN113656345B (zh) 2024-04-12

Family

ID=78482822

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111033167.4A Active CN113656345B (zh) 2021-09-03 2021-09-03 一种计算器件、计算系统及计算方法

Country Status (2)

Country Link
CN (1) CN113656345B (zh)
WO (1) WO2023030054A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023030054A1 (zh) * 2021-09-03 2023-03-09 西安紫光国芯半导体有限公司 一种计算器件、计算系统及计算方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080218202A1 (en) * 2007-03-09 2008-09-11 Quadric, Inc. Reconfigurable array to compute digital algorithms
CN101788927A (zh) * 2010-01-20 2010-07-28 哈尔滨工业大学 一种基于fpga的自适应星载计算机及应用所述计算机实现内部资源动态分配的方法
CN104360982A (zh) * 2014-11-21 2015-02-18 浪潮(北京)电子信息产业有限公司 一种基于可重构芯片技术的主机系统目录结构实现方法和系统
CN104750660A (zh) * 2015-04-08 2015-07-01 华侨大学 一种具有多工作模式的嵌入式可重构处理器
US20170052818A1 (en) * 2014-03-31 2017-02-23 Tsinghua University Method and device for generating configuration information of dynamic reconfigurable processor
CN106953811A (zh) * 2017-03-14 2017-07-14 东华大学 一种大规模网络服务系统行为重构方法
CN109716318A (zh) * 2016-09-16 2019-05-03 华为技术有限公司 配置硬件在运行时期间多种模式下操作的装置和方法
CN111433758A (zh) * 2018-11-21 2020-07-17 吴国盛 可编程运算与控制芯片、设计方法及其装置
CN111488114A (zh) * 2019-01-28 2020-08-04 北京灵汐科技有限公司 一种可重构的处理器架构及计算设备
CN111611197A (zh) * 2019-02-26 2020-09-01 北京知存科技有限公司 可软件定义的存算一体芯片的运算控制方法和装置
CN112071827A (zh) * 2019-06-11 2020-12-11 英特尔公司 具有键合和共享逻辑电路的存储器阵列
CN112214448A (zh) * 2020-10-10 2021-01-12 中科声龙科技发展（北京）有限公司 异质集成工作量证明运算芯片的数据动态重构电路及方法
CN112328517A (zh) * 2020-11-10 2021-02-05 西安紫光国芯半导体有限公司 基于三维芯片的存储器数据通信装置、方法及相关设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6047115A (en) * 1997-05-29 2000-04-04 Xilinx, Inc. Method for configuring FPGA memory planes for virtual hardware computation
US8868843B2 (en) * 2011-11-30 2014-10-21 Advanced Micro Devices, Inc. Hardware filter for tracking block presence in large caches
CN109033008B (zh) * 2018-07-24 2020-10-09 山东大学 一种动态可重构的Hash计算架构及其方法、Key-Value存储系统
CN112463719A (zh) * 2020-12-04 2021-03-09 上海交通大学 一种基于粗粒度可重构阵列实现的存内计算方法
CN113656345B (zh) * 2021-09-03 2024-04-12 西安紫光国芯半导体有限公司 一种计算器件、计算系统及计算方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080218202A1 (en) * 2007-03-09 2008-09-11 Quadric, Inc. Reconfigurable array to compute digital algorithms
CN101788927A (zh) * 2010-01-20 2010-07-28 哈尔滨工业大学 一种基于fpga的自适应星载计算机及应用所述计算机实现内部资源动态分配的方法
US20170052818A1 (en) * 2014-03-31 2017-02-23 Tsinghua University Method and device for generating configuration information of dynamic reconfigurable processor
CN104360982A (zh) * 2014-11-21 2015-02-18 浪潮(北京)电子信息产业有限公司 一种基于可重构芯片技术的主机系统目录结构实现方法和系统
CN104750660A (zh) * 2015-04-08 2015-07-01 华侨大学 一种具有多工作模式的嵌入式可重构处理器
CN109716318A (zh) * 2016-09-16 2019-05-03 华为技术有限公司 配置硬件在运行时期间多种模式下操作的装置和方法
CN106953811A (zh) * 2017-03-14 2017-07-14 东华大学 一种大规模网络服务系统行为重构方法
CN111433758A (zh) * 2018-11-21 2020-07-17 吴国盛 可编程运算与控制芯片、设计方法及其装置
CN111488114A (zh) * 2019-01-28 2020-08-04 北京灵汐科技有限公司 一种可重构的处理器架构及计算设备
CN111611197A (zh) * 2019-02-26 2020-09-01 北京知存科技有限公司 可软件定义的存算一体芯片的运算控制方法和装置
CN112071827A (zh) * 2019-06-11 2020-12-11 英特尔公司 具有键合和共享逻辑电路的存储器阵列
CN112214448A (zh) * 2020-10-10 2021-01-12 中科声龙科技发展（北京）有限公司 异质集成工作量证明运算芯片的数据动态重构电路及方法
CN112328517A (zh) * 2020-11-10 2021-02-05 西安紫光国芯半导体有限公司 基于三维芯片的存储器数据通信装置、方法及相关设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
朱世凯;虞志益;: "基于存储计算的可重构加速架构设计", 计算机工程与设计, no. 04, pages 1071 - 1075 *
高鑫;赵东阳;吕众;杨志来;: "可重构系统原型设计及动态重构技术实现", 科技创新与应用, no. 15, pages 57 - 58 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023030054A1 (zh) * 2021-09-03 2023-03-09 西安紫光国芯半导体有限公司 一种计算器件、计算系统及计算方法

Also Published As

Publication number Publication date
CN113656345B (zh) 2024-04-12
WO2023030054A1 (zh) 2023-03-09

Similar Documents

Publication Publication Date Title
US10972103B2 (en) Multiplier-accumulator circuitry, and processing pipeline including same
US9577644B2 (en) Reconfigurable logic architecture
KR102381158B1 (ko) 적층형 실리콘 상호 연결(ssi) 기술 통합을 위한 독립형 인터페이스
EP2645574B1 (en) Integrated circuits with multi-stage logic regions
EP1726042A2 (en) Reconfigurable processor module with stacked die elements
JPH09509797A (ja) プログラマブル論理デバイスに於ける特定用途向けモジュール
WO2010068785A1 (en) Parallel plane memory and processor coupling in a 3-d micro-architectural system
US20230051480A1 (en) Signal routing between memory die and logic die for mode based operations
WO2023030054A1 (zh) 一种计算器件、计算系统及计算方法
US20220214888A1 (en) IC including Logic Tile, having Reconfigurable MAC Pipeline, and Reconfigurable Memory
CN113515240A (zh) 一种芯片计算器件及计算系统
US11211933B2 (en) FPGA chip with distributed multifunctional layer structure
CN113626373A (zh) 一种集成芯片
CN113722268A (zh) 一种存算一体的堆叠芯片
CN113626374A (zh) 一种堆叠芯片
CN113793632A (zh) 非易失可编程芯片
US10879903B2 (en) Distributed I/O interfaces in modularized integrated circuit devices
CN113705142A (zh) 一种三维芯片、计算系统及计算方法
CN216118777U (zh) 一种集成芯片
CN216118778U (zh) 一种堆叠芯片
CN215769709U (zh) 一种芯片计算器件及计算系统
CN113626372A (zh) 一种存算一体的集成芯片
CN113656346A (zh) 一种三维芯片及计算系统
US20220283779A1 (en) MAC Processing Pipelines, Circuitry to Configure Same, and Methods of Operating Same
CN113745197A (zh) 一种三维异质集成的可编程阵列芯片结构和电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant