CN113646778A - 用于执行分段相加的不经意进位轨道寄存器 - Google Patents

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Abstract

用于使用一个或多个进位轨道寄存器分段相加到累加寄存器中的方法和装置，其中累加寄存器包括第一多个量子位，每个量子位表示第一二进制数的相应位，并且每个进位轨道寄存器包括表示相应二进制数的多个量子位。在一个方面中，一种方法包括在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器分别插入累加寄存器中；在正态下初始化每个进位轨道寄存器的每个量子位；将一个或多个减法运算应用于累加寄存器，其中每个减法运算从累加寄存器的对应部分减去相应进位轨道寄存器的状态；以及使用分段相加将一个或多个输入二进制数添加到累加寄存器中。

Description

用于执行分段相加的不经意进位轨道寄存器
背景技术
本说明书涉及量子计算。
经典计算机具有由位组成的内存，每个位可以表示零或一。量子计算机保持量子位序列，称为量子位，其中每个量子位可以表示零、一或任何零和一的量子叠加。量子计算机通过将量子位设置在初始状态，并且例如，根据一系列量子逻辑门控制量子位来运行。
发明内容
本说明书描述了使用不经意(oblivious)进位轨道寄存器执行分段相加的技术。
通常，本说明书中描述的主题的一个创新方面可以通过使用一个或多个进位轨道寄存器分段相加到累加寄存器中的方法来实现，其中，累加寄存器包括第一多个量子位，每个量子位表示第一二进制数的相应位，并且其中，每个进位轨道寄存器包括表示相应二进制数的多个量子位，所述方法包括：在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器插入累加寄存器；在正态下初始化每个进位轨道寄存器的每个量子位；将一个或多个减法操作应用于累加寄存器，其中，每个减法操作从累加寄存器的部分减去相应进位轨道寄存器的状态，所述累加寄存器的部分从相应初始化进位轨道寄存器被插入的预定量子位位置开始，并在下一个被插入的进位轨道之前的量子位位置或第一二进制数的最高有效位结束；以及使用分段相加将一个或多个输入二进制数添加到累加寄存器中。
这些方面的其他实现包括记录在一个或多个计算机存储设备上的对应计算机系统、装置和计算机程序，其每个被配置为执行所述方法的动作。一个或多个经典和/或量子计算机的系统可以被配置为通过在系统上安装软件、固件、硬件或其组合来执行特定操作或动作，这些软件、固件、硬件或组合在操作中使系统执行动作。一个或多个计算机程序可以被配置为通过包括当由数据处理装置执行时使装置执行动作的指令来执行特定操作或动作。
上述和其他实现可以单独或组合地各自可选地包括以下一个或多个特征。在一些实现中，使用分段相加将一个或多个输入二进制数添加到累加寄存器中包括：将输入二进制数分离为与在每个进位轨道寄存器之间的累加寄存器的部分相对应的片段，对每个对应的输入二进制数执行相应的加法操作，以将输入二进制数添加到相应累加寄存器的部分的状态，其中加法操作的进位添加到相应进位跑道寄存器的状态累加寄存器的部分累加寄存器的部分。
在一些实现中，在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器插入累加寄存器包括：以均匀间隔插入预定数量的进位轨道寄存器。
在一些实现中，从累加寄存器的部分减去相应进位轨道寄存器的状态，所述累加寄存器的部分从相应初始化进位轨道寄存器被插入的预定量子位位置开始，并在下一个被插入的进位轨道之前的量子位位置或第一二进制数的最高有效位结束包括：从所述累加寄存器的部分的状态值减去在进位轨道寄存器状态中编码的值，以及更新累加寄存器的部分的状态以编码新值。
在一些实现中，所述方法还包括：将一个或多个进位轨道寄存器的状态添加到累加寄存器的相应部分；以及测量累加寄存器以确定一个或多个输入二进制数相加的结果。
在一些实现中，所述方法还包括：确定一个或多个进位轨道寄存器中的每个量子位是否正确初始化。
在一些实现中，所述方法还包括：测量累加寄存器和一个或多个进位轨道寄存器；以及通过经典处理将一个或多个进位轨道寄存器的状态从累加寄存器的状态中移除，以确定分段相加的结果。
在一些实现中，对相同输入二进制数的片段并行执行加法操作。
在一些实现中，第一多个量子位中的每个量子位表示以小端2s补码整数格式存储的第一二进制数的相应位，相应进位轨道寄存器中的每个量子位表示以小端2s补码整数格式存储的相应二进制数。
在一些实现中，加法操作包括2s补码加法操作。
在一些实现中，加法操作包括模块化加法操作。
本说明书中描述的主题可以以特定方式实现，以实现以下一个或多个优点。
实现当前描述的进位轨道的系统可以以更高的计算速度执行加法计算，因为进位轨道将加法操作编码为多个可并行执行的分段相加操作。
此外，实现当前描述的进位轨道的系统可以以目标精度执行加法计算。通常，如果轨道溢出，则在加法操作中可能会出现错误。在目前描述的进位轨道结构中，这只能在进位轨道存储2m-1(其中，m表示进位轨道的大小)并递增时发生，并且加法只能使轨道递增一次。因为2m个可能轨道值中的仅一个偏差，所以分段相加操作的结果与加法操作的结果偏差最多为1/2m。因此，增加进位轨道尺寸减少偏差。此外，当前描述的进位轨道技术可用于对使用具有以下特征的模整数的陪集表示(coset representation of modularintegers)来表示的模整数执行加法：具有最多(r+1)/2m的偏差的r个进位轨道。
目前描述的进位轨道技术可应用于涉及计数或累加的任何量子计算中。由于上述并行化和有界偏差，实现当前描述的进位轨道的量子计算因此也可以实现改进的计算速度和错误率。
本说明书主题的一个或多个实现的细节在附图和下面的描述中阐述。从说明书、附图和权利要求书中，主题的其他特征、方面和优点将变得显而易见。
附图说明
图1示出了示例量子计算系统。
图2是使用一个或多个进位轨道寄存器向累加寄存器分段相加的示例处理的流程图。
图3A示出了用于将一个进位轨道寄存器添加到累加寄存器的示例电路图。
图3B示出了用于将多个进位轨道寄存器添加到累加寄存器的示例电路图。
图4示出了用于使用由不经意进位轨道寄存器启用的并行分段相加将数字添加到累加寄存器的示例电路图。
各个附图中类似的参考号和名称表示类似的元件。
具体实施方式
概述
在执行加法时，知道进位不能发生在特定位置是有利的。例如，当要执行许多模块化加法时，一种已知的经典优化技术是有目的地将附加位(本文称为进位轨道)附加到寄存器。这允许在由于溢出风险而必须将寄存器归一化回[0,N)范围之前执行许多针对寄存器的加法。也可以在寄存器的中间引入进位轨道，允许两半独立工作一段时间。
在量子计算环境中，进位轨道很难实现，因为它们会导致退相干(decoherence)。例如，考虑在位置1处带有进位轨道的2位寄存器，寄存器最初处于|0＞状态。要将2添加到寄存器，可以将1添加到寄存器两次，也可以将2添加到寄存器一次。两种加法操作都可以在辅助量子位q的条件下执行。因为1+1＝2，预期两种可能的加法操作将具有等效的效果，并且寄存器将不会与q纠缠。然而，由于寄存器的下半部分(最高有效部分)进位进入轨道，因此可以通过检查(通过测量)设置位是在轨道中还是在上半部分(最低有效部分)来确定执行了哪个加法操作。这会导致q错误地与寄存器纠缠。为避免此问题，进位轨道应忽略已执行的加法操作。
本说明书描述了将加法操作编码为多个分段相加操作的新进位轨道结构。基于后处理分析，无法区分使用进位轨道结构执行的加法操作。因此，进位轨道结构在本文中称为不经意进位轨道。如果攻击者被赋予一个不经意进位轨道计算的中间状态(在两次加法之间)，他们可以推断的信息量(除了他们能够在没有进位轨道的情况下从计算的中间状态推断的信息量之外)被证明在轨道长度上是指数级小的(假设轨道被初始化为攻击者未知的随机状态)。这意味着在量子情况下，计算将保持一致，因此信息论安全性得以保持。
示例硬件
图1描绘了示例量子计算系统100。系统100是在一个或多个位置的一个或多个量子计算设备和经典计算机上实现为量子和经典计算机程序的系统的示例，其中可以实现下面描述的系统、组件和技术。
系统100包括与一个或多个经典处理器104进行数据通信的量子计算设备102。为了方便，量子计算设备102和经典处理器104被示为单独的实体，然而在一些实现中，经典处理器104可以包括在量子计算设备102中。
量子计算设备102包括用于执行量子计算的组件。例如，量子计算设备102包括量子电路106和控制设备108。
量子电路106包括用于执行量子计算的组件，例如，用于实现本说明书中描述的各种量子电路和操作的组件。例如，量子电路可以包括量子系统，量子系统包括一个或多个多级量子子系统，例如，量子位114。量子位14是可用于执行算法操作或量子计算的物理量子位。一个或多个量子位及其交互的具体实现可能取决于各种因素，包括量子计算设备102正在执行的量子计算的类型。例如，量子位可以包括通过原子、分子或固态量子系统实现的量子位。在其他示例中，量子位可以包括但不限于超导量子位，例如Gmon或Xmon量子位，或半导体量子位。多级量子子系统实现的进一步示例包括磁通子量子位、硅量子点或磷杂质量子位。在某些情况下，量子电路可进一步包括连接到一个或多个超导量子位的一个或多个谐振器。在其他情况下，可使用离子阱、光子器件或超导腔(可以在不需要量子位的情况下准备状态)。
在本说明书中，术语“量子电路”用于指可应用于量子位寄存器以执行相应计算的量子逻辑运算序列。可使用量子电路106构造包括不同量子逻辑运算的量子电路，例如，单个量子位门、多量子位门等。构造的量子电路可用于使用控制设备108来驱动/实现。
包括在量子系统中的控制设备108的类型取决于包括在量子计算设备中的量子位的类型。例如，在某些情况下，多个量子位可以是频率可调的。也就是说，每个量子位可以具有可使用一个或多个控制设备调整的相关工作频率。示例操作频率包括量子位空转频率、量子位交互频率和量子位读出频率。不同的频率对应于量子位可以执行的不同操作。例如，将工作频率设置为对应的空转频率可能会使量子位进入这样的状态：它不会与其他量子位强烈交互、并且它可用于执行单量子位操作/门。在这些示例中，控制设备108可以包括控制量子电路106中包括的量子位频率的设备、激发脉冲发生器以及将量子位耦合到激发脉冲发生器的控制线。然后，控制设备可以使每个量子位的频率朝着或远离对应控制传动系上激发脉冲的量子门频率调整。
控制设备108还可以包括测量设备，例如读出谐振器。通过测量设备获得的测量结果可以提供给经典处理器104以进行处理和分析。测量设备直接或间接地对量子位的特性执行物理测量，从中可以推断出量子位的状态。
硬件编程：使用不经意进位轨道执行加法操作
图2是用于使用一个或多个进位轨道寄存器分段相加到累加寄存器中的示例处理200的流程图。为了方便，将处理200描述为由位于一个或多个位置的一个或多个经典或量子计算设备的系统执行。例如，根据本说明书适当编程的图1的量子计算系统，例如，系统100，可执行处理200。处理200可作为涉及计数或累加的任何量子算法/计算的子程序执行。
累加寄存器包括第一数量n个量子位。累加寄存器中的每个量子位表示第一二进制数的相应位，因此累加寄存器的状态表示第一二进制数，例如，以小端2s补码整数格式。第一数量的量子位可以根据位重要性的增加进行排序。例如，累加寄存器中的第一(低)量子位可对应于第一二进制数的最低有效位，累加寄存器中的最后(高)量子位可对应于第一二进制数的最高有效位。
每个进位轨道寄存器包括相应数量的量子位。在一些实现中，每个进位轨道寄存器可以包括相同数量m的量子位。每个进位轨道寄存器中的每个量子位表示相应二进制数的相应位，因此每个进位轨道寄存器的状态表示相应的二进制数，例如，以小端2s补码整数格式。
系统在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器插入累加寄存器中(步骤202)。例如，系统可加长累加寄存器的大小(即，增加量子位的总数)，然后为不同的目的指定加长寄存器的部分，例如累加寄存器部分和进位轨道寄存器部分。在本示例中，加长寄存器不能像正常整数寄存器一样操作，并且在操作过程中，分段相加的片段被添加到正确的对应片段并且进位到适当的轨道上。
在一些实现中，可以在累加寄存器中以均匀间隔插入预定数量的进位轨道寄存器。也就是说，对于长度n的累加寄存器，长度m的进位轨道寄存器可以插入到累加寄存器的每个量子位位置，其是s的倍数，但不在累加寄存器末端的s个量子位位置内。因此，累加寄存器将具有总共
Figure BDA0003281661910000061
进位轨道寄存器。轨道长度m可以至少与出现的进位数的对数，即片段数量s乘以加法数量A。实际上，加法数量A可能是问题大小n中的多项式，寄存器大小也可以是n中的多项式。这意味着m在长度上至少可以相对于n是对数的。
图3A示出用于将进位轨道寄存器添加到累加寄存器的示例电路图300。在电路图300中，长度为m的进位轨道寄存器302在位位置p添加到大小为n的累加寄存器304。累加寄存器的低部分306包括p量子位。累加寄存器的高部分308包括n-p量子位。相较于对应于第一二进制数的较高有效位的累加寄存器的高部分308，累加寄存器的低部分306对应于第一二进制数的较低有效位。如下面参考示例处理200的步骤204所述，进位轨道寄存器302中的每个量子位在正态下初始化。
图3B示出用于将多个进位轨道寄存器添加到累加寄存器的示例电路图350。在电路图350中，将三个进位轨道寄存器352、354、356以相等的间隔添加到大小为n的累加寄存器358。每个进位轨道寄存器352-356包括s个量子位。每个进位轨道寄存器中的每个量子位在正态下初始化，如下面参考示例处理200的步骤204所述。
第一进位轨道寄存器352在位位置s处被添加到累加寄存器358，以到累加寄存器。第二进位轨道寄存器354在位位置2s处被添加。第三进位轨道寄存器356在位位置3s处被添加。
在添加三个进位轨道寄存器352-356之后，累加寄存器358被划分为多个部分360-366。部分360表示累加寄存器的低部分，对应于第一二进制数的s最低有效位。部分362表示第一部分，该第一部分在第一进位轨道寄存器352已经被插入的量子位位置s之后开始，并且在第二进位轨道寄存器354已经被插入的量子位位置(即，量子位位置2s)之前的量子位位置结束。部分364表示第二部分，该第二部分在第二进位轨道寄存器354已经被插入的量子位位置2s之后开始，并且在第三进位轨道寄存器356已经被插入的位置(即，量子位位置3s)之前的量子位位置结束。部分366表示第三部分，该第三部分在第三进位轨道寄存器356已经被插入的量子位位置3s之后开始，并且在第一二进制数的最高有效位处结束。因为第三部分366是累加寄存器的最后部分，所以它将包括
Figure BDA0003281661910000071
个量子位。
返回图2，系统在正态下初始化每个进位轨道寄存器的每个量子位(步骤204)。
系统对累加寄存器应用一个或多个减法操作(步骤206)。每个减法操作从累加寄存器的如下部分减去相应进位轨道寄存器的状态：该部分从相应初始化进位轨道寄存器被插入的预定量子位位置开始，并在下一插入的进位轨道或第一二进制数的最高有效位之前的量子位位置结束。从累加寄存器的部分减去相应进位轨道寄存器的状态可以包括从累加寄存器的部分的状态值减去轨道状态中编码的值，并更新累加寄存器的部分的状态，以便对新值进行编码。这可以通过从整个累加寄存器中减去进位轨道寄存器乘以2k来执行，其中，k是预定的量子位位置。实际上，这意味着累加寄存器的前k个量子位可以忽略，假装在执行减法时累加寄存器在位置k处的量子位开始(即，位置k实际上是位置0)。
例如，如图3A所示，在将一个进位轨道寄存器302插入累加寄存器304的实现中，系统将一个减法操作310应用于累加寄存器304。减法操作310从累加寄存器的高部分308减去进位轨道寄存器302的状态312。
作为另一示例，如图3B所示，在将多个进位轨道寄存器352-356插入累加寄存器358的实现中，系统将多个减法操作368、372、376应用于累加寄存器358(其中减法操作的数量等于插入的进位轨道寄存器的数量。)第一减法操作368从累加寄存器358的第一部分362减去第一进位轨道寄存器352的状态370。第二减法操作372从累加寄存器358的第二部分364减去第二进位轨道寄存器354的状态374。第三减法操作376从累加寄存器358的第三部分366减去第三进位轨道寄存器356的状态378。
回到图2，因为在步骤204每个进位轨道寄存器的每个量子位在正态下初始化，所以在步骤206对累加寄存器应用多个减法操作之后，累加寄存器的状态大约是具有将实现“正常加法”操作的特征值1的特征向量，即在进位轨道寄存器中加1并从累加寄存器的高半部分减去1。近似值的偏差在进位轨道寄存器的长度上呈指数级小。
系统使用分段相加将一个或多个输入二进制数添加到累加寄存器中(步骤208)。系统将输入二进制数分离为与每个进位轨道寄存器之间的累加寄存器的片段相对应的片段，并对输入二进制数的每个对应片段执行相应加法操作，以将输入二进制数的片段添加到相应累加寄存器的状态，其中加法操作的进位被添加到相应进位轨道寄存器的状态。可以并行执行相同输入二进制数的片段的加法操作。在某些实现中，可以使用Cuccaro的波纹进位加法器操作来执行加法操作，如“A new quantum ripple-carry addition circuit(一种新的量子波纹进位加法电路),”Cuccaro et.al.,arXiv preprint quant-ph/0410184,2004中所述，其公开内容通过引用全部并入本文。
在步骤208之后，累加寄存器和一个或多个进位轨道寄存器的组合状态存储一个或多个输入二进制数相加的结果。图4示出用于使用由不经意进位轨道寄存器406的并行分段相加将数字k 404添加到累加寄存器402中的示例电路图400。示例电路图400的左侧示出加法操作404。示例电路图400的右侧示出在执行示例处理200的步骤202-208之后，累加寄存器的低部分和进位轨道寄存器的组合状态是如何增加k mod 2a，其中，a表示进位轨道的位位置，并且累加寄存器高部分的状态已经增加
Figure BDA0003281661910000091
为了确定一个或多个输入二进制数相加的结果，系统可以首先移除在步骤202插入的一个或多个进位轨道寄存器，然后测量累加寄存器(通过测量累加寄存器中的量子位)以确定一个或多个输入二进制数相加的结果。移除在步骤202插入的一个或多个进位轨道寄存器包括将一个或多个进位轨道寄存器的状态添加到累加寄存器的相应片段，例如，通过反转在步骤206描述的多个减法操作。通过在测量累加寄存器之前移除一个或多个进位轨道寄存器，系统可以确定在步骤304中一个或多个进位轨道寄存器中的每个量子位是否正确初始化，例如，量子位是否在正态下成功初始化，或者初始化是否由于错误或对抗性原因(adversarial grounds)而失败。
可选地，系统可以测量累加寄存器和一个或多个进位轨道寄存器，然后使用经典后处理从累加寄存器的测量状态移除一个或多个进位轨道寄存器的测量状态，以确定一个或多个输入二进制数相加的结果。
执行k分段相加(由进位轨道终止)到累加寄存器的计算成本可以计算如下。不失一般性，假设使用Cuccaro的波纹进位加法器执行加法操作，则一个加法到一个片段的测量深度和Toffoli计数最多为该片段长度的两倍(其中，结束片段长度可以达2s m，片段其余部分可以具有长度s+m)。k个分段相加可以跨分段并行执行，因此跨所有k个加法的总测量深度介于2·(s+m)·k和2·(2s+m)k之间，而总Toffoli计数为2·(n+m·r)·k。
使用目前描述的技术，一个加法操作与一个进位轨道的偏差最多为2-m。此外，每次相加的偏差不大于轨道数量乘以单个轨道引入的偏差-最多r·2-m。整个系列加法的偏差最多为加法次数乘以一次加法的偏差-最多k·r·2-m。寄存器的最终状态与正确输出的编码之间的跟踪距离最多为
Figure BDA0003281661910000092
例如，考虑在位位置1000、2000和3000上具有长度为40的4000位寄存器。如果对寄存器进行一百万个分段相加，则测量深度为2080百万，TopoLi计数为8240百万，距离理想输出的轨迹距离最多为0.34％。
为了执行模加法而不是2s补码加法，可以在模整数的陪集表示中级联不经意进位轨道。就计算成本而言，这相当于在寄存器末尾引入一个附加轨道。因此成本非常相似：测量深度在2·(s+m)·k和2·(2s+m)·k之间，Toffoli计数为n+m·(r+1)，且轨迹距离最多为
Figure BDA0003281661910000101
本说明书和附录中描述的数字和/或量子主题以及数字功能操作和量子操作的实现可以在数字电子电路、合适的量子电路或更一般的量子计算系统中实现，在有形体现的数字和/或量子计算机软件或固件，在数字和/或量子计算机硬件中，包括本说明书中公开的结构及其结构等同物，或它们中的一个或多个的组合。术语“量子计算系统”可包括但不限于量子计算机、量子信息处理系统、量子密码系统或量子模拟器。一般的量子计算系统和具体的量子计算机可以实现或基于不同的量子计算模型和架构。例如，量子计算系统可以基于或由诸如量子电路模型、单向量子计算、绝热量子计算、完整量子计算、模拟量子计算、数字量子计算或拓扑量子计算等模型描述。
本说明书中描述的数字和/或量子主题的实现可以被实现为一个或多个数字和/或量子计算机程序，即，一个或多个数字和/或量子计算机程序指令模块编码在有形非临时存储介质上，由数据处理装置执行或控制其操作。数字和/或量子计算机存储介质可以是机器可读存储设备、机器可读存储基板、随机或串行访问存储设备、一个或多个量子位，或它们中的一个或多个的组合。可选地或另外，程序指令可以编码在能够编码数字和/或量子信息的人工生成的传播信号上，例如，机器生成的电、光或电磁信号，其生成用于编码数字和/或量子信息，用于传输到合适的接收器装置以供数据处理装置执行。
术语量子信息和量子数据是指由量子系统携带、保存或存储的信息或数据，其中最小的非平凡系统是一个量子位，即定义量子信息单元的系统。应理解，术语“量子位”涵盖在对应上下文中可适当近似为两级系统的所有量子系统。这种量子系统可以包括多级系统，例如具有两个或更多级。例如，这样的系统可以包括原子、电子、光子、离子或超导量子位。在许多实现中，计算基础状态用基态和第一激发态标识，然而应当理解，其中计算状态用更高能级激发态标识的其他设置也是可能的。
术语“数据处理装置”是指数字和/或量子数据处理硬件，包括用于处理数字和/或量子数据的各种装置、设备和机器，例如包括可编程数字处理器、可编程量子处理器、数字计算机、量子计算机、多个数字和量子处理器或计算机及其组合。该装置还可以是或进一步包括专用逻辑电路，例如FPGA(现场可编程门阵列)、ASIC(专用集成电路)，或量子模拟器，即设计用于模拟或产生特定量子系统信息的量子数据处理设备。特别是，量子模拟器是一种特殊用途的量子计算机，不具备执行通用量子计算的能力。除了硬件之外，该装置可以可选地包括为数字和/或量子计算机程序创建执行环境的代码，例如，构成处理器固件、协议栈、数据库管理系统、操作系统或其中一个或多个的组合的代码。
数字计算机程序，也可以称为或描述为程序、软件、软件应用、模块、软件模块、脚本或代码，可以用任何形式的编程语言编写，包括编译或解释语言，或声明性或过程性语言，它可以以任何形式部署，包括作为独立程序或作为模块、组件、子程序或其他适合在数字计算环境中使用的单元。量子计算机程序，也可以被称为或描述为程序、软件、软件应用、模块、软件模块、脚本或代码，可以用任何形式的编程语言编写，包括编译或解释语言，或声明性或过程性语言，并翻译成合适的量子编程语言，或者可以用量子编程语言编写，例如QCL或Quipper。
数字和/或量子计算机程序可以但不必对应于文件系统中的文件。程序可以存储在包含其他程序或数据的文件的部分中，例如存储在标记语言文档中的一个或多个脚本、专用于相关程序的单个文件或多个协调文件，例如，存储一个或多个模块、子程序或部分代码的文件。可以部署数字和/或量子计算机程序以在一个数字或一个量子计算机或位于一个站点或分布在多个站点并通过数字和/或量子互连的多个数字和/或量子计算机上执行数据通信网络。量子数据通信网络被理解为可以使用量子系统(例如，量子位)传输量子数据的网络。通常，数字数据通信网络不能传输量子数据，而量子数据通信网络可以同时传输量子数据和数字数据。
本说明书中描述的处理和逻辑流可由一个或多个可编程数字和/或量子计算机执行，在适当情况下，使用一个或多个数字和/或量子处理器操作，通过操作输入数字和/或量子数据以及生成输出执行一个或多个数字和/或量子计算机程序以执行功能。所述处理和逻辑流也可由专用逻辑电路(例如，FPGA或ASIC或量子模拟器)执行，并且所述装置也可实现为专用逻辑电路，或者通过专用逻辑电路或量子模拟器与一个或多个编程数字和/或量子计算机的组合执行。
一个或多个数字和/或量子计算机的系统“被配置为”执行特定操作或动作表示系统已在其上安装软件、固件、硬件或其组合，这些软件、固件、硬件或组合在运行中使系统执行操作或动作。对于一个或多个数字和/或量子计算机程序要被配置为执行特定操作或动作表示一个或多个程序包括当由数字和/或量子数据处理装置执行时使设备执行操作或动作的指令。量子计算机可以从数字计算机接收指令，当由量子计算装置执行时，使装置执行操作或动作。
适用于执行数字和/或量子计算机程序的数字和/或量子计算机可以基于通用或专用数字和/或量子处理器或两者，或任何其他类型的中央数字和/或量子处理单元。通常，中央数字和/或量子处理单元将从只读存储器、随机存取存储器或适用于传输量子数据(例如光子)的量子系统或其组合接收指令和数字和/或量子数据。
数字和/或量子计算机的元件包括用于完成或执行指令的中央处理单元以及用于存储指令和数字和/或量子数据的一个或多个存储器设备。中央处理单元和存储器可由专用逻辑电路或量子模拟器补充或并入其中。通常，数字和/或量子计算机还将包括或操作耦合以从一个或多个大容量存储设备接收数字和/或量子数据，或将数字和/或量子数据传输到一个或多个大容量存储设备，或两者，大容量存储设备用于存储数字和/或量子数据，例如，磁、磁光盘、光盘或者适合存储量子信息的量子系统。然而，数字和/或量子计算机不需要此类设备。
适于存储数字和/或量子计算机程序指令和数字和/或量子数据的数字和/或量子计算机可读介质包括所有形式的非易失性数字和/或量子存储器、介质和存储器设备，包括例如半导体存储器装置，例如EPROM、EEPROM和闪存装置；磁盘，例如内部硬盘或可移动磁盘；磁光盘；CD-ROM和DVD-ROM光盘；和量子系统，例如被俘获的原子或电子。据了解，量子存储器是能够以高保真度和高效率长时间存储量子数据的设备，例如，光用于传输的光-物质界面以及用于存储和保存量子数据的量子特征(诸如叠加或量子相干)的物质。
可以在数字和/或量子计算机程序产品中实现对本说明书中描述的各种系统或其部分的控制，该数字和/或量子计算机程序产品包括存储在一个或多个非暂时性机器可读存储介质上并且在一个或多个数字和/或量子处理设备上可执行的指令。本说明书中描述的系统或其部分可各自实现为装置、方法或系统，其可包括一个或多个数字和/或量子处理设备和存储器，以存储执行本说明书中描述的操作的可执行指令。
虽然本说明书包含许多特定的实现细节，但这些细节不应被解释为对可能要求的范围的限制，而应被解释为对可能特定于特定实现的特性的描述。本说明书中在单独实现的上下文中描述的某些特性也可以在单个实现中组合实现。相反，在单个实现的上下文中描述的各种特征也可以在多个实现中单独实现或在任何合适的子组合中实现。此外，尽管上述特征可被描述为在某些组合中起作用，甚至最初被要求如此，但在某些情况下，可从所要求的组合中删除来自所要求的组合的一个或多个特征，并且所要求的组合可被指向子组合或子组合的变型。
类似地，虽然在附图中以特定顺序描述操作，但这不应理解为要求以所示的特定顺序或顺序执行此类操作，或要求执行所有图示操作以实现期望结果。在某些情况下，多任务和并行处理可能是有利的。此外，上述实现中的各种系统模块和组件的分离不应理解为在所有实现中都需要这种分离，并且应当理解，所描述的程序组件和系统通常可以集成在单个软件产品中，或者封装到多个软件产品中。
已经描述了主题的特定实现。其他实现在所附权利要求的范围内。例如，权利要求中记载的动作可以以不同的顺序执行并且仍然实现期望的结果。作为一个示例，附图中描绘的处理不一定需要所示的特定顺序或连续顺序来实现期望的结果。在某些情况下，多任务和并行处理可能是有利的。

Claims (14)

1.一种使用一个或多个进位轨道寄存器分段相加到累加寄存器的方法，其中，累加寄存器包括第一多个量子位，其中每个量子位表示第一二进制数的相应位，并且其中，每个进位轨道寄存器包括表示相应二进制数的多个量子位，所述方法包括：
在累加寄存器的相应预定量子位位置将所述一个或多个进位轨道寄存器分别插入累加寄存器；
在正态下初始化每个进位轨道寄存器的每个量子位；
将一个或多个减法运算应用于累加寄存器，其中，每个减法运算从累加寄存器的部分减去相应进位轨道寄存器的状态，所述部分从相应初始化进位轨道寄存器被插入的预定量子位位置开始并且在下一进位轨道被插入或第一二进制数的最高有效位之前的量子位位置结束；以及
使用分段相加将一个或多个输入二进制数添加到累加寄存器中。
2.根据权利要求1所述的方法，其中，使用分段相加将所述一个或多个输入二进制数添加到累加寄存器中包括：
将输入二进制数分离为与在每个进位轨道寄存器之间的累加寄存器的部分相对应的片段，以及
对输入二进制数的每个对应片段执行相应的加法运算，以将输入二进制数的所述片段添加到相应累加寄存器的部分的状态，其中加法操作的进位被添加到相应进位轨道寄存器的状态。
3.根据权利要求1所述的方法，其中，在累加寄存器的相应预定量子位位置将所述一个或多个进位轨道寄存器插入累加寄存器包括以均匀间隔插入预定数量的进位轨道寄存器。
4.根据权利要求1所述的方法，其中，从累加寄存器的部分减去相应进位轨道寄存器的状态，其中累加寄存器的所述部分从相应初始化进位轨道寄存器被插入的预定量子位位置开始并在下一进位轨道被插入或第一二进制数的最高有效位之前的量子位位置处结束，包括：
从累加寄存器的所述部分的状态值减去在进位轨道寄存器的状态中编码的值，以及
更新累加寄存器的所述部分的状态以编码新值。
5.根据权利要求1所述的方法，还包括：
将所述一个或多个进位轨道寄存器的状态添加到累加寄存器的相应部分；以及
测量累加寄存器以确定所述一个或多个输入二进制数相加的结果。
6.根据权利要求5所述的方法，还包括确定所述一个或多个进位轨道寄存器中的每个量子位是否正确初始化。
7.根据权利要求1所述的方法，还包括：
测量累加寄存器和所述一个或多个进位轨道寄存器；以及
通过经典处理将所述一个或多个进位轨道寄存器的状态从累加寄存器的状态中移除，以确定分段相加的结果。
8.根据权利要求1所述的方法，其中，对相同输入二进制数的片段并行执行加法运算。
9.根据权利要求1所述的方法，其中：所述第一多个量子位中的每个量子位表示以小端2s补码整数格式存储的第一二进制数的相应位，相应进位轨道寄存器中的每个量子位表示以小端2s补码整数格式存储的相应二进制数。
10.根据权利要求1所述的方法，其中，加法运算包括2s补码加法操作。
11.根据权利要求1所述的方法，其中，加法运算包括模块化加法操作。
12.一种装置，包括：
一个或多个经典计算处理器；以及
量子计算硬件，与所述一个或多个经典处理器进行数据通信，
其中，所述装置被配置为执行前述权利要求中任一项所述的方法。
13.根据权利要求12所述的装置，其中，量子计算硬件包括：
累加寄存器，包括第一多个量子位；
一个或多个进位轨道寄存器，每个进位轨道寄存器包括相应的多个量子位；
多个控制装置，被配置为操作所述第一多个量子位和所述相应的多个量子位。
14.根据权利要求13所述的装置，其中，累加寄存器包括第一多个量子位，其中每个量子位表示第一二进制数的相应位，并且其中每个进位轨道寄存器包括表示相应二进制数的多个量子位。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3080180A1 (en) * 2018-04-17 2019-10-24 Google Llc Methods and apparatus for performing phase operations
US11086665B2 (en) * 2018-10-22 2021-08-10 Red Hat, Inc. Scheduling services for quantum computing
CA3135494C (en) * 2019-03-29 2024-02-27 Google Llc Surface code computations using auto-ccz quantum states
US11093850B1 (en) * 2020-08-26 2021-08-17 Abu Dhabi University Quantum random access memory
US11625639B2 (en) 2020-09-28 2023-04-11 Beit Inc. Controllable quantum logic gates with measurement and methods for use therewith
US11777505B2 (en) 2020-09-28 2023-10-03 Beit Inc. Controllable quantum logic gates and methods for use therewith
US11146339B1 (en) * 2020-10-07 2021-10-12 Oxford University Innovation Limited Method of operating a quantum information processing system
US11741279B2 (en) * 2020-11-13 2023-08-29 Amazon Technologies, Inc. Toffoli gate distillation from Toffoli magic states
US11681845B2 (en) 2021-01-28 2023-06-20 International Business Machines Corporation Quantum circuit valuation
CN115409192A (zh) * 2021-05-26 2022-11-29 腾讯科技（深圳）有限公司 量子比特的奇偶校验方法、超导量子芯片
US11294797B1 (en) 2021-06-22 2022-04-05 Classiq Technologies LTD. Debugger for quantum computers
CN114429096B (zh) * 2022-04-06 2022-06-24 北京中科弧光量子软件技术有限公司 量子电路的故障仿真方法、系统、存储介质和电子设备
US20230401474A1 (en) * 2022-06-14 2023-12-14 Microsoft Technology Licensing, Llc DOUBLY CONTROLLED iX CIRCUIT
US20230401470A1 (en) * 2022-06-14 2023-12-14 Microsoft Technology Licensing, Llc Combined table lookup at quantum computing device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3937941A (en) * 1974-11-27 1976-02-10 Signetics Corporation Method and apparatus for packed BCD sign arithmetic employing a two's complement binary adder
CN1276939A (zh) * 1997-10-24 2000-12-13 夸尔柯姆股份有限公司 产生加密流密码的方法和设备
US20130311531A1 (en) * 2012-05-17 2013-11-21 Samsung Electronics Co., Ltd. Modular arithmatic unit and secure system including the same
TW201625925A (zh) * 2014-09-29 2016-07-16 濟奧美股份有限公司 使用碰撞計算之非侵入性血糖及其他分析物偵測及測量之系統及方法
CN108475346A (zh) * 2015-11-12 2018-08-31 谷歌有限责任公司 神经随机访问机器
CN109074518A (zh) * 2015-12-30 2018-12-21 谷歌有限责任公司 多个本征值的量子相位估计

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133173B2 (en) * 2004-07-26 2006-11-07 Hewlett-Packard Development Company, L.P. Nonlinear electromagnetic quantum information processing
US9081608B2 (en) 2012-05-19 2015-07-14 Digital System Research Inc. Residue number arithmetic logic unit
US8995797B2 (en) * 2013-07-31 2015-03-31 The United States Of America As Represented By The Secretary Of The Air Force Periodic probabilistic two-dimensional cluster state generator with arbitrary interconnections
US9264148B2 (en) * 2013-09-19 2016-02-16 The United States Of America As Represented By The Secretary Of The Air Force Two dimensional photonic cluster state generator from sequential photons with multiple entanglement gates
WO2015188025A1 (en) * 2014-06-06 2015-12-10 Microsoft Technology Licensing, Llc Quantum algorithms for arithmetic and function synthesis
CA2983880A1 (en) 2015-05-05 2016-11-10 Kyndi, Inc. Quanton representation for emulating quantum-like computation on classical processors
EP3113084B1 (en) * 2015-06-29 2020-12-09 Parity Quantum Computing GmbH Quantum processing device and method
US10068183B1 (en) 2017-02-23 2018-09-04 Edico Genome, Corp. Bioinformatics systems, apparatuses, and methods executed on a quantum processing platform
SG11201805577XA (en) * 2016-01-15 2018-07-30 Univ Yale Techniques for manipulation of two-qubit quantum states and related systems and methods
US10146535B2 (en) 2016-10-20 2018-12-04 Intel Corporatoin Systems, apparatuses, and methods for chained fused multiply add
JP2020513610A (ja) * 2016-11-10 2020-05-14 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ 一般化された量子チャンネル
US10423887B2 (en) * 2016-11-23 2019-09-24 Microsoft Technology Licensing, Llc Compilation, memory management, and fault localization with ancillas in an unknown state
US10404287B2 (en) * 2017-03-20 2019-09-03 Microsoft Technology Licensing, Llc Magic state distillation with low space overhead and asymptotic input count
CN111373421B (zh) 2017-09-08 2023-12-26 谷歌有限责任公司 具有减少的t门计数的量子电路
US11157826B2 (en) * 2018-06-08 2021-10-26 University Of Maryland, College Park Parallel multi-qubit operations on a universal ion trap quantum computer
US11694103B2 (en) * 2018-09-19 2023-07-04 Microsoft Technology Licensing, Llc Quantum-walk-based algorithm for classical optimization problems
US11531922B2 (en) * 2018-09-27 2022-12-20 Intel Corporation Apparatus and method for scalable qubit addressing
US10997337B2 (en) * 2018-10-30 2021-05-04 Microsoft Technology Licensing, Llc Trading t-gates for qubits in arbitrary state and unitary synthesis
WO2020113095A1 (en) * 2018-11-29 2020-06-04 Google Llc Magic state factory constructions for producing ccz and t states
GB201903884D0 (en) * 2019-03-21 2019-05-08 Quantum Motion Tech Limited Architectures for quantum information processing
CA3135494C (en) * 2019-03-29 2024-02-27 Google Llc Surface code computations using auto-ccz quantum states
US11699002B2 (en) * 2020-05-28 2023-07-11 Microsoft Technology Licensing, Llc Separable-state simulation of quantum program code

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3937941A (en) * 1974-11-27 1976-02-10 Signetics Corporation Method and apparatus for packed BCD sign arithmetic employing a two's complement binary adder
CN1276939A (zh) * 1997-10-24 2000-12-13 夸尔柯姆股份有限公司 产生加密流密码的方法和设备
US20130311531A1 (en) * 2012-05-17 2013-11-21 Samsung Electronics Co., Ltd. Modular arithmatic unit and secure system including the same
TW201625925A (zh) * 2014-09-29 2016-07-16 濟奧美股份有限公司 使用碰撞計算之非侵入性血糖及其他分析物偵測及測量之系統及方法
CN108475346A (zh) * 2015-11-12 2018-08-31 谷歌有限责任公司 神经随机访问机器
CN109074518A (zh) * 2015-12-30 2018-12-21 谷歌有限责任公司 多个本征值的量子相位估计

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
C ZALKA: "Fast versions of Shor’s quantum factoring algorithm", 25 June 1998 (1998-06-25), pages 1 - 37 *

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