CN115409192A - 量子比特的奇偶校验方法、超导量子芯片 - Google Patents

量子比特的奇偶校验方法、超导量子芯片 Download PDF

Info

Publication number
CN115409192A
CN115409192A CN202110580249.4A CN202110580249A CN115409192A CN 115409192 A CN115409192 A CN 115409192A CN 202110580249 A CN202110580249 A CN 202110580249A CN 115409192 A CN115409192 A CN 115409192A
Authority
CN
China
Prior art keywords
qubit
parameter
determining
point frequency
operating point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110580249.4A
Other languages
English (en)
Other versions
CN115409192B (zh
Inventor
顾秀
淮赛男
安硕明
张贞兴
周宇
徐雄
张胜誉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tencent Technology Shenzhen Co Ltd
Original Assignee
Tencent Technology Shenzhen Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tencent Technology Shenzhen Co Ltd filed Critical Tencent Technology Shenzhen Co Ltd
Priority to CN202110580249.4A priority Critical patent/CN115409192B/zh
Priority to EP21938140.7A priority patent/EP4131087A4/en
Priority to PCT/CN2021/124348 priority patent/WO2022247107A1/zh
Priority to US18/050,281 priority patent/US11972326B2/en
Publication of CN115409192A publication Critical patent/CN115409192A/zh
Application granted granted Critical
Publication of CN115409192B publication Critical patent/CN115409192B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/20—Models of quantum computing, e.g. quantum circuits or universal quantum computers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/70—Quantum error correction, detection or prevention, e.g. surface codes or magic state distillation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

本发明提供了一种量子比特的奇偶校验方法、装置、超导量子芯片以及存储介质，方法包括：本发明为量子比特激发状态测量环境中配置测量系统，基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验，由此，通过发明所提供的量子比特的奇偶校验方法，不但可以实现对超导量子比特的激发状态的奇偶性的准确检测，有效提升检测速度，同时超导量子芯片不需要增加额外的元器件，与现行量子处理器的架构完全兼容，减少了硬件成本，提升量子处理器性能，有利于超导量子芯片的大规模推广。

Description

量子比特的奇偶校验方法、超导量子芯片
技术领域
本发明涉及信号处理技术，尤其涉及一种量子比特的奇偶校验方法、装置、超导量子芯片及存储介质。
背景技术
超导芯片上的量子比特(Qubit quantum bit)是量子态的载体，携带有量子信息。超导量子计算具有运行速度快的优点，得到人们广泛应用，量子计算分为单比特逻辑门计算和两比特逻辑门计算，两比特逻辑门包括量子态交换操作、受控非门操作(CNOTcontrolled NOT gate operation)以及受控相位门操作(CZ controlled phase gateoperation)等。超导量子芯片使用中，在进行大规模量子计算时，量子纠错通常通过多量子比特的纠缠态来编码信息，同时，多量子比特的纠缠态常被用于在量子纠错过程中编码信息，同时多量子比特的纠缠态也是奇偶校验算符的本征态，发生错误时，量子态离开其编码空间，因此量子比特奇偶校验对量子纠错过程中的错误症状识别至关重要。由于奇偶校验必须在量子比特的退相干时间内重复进行，并且为避免引入额外错误，需要奇偶校验子空间内的状态保持不变，因此如何在短时间内进行准确地多比特进行奇偶校验，并保证奇偶校验子空间完好无损对于超导量子芯片的使用是非常重要的。
发明内容
有鉴于此，本发明实施例提供一种量子比特的奇偶校验方法、装置、超导量子芯片及存储介质，本发明实施例的技术方案是这样实现的：
本发明实施例提供了一种量子比特的奇偶校验方法，所述方法包括：
为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；
确定所述第一数据量子比特的第一工作点频率参数；
确定所述第二数据量子比特的第二工作点频率参数；
确定所述辅助量子比特的第三工作点频率参数；
基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；
根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
本发明实施例还提供了一种量子比特的奇偶校验装置，所述装置包括：
信号传输模块，用于为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；
信号处理模块，用于确定所述第一数据量子比特的第一工作点频率参数；
所述信号处理模块，用于确定所述第二数据量子比特的第二工作点频率参数；
所述信号处理模块，用于确定所述辅助量子比特的第三工作点频率参数；
所述信号处理模块，用于基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；
所述信号处理模块，用于根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
上述方案中，
所述信号处理模块，用于确定所述第一数据量子比特与所述辅助量子比特之间的第一耦合强度；
所述信号处理模块，用于确定所述第二数据量子比特与所述辅助量子比特之间的第二耦合强度；
所述信号处理模块，用于确定所述第一数据量子比特与所述第二数据量子比特之间的耦合强度为0；
所述信号处理模块，用于根据所述第一耦合强度和所述第二耦合强度，对所述第一数据量子比特、第二数据量子比特以及辅助量子比特的位置进行调整。
上述方案中，
所述信号处理模块，用于确定所述第一数据量子比特的第一本征频率参数和第一非谐性参数，基于所述第一本征频率参数和第一非谐性参数，确定所述第一数据量子比特的第一比特能级；
所述信号处理模块，用于确定所述第二数据量子比特的第二本征频率参数和第二非谐性参数，基于所述第二本征频率参数和第二非谐性参数，确定所述第二数据量子比特的第二比特能级；
所述信号处理模块，用于确定所述辅助量子比特的第三本征频率参数和第三非谐性参数，基于所述第三本征频率参数和第三非谐性参数，确定辅助量子比特的第三比特能级。
上述方案中，
所述信号处理模块，用于当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
所述信号处理模块，用于第三本征频率参数和第三非谐性参数的加和等于第一本征频率参数，并且所述第三本征频率参数和第三非谐性参数的加和等于第二本征频率参数时，
所述信号处理模块，用于确定所述量子比特激发状态测量环境相匹配的逻辑门为控制泡利Z门；
所述信号处理模块，用于为所述第一数据量子比特和所述辅助量子比特配置第一控制泡利Z门；
所述信号处理模块，用于为所述第二数据量子比特和所述辅助量子比特配置第二控制泡利Z门。
上述方案中，
所述信号处理模块，用于根据所述第一控制泡利Z门和所述第二控制泡利Z 门，确定所述测量系统的第一哈密顿量参数；
所述信号处理模块，用于基于所述测量系统中的哈达玛门，对所述第一哈密顿量参数进行调整，得到第二哈密顿量参数；
所述信号处理模块，用于通过对所述第二哈密顿量参数进行宇称测量，得到对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验的第一奇偶校验结果。
上述方案中，
所述信号处理模块，用于当所述输入态相位不变时，对所述第二哈密顿量参数进行转换处理，得到第三哈密顿量参数；
所述信号处理模块，用于根据所述第三哈密顿量参数，确定所述辅助量子比特的状态；
所述信号处理模块，用于当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；
所述信号处理模块，用于当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。
上述方案中，
所述信号处理模块，用于当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
所述信号处理模块，用于第三本征频率参数等于第一本征频率参数，并且所述第三本征频率参数等于第二本征频率参数时，
所述信号处理模块，用于确定所述量子比特激发状态测量环境相匹配的逻辑门为iSwap门；
所述信号处理模块，用于为所述第一数据量子比特和所述辅助量子比特配置第一iSwap门；
所述信号处理模块，用于为所述第二数据量子比特和所述辅助量子比特配置第二iSwap门。
上述方案中，
所述信号处理模块，用于根据所述第一iSwap门和所述第二iSwap门，确定所述测量系统的第四哈密顿量参数；
所述信号处理模块，用于基于所述测量系统中的哈达玛门，对所述第四密顿量参数进行调整，得到第五哈密顿量参数；
所述信号处理模块，用于当所述输入态相位不变时，对所述第五哈密顿量参数进行转换处理，得到第六哈密顿量参数；
所述信号处理模块，用于根据所述第六哈密顿量参数，确定所述辅助量子比特的状态；
所述信号处理模块，用于当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；
所述信号处理模块，用于当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。
本发明实施例还提供了一种超导量子芯片，所述超导量子芯片包括：
存储器，用于存储可执行指令；
处理器，用于运行所述存储器存储的可执行指令时，实现前述的量子比特的奇偶校验方法。
本发明实施例还提供了一种计算机可读存储介质，存储有可执行指令，所述可执行指令被处理器执行时实现前序的量子比特的奇偶校验方法。
本发明实施例具有以下有益效果：
本发明为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；确定所述第一数据量子比特的第一工作点频率参数；确定所述第二数据量子比特的第二工作点频率参数；确定所述辅助量子比特的第三工作点频率参数；基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验，由此，通过发明所提供的量子比特的奇偶校验方法，不但可以实现对超导量子比特的激发状态的奇偶性的准确检测，有效提升检测速度，同时超导量子芯片不需要增加额外的元器件，与现行量子处理器的架构完全兼容，减少了硬件成本，提升量子处理器性能，有利于超导量子芯片的大规模推广。
附图说明
图1为本发明实施例提供的量子比特的奇偶校验方法的使用场景示意图；
图2为本发明实施例提供的量子比特的奇偶校验装置的组成结构示意图；
图3为直接利用腔进行奇偶校验的过程示意图；
图4为间接借助辅助量子比特作分立两比特门操作进行奇偶校验的过程示意图；
图5为本发明实施例中量子比特的奇偶校验一个可选的过程示意图；
图6为本发明实施例中测量系统以及对应的比特能级示意图；
图7为本发明实施例中控制泡利Z门的奇偶校验示意图；
图8为本发明实施例中iSwap门的奇偶校验示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，所描述的实施例不应视为对本发明的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
对本发明实施例进行进一步详细说明之前，对本发明实施例中涉及的名词和术语进行说明，本发明实施例中涉及的名词和术语适用于如下的解释。
1)响应于，用于表示所执行的操作所依赖的条件或者状态，当满足所依赖的条件或状态时，所执行的一个或多个操作可以是实时的，也可以具有设定的延迟；在没有特别说明的情况下，所执行的多个操作不存在执行先后顺序的限制。
2)基于，用于表示所执行的操作所依赖的条件或者状态，当满足所依赖的条件或状态时，所执行的一个或多个操作可以是实时的，也可以具有设定的延迟；在没有特别说明的情况下，所执行的多个操作不存在执行先后顺序的限制。
3)超导量子比特，利用约瑟夫森结形成的超导量子电路。
4)超导量子芯片(superconducting quantum chip)：超导量子计算机的中央处理器。量子计算机是利用量子力学原理来进行计算的一种机器。基于量子力学的叠加原理和量子纠缠，量子计算机具有较强的并行处理能力，可以解决一些经典计算机难以计算的问题。超导量子比特的零电阻特性及与集成电路接近的制造工艺，使得利用超导量子比特构建的量子计算体系是目前最有希望实现实用量子计算的体系之一。
5)奇偶校验(parity measurement)：检验处于激发态├|1>的量子比特数目为奇数还是偶数。
6)奇偶校验算子：也称稳定子生成元(stabilizer generator)，量子噪声(错误)的发生会改变某些稳定子生成元的本征值，从而可以根据这些信息进行量子纠错。
7)错误症状(error syndrome)：当没有错误时，稳定子生成元的本征值为0；当量子噪声发生时，某些纠错码的稳定子生成元(奇偶校验算子)的本征值会变成1，这些0，1症状比特构成的比特串称为错误症状。
8)奇偶校验电路：又称症状测量电路，是获取错误症状的量子线路。一般情况下，该电路自身会有被噪声污染。
下面对本发明实施例所提供的量子比特的奇偶校验方法进行说明，其中，图1为本发明实施例提供的量子比特的奇偶校验方法的使用场景示意图，参见图1，其中，超导量子计算机是一种使用量子逻辑进行通用计算的设备。相比传统计算机，超导量子计算机在解决一些特定问题时运算效率可大幅提高，因而受到广泛关注。超导量子芯片可以利用相关的半导体工艺技术实现大规模的集成，同时，超导量子比特在相互作用控制、选择性操作以及纠错等进行量子计算所需要的关键性指标方面展现出较其他物理体系更为优越的性能，是最有希望实现超导量子计算机的平台之一。具体来说，超导量子计算机主要包括超导量子芯片和用于芯片控制和测量的硬件系统，硬件系统主要包括各种微波频段的信号发生器和和各种微波频段的器件，包括不限于滤波器、放大器、隔离器等，以及配备微波传输线的稀释制冷机。超导量子芯片使用中，在进行大规模量子计算时，量子纠错通常通过多量子比特的纠缠态来编码信息，同时，量子纠错也是奇偶校验算符的本征态。发生错误时，量子态离开其编码空间，因此量子比特奇偶校验对量子纠错过程中的错误症状识别至关重要。由于奇偶校验必须在量子比特的退相干时间内重复进行，并且为避免引入额外错误，需要奇偶校验子空间内的状态保持不变，因此如何在短时间内进行准确地多比特进行奇偶校验，并保证奇偶校验子空间完好无损对于超导量子芯片的使用是非常重要的。
下面对本发明实施例的量子比特的奇偶校验装置的结构做详细说明，量子比特的奇偶校验装置可以各种形式来实施，如带有量子比特的奇偶校验装置处理功能的超导量子芯片，也可以为设置有量子比特的奇偶校验装置处理功能的集成芯片，例如前序图1中的超导量子芯片200。图2为本发明实施例提供的量子比特的奇偶校验装置的组成结构示意图，可以理解，图2仅仅示出了量子比特的奇偶校验装置的示例性结构而非全部结构，根据需要可以实施图2示出的部分结构或全部结构。
本发明实施例提供的量子比特的奇偶校验装置包括：至少一个处理器201、存储器202、用户接口203和至少一个网络接口204。量子比特的奇偶校验装置中的各个组件通过总线系统205耦合在一起。可以理解，总线系统205用于实现这些组件之间的连接通信。总线系统205除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图2中将各种总线都标为总线系统205。
其中，用户接口203可以包括显示器、键盘、鼠标、轨迹球、点击轮、按键、按钮、触感板或者触摸屏等。
可以理解，存储器202可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。本发明实施例中的存储器202能够存储数据以支持终端中的超导量子芯片中的操作。这些数据的示例包括：用于在终端的超导量子芯片上操作的任何计算机程序，如操作系统和应用程序。其中，操作系统包含各种系统程序，例如框架层、核心库层、驱动层等，用于实现各种基础业务以及处理基于硬件的任务。应用程序可以包含各种应用程序。
在一些实施例中，本发明实施例提供的量子比特的奇偶校验装置可以采用软硬件结合的方式实现，作为示例，本发明实施例提供的量子比特的奇偶校验装置可以是采用硬件译码处理器形式的处理器，其被编程以执行本发明实施例提供的量子比特的奇偶校验方法。例如，硬件译码处理器形式的处理器可以采用一个或多个应用专用集成电路(ASIC，Application Specific Integrated Circui t)、DSP、可编程逻辑器件(PLD，ProgrammableLogic Device)、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)、现场可编程门阵列 (FPGA，Field-Programmable Gate Array)或其他电子元件。
作为本发明实施例提供的量子比特的奇偶校验装置采用软硬件结合实施的示例，本发明实施例所提供的量子比特的奇偶校验装置可以直接体现为由处理器201执行的软件模块组合，软件模块可以位于存储介质中，存储介质位于存储器202，处理器201读取存储器202中软件模块包括的可执行指令，结合必要的硬件(例如，包括处理器201以及连接到总线205的其他组件)完成本发明实施例提供的量子比特的奇偶校验方法。
作为示例，处理器201可以是一种超导电子芯片，具有信号的处理能力，例如通用处理器、数字信号处理器(DSP，Digital Signal Processor)，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，其中，通用处理器可以是微处理器或者任何常规的处理器等。
作为本发明实施例提供的量子比特的奇偶校验装置采用硬件实施的示例，本发明实施例所提供的装置可以直接采用硬件译码处理器形式的处理器201来执行完成，例如，被一个或多个应用专用集成电路(ASIC，Application Specifi c Integrated Circuit)、DSP、可编程逻辑器件(PLD，Programmable Logic Devi ce)、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)、现场可编程门阵列(FPGA，Field-ProgrammableGate Array)或其他电子元件执行实现本发明实施例提供的量子比特的奇偶校验方法。
本发明实施例中的存储器202用于存储各种类型的数据以支持量子比特的奇偶校验装置的操作。这些数据的示例包括：用于在量子比特的奇偶校验装置上操作的任何可执行指令，如可执行指令，实现本发明实施例的从量子比特的奇偶校验方法的程序可以包含在可执行指令中。
在另一些实施例中，本发明实施例提供的量子比特的奇偶校验装置可以采用软件方式实现，图2示出了存储在存储器202中的量子比特的奇偶校验装置，其可以是程序和插件等形式的软件，并包括一系列的模块，作为存储器202中存储的程序的示例，可以包括量子比特的奇偶校验装置，量子比特的奇偶校验装置中包括以下的软件模块信号传输模块2081和信号处理模块2082。当量子比特的奇偶校验装置中的软件模块被处理器201读取到RAM中并执行时，将实现本发明实施例提供的量子比特的奇偶校验方法，其中，量子比特的奇偶校验装置中各个软件模块的功能，包括：
信号传输模块2081，用于为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特。
信号处理模块2082，用于确定所述第一数据量子比特的第一工作点频率参数。
所述信号处理模块2082，用于确定所述第二数据量子比特的第二工作点频率参数。
所述信号处理模块2082，用于确定所述辅助量子比特的第三工作点频率参数。
所述信号处理模块2082，用于基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门。
所述信号处理模块2082，用于根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
在介绍本申请所提出的量子比特的奇偶校验方法之前，首先对相关技术的量子比特的奇偶校验方式进行介绍，具体来说，参考图3，图3为直接利用腔进行奇偶校验的过程示意图，如图3所示，直接奇偶校验的关键是将多个数据量子比特的宇称信息映射到与其直接耦合且可被直接测量的读取腔上。利用腔量子电动力学的色散相互作用，通过观测读取腔的频率移动信息，即可进行比特联合奇偶校验。这种方案需要一个读取腔同时与多个比特进行耦合，且通常会配合高效率的单光子探测器和高放大率的参量放大器来使用，或者直接用参量驱动的非线性谐振腔进行读取。这一方式的缺陷在于，(1)对单光子探测器和参量放大器有很高的要求；(2)通常需要一个读取腔与多个量子比特同时耦合，或者需要对读取腔引入非线性来进行参量放大，与目前常用的量子处理器方案不兼容，需要引入额外的器件或设计。(3)为了减小以谐振腔为媒介的两比特之间的耦合，比特之间需要大失谐，当比特数目较多时，存在不可避免的频率拥挤问题。(4)由于谐振腔耗散通常较大，直接奇偶校验的方式不利于重复进行，电路深度较低。
参考图4，图4为间接借助辅助量子比特作分立两比特门操作进行奇偶校验的过程示意图，如图4所示，间接奇偶校验的系统中包含多个数据量子比特和一个辅助量子比特，通常通过在辅助量子比特和每个数据量子比特之间分别进行两比特受控非门操作，最后通过对辅助量子比特的测量结果得到数据量子比特的联合奇偶校验信息。这一方式的缺陷在于，需要在辅助量子比特与每个数据量子比特之间顺序作分立的两比特受控非门，使得多比特的联合奇偶校验时间延长，门误差累积，算法保真度降低，在比特有限的相干时间内可重复进行奇偶校验的次数降低，电路深度较低，使得量子芯片性能降低。
为了克服上述缺陷，参考图5，图5为本发明实施例中量子比特的奇偶校验一个可选的过程示意图，具体包括以下步骤：
步骤501：为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特。
参考图6，图6为本发明实施例中测量系统以及对应的比特能级示意图，其中，为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特，可以通过以下方式实现：
确定所述第一数据量子比特与所述辅助量子比特之间的第一耦合强度；确定所述第二数据量子比特与所述辅助量子比特之间的第二耦合强度；确定所述第一数据量子比特与所述第二数据量子比特之间的耦合强度为0；根据所述第一耦合强度和所述第二耦合强度，对所述第一数据量子比特、第二数据量子比特以及辅助量子比特的位置进行调整。
在配置完成测量系统所包括的第一数据量子比特、第二数据量子比特以及辅助量子比特之后，可以确定所述第一数据量子比特的第一本征频率参数和第一非谐性参数，基于所述第一本征频率参数和第一非谐性参数，确定所述第一数据量子比特的第一比特能级；确定所述第二数据量子比特的第二本征频率参数和第二非谐性参数，基于所述第二本征频率参数和第二非谐性参数，确定所述第二数据量子比特的第二比特能级；确定所述辅助量子比特的第三本征频率参数和第三非谐性参数，基于所述第三本征频率参数和第三非谐性参数，确定辅助量子比特的第三比特能级。
步骤502：确定所述第一数据量子比特的第一工作点频率参数。
步骤503：确定所述第二数据量子比特的第二工作点频率参数。
步骤504：确定所述辅助量子比特的第三工作点频率参数。
其中，第一数据量子比特可以记为Q1，第二数据量子比特可以记为Q2，辅助量子比特可以记为Q0；Q1，Q2和Q0之间的耦合强度分别为g1、g2；Q1和Q2之间的直接耦合强度为0。其中ωi,αi(i＝0,1,2)分别为Q0；Q1和Q2，的本征频率和非谐性。
步骤505：基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门。
其中，通过第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门可以为控制泡利Z门或者iSwap门，以进行不同的奇偶校验过程。
步骤506：根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
在本发明的一些实施例中，基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门，可以通过以下方式实现：
当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
第三本征频率参数和第三非谐性参数的加和等于第一本征频率参数，并且所述第三本征频率参数和第三非谐性参数的加和等于第二本征频率参数时，确定所述量子比特激发状态测量环境相匹配的逻辑门为控制泡利Z门；为所述第一数据量子比特和所述辅助量子比特配置第一控制泡利Z门；为所述第二数据量子比特和所述辅助量子比特配置第二控制泡利Z门。其中，参考图7，图7 为本发明实施例中控制泡利Z门的奇偶校验示意图，当辅助量子比特Q0和数据量子比特Q1，Q2的工作点频率满足关系ω0+α0＝ω1＝ω2时，系统的哈密顿量在旋转坐标系下可被表示为公式1：
Figure BDA0003085882360000131
其中
Figure BDA0003085882360000132
为泡利算符，n＝0,1,2分别代表辅助量子比特Q0和数据量子比特Q1，Q2。
Figure BDA0003085882360000133
和
Figure BDA0003085882360000134
分别代表辅助量子比特的能级与数据量子比特|20>和 |11>能级间耦合强度。H·C·代表共轭。
由
Figure BDA0003085882360000135
则当G1＝G2＝G时，参考公式2：
Figure BDA0003085882360000136
其中，亮态
Figure BDA0003085882360000141
暗态
Figure BDA0003085882360000142
此时，系统的哈密顿量等效地描述了两个分立地二能级系统，当
Figure BDA0003085882360000143
时，系统的演化算符可被描述为公式3：
Figure BDA0003085882360000144
其中
Figure BDA0003085882360000145
为辅助量子比特|1>和|2>态子空间的泡利算符和单位算符。实际上，此时借助该子空间的hadamard门操作：
Figure BDA0003085882360000146
得到公式4：
Figure BDA0003085882360000147
即可进行宇称测量。即便这种操作会改变输入比特的态，但这种改变确定且可追踪，所以此时也可以实现奇偶校验，且只需
Figure BDA0003085882360000148
缩短至原方案所需时长的
Figure BDA0003085882360000149
在本发明的一些实施例中，当所述输入态相位不变时，对所述第二哈密顿量参数进行转换处理，得到第三哈密顿量参数；根据所述第三哈密顿量参数，确定所述辅助量子比特的状态；当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。
具体来说，保证输入态相位不变，则可继续进行U操作得到公式5：
Figure BDA00030858823600001410
当输入态为偶数激发时(如|11>+|11>)，辅助量子比特Q0发生翻转；当输入态为奇数激发(如|01>+|10>)时，辅助量子比特保持不变，从而依据辅助量子比特的状态即可实现多比特联合奇偶校验。图7(1)描述了上述过程对应的奇偶校验电路图，与7(2)描述的传统过程对比，两个数据量子比特与辅助量子比特之间同时进行两比特CZ门的U操作所需时间
Figure BDA0003085882360000151
是分立CZ门消耗的时间
Figure BDA0003085882360000152
的
Figure BDA0003085882360000153
倍。由此，将两比特奇偶校验方案速度提高至现有方案的
Figure BDA0003085882360000154
倍(仅计算两比特门时长，单比特门操作时间未计入)，从而可以高效地进行下一次重复校验，且速度提升不受读取脉冲及保真度影响。
在本发明的一些实施例中，基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门，可以通过以下方式实现：
当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
第三本征频率参数等于第一本征频率参数，并且所述第三本征频率参数等于第二本征频率参数时，确定所述量子比特激发状态测量环境相匹配的逻辑门为iSwap门；为所述第一数据量子比特和所述辅助量子比特配置第一iSwap 门；为所述第二数据量子比特和所述辅助量子比特配置第二iSwap门。进行校验时，根据所述第一iSwap门和所述第二iSwap门，确定所述测量系统的第四哈密顿量参数；基于所述测量系统中的哈达玛门(哈达玛门的效果是对量子比特的状态做基底的变换)，对所述第四密顿量参数进行调整，得到第五哈密顿量参数；当所述输入态相位不变时，对所述第五哈密顿量参数进行转换处理，得到第六哈密顿量参数；根据所述第六哈密顿量参数，确定所述辅助量子比特的状态；当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。参考图8，图8为本发明实施例中iSwap门的奇偶校验示意图，其中，当辅助量子比特Q0和数据量子比特Q1， Q2的工作点频率满足关系ω0＝ω1＝ω2时，测量系统的第四哈密顿量在旋转坐标系下可被表示为公式6：
Figure BDA0003085882360000161
当g1＝g2＝g时，参考公式7：
Figure BDA0003085882360000162
其中，亮态
Figure BDA0003085882360000163
暗态
Figure BDA0003085882360000164
类似地，此时测量系统的第四哈密顿量等效地描述了两个分立地二能级系统，当
Figure BDA0003085882360000165
时，测量系统的演化算符可被描述为公式8：
Figure BDA0003085882360000166
其中，
Figure BDA0003085882360000167
为辅助量子比特|0>和|1>态子空间的泡利算符和单位算符。则，基于所述测量系统中的哈达玛门，对所述第四密顿量参数进行调整，得到第五哈密顿量参数，参考公式9：
Figure BDA0003085882360000168
其中，
Figure BDA0003085882360000169
为保证输入态相位不变，进行U操作得到第六哈密顿量参数，参考公式10：
Figure BDA00030858823600001610
与同时配置CZ门情况类似，可以依据辅助量子比特的状态即可实现多比特联合奇偶校验。图8(1)描述了上述并行iSwap门过程对应的奇偶校验电路图，与 8(2)描述的用分立iSwap门进行奇偶校验的过程对比，两个数据量子比特与辅助量子比特之间同时进行两比特iSwap门的U′操作所需时间
Figure BDA00030858823600001611
是分立iSwap门消耗的时间
Figure BDA00030858823600001612
的
Figure BDA00030858823600001613
倍。由此，可用于增加量子电路深度，进而提升量子芯片上可编译的算法复杂度，在有限的量子比特相干时间内，提升了可实施的奇偶校验次数，进而提升量子处理器的性能。
有益技术效果：
本发明为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；确定所述第一数据量子比特的第一工作点频率参数；确定所述第二数据量子比特的第二工作点频率参数；确定所述辅助量子比特的第三工作点频率参数；基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验，由此，通过发明所提供的量子比特的奇偶校验方法，不但可以实现对超导量子比特的激发状态的奇偶性的准确检测，有效提升检测速度，同时超导量子芯片不需要增加额外的元器件，与现行量子处理器的架构完全兼容，减少了硬件成本，提升量子处理器性能，有利于超导量子芯片的大规模推广。
以上所述，仅为本发明的实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种量子比特的奇偶校验方法，其特征在于，所述方法包括：
为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；
确定所述第一数据量子比特的第一工作点频率参数；
确定所述第二数据量子比特的第二工作点频率参数；
确定所述辅助量子比特的第三工作点频率参数；
基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；
根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
2.根据权利要求1所述的方法，其特征在于，所述为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特，包括：
确定所述第一数据量子比特与所述辅助量子比特之间的第一耦合强度；
确定所述第二数据量子比特与所述辅助量子比特之间的第二耦合强度；
确定所述第一数据量子比特与所述第二数据量子比特之间的耦合强度为0；
根据所述第一耦合强度和所述第二耦合强度，对所述第一数据量子比特、第二数据量子比特以及辅助量子比特的位置进行调整。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
确定所述第一数据量子比特的第一本征频率参数和第一非谐性参数，基于所述第一本征频率参数和第一非谐性参数，确定所述第一数据量子比特的第一比特能级；
确定所述第二数据量子比特的第二本征频率参数和第二非谐性参数，基于所述第二本征频率参数和第二非谐性参数，确定所述第二数据量子比特的第二比特能级；
确定所述辅助量子比特的第三本征频率参数和第三非谐性参数，基于所述第三本征频率参数和第三非谐性参数，确定辅助量子比特的第三比特能级。
4.根据权利要求1所述的方法，其特征在于，所述基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门，包括：
当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
第三本征频率参数和第三非谐性参数的加和等于第一本征频率参数，并且所述第三本征频率参数和第三非谐性参数的加和等于第二本征频率参数时，
确定所述量子比特激发状态测量环境相匹配的逻辑门为控制泡利Z门；
为所述第一数据量子比特和所述辅助量子比特配置第一控制泡利Z门；
为所述第二数据量子比特和所述辅助量子比特配置第二控制泡利Z门。
5.根据权利要求4所述的方法，其特征在于，所述根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验，包括：
根据所述第一控制泡利Z门和所述第二控制泡利Z门，确定所述测量系统的第一哈密顿量参数；
基于所述测量系统中的哈达玛门，对所述第一哈密顿量参数进行调整，得到第二哈密顿量参数；
通过对所述第二哈密顿量参数进行宇称测量，得到对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验的第一奇偶校验结果。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
当所述输入态相位不变时，对所述第二哈密顿量参数进行转换处理，得到第三哈密顿量参数；
根据所述第三哈密顿量参数，确定所述辅助量子比特的状态；
当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；
当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。
7.根据权利要求1所述的方法，其特征在于，所述基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门，包括：
当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
第三本征频率参数等于第一本征频率参数，并且所述第三本征频率参数等于第二本征频率参数时，
确定所述量子比特激发状态测量环境相匹配的逻辑门为iSwap门；
为所述第一数据量子比特和所述辅助量子比特配置第一iSwap门；
为所述第二数据量子比特和所述辅助量子比特配置第二iSwap门。
8.根据权利要求7所述的方法，其特征在于，所述根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验，包括：
根据所述第一iSwap门和所述第二iSwap门，确定所述测量系统的第四哈密顿量参数；
基于所述测量系统中的哈达玛门，对所述第四密顿量参数进行调整，得到第五哈密顿量参数；
当所述输入态相位不变时，对所述第五哈密顿量参数进行转换处理，得到第六哈密顿量参数；
根据所述第六哈密顿量参数，确定所述辅助量子比特的状态；
当所述辅助量子比特的状态为所述辅助量子比特发生翻转时，确定所述量子比特为偶数激发状态；
当所述辅助量子比特的状态为所述辅助量子比特保持不变时，确定所述量子比特为奇数激发状态。
9.一种量子比特的奇偶校验装置，其特征在于，所述装置包括：
信号传输模块，用于为量子比特激发状态测量环境中配置测量系统，所述测量系统包括：第一数据量子比特、第二数据量子比特以及辅助量子比特；
信号处理模块，用于确定所述第一数据量子比特的第一工作点频率参数；
所述信号处理模块，用于确定所述第二数据量子比特的第二工作点频率参数；
所述信号处理模块，用于确定所述辅助量子比特的第三工作点频率参数；
所述信号处理模块，用于基于所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数，确定与所述量子比特激发状态测量环境相匹配的逻辑门；
所述信号处理模块，用于根据所述逻辑门对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验。
10.根据权利要求9所述的装置，其特征在于，
所述信号处理模块，用于确定所述第一数据量子比特与所述辅助量子比特之间的第一耦合强度；
所述信号处理模块，用于确定所述第二数据量子比特与所述辅助量子比特之间的第二耦合强度；
所述信号处理模块，用于确定所述第一数据量子比特与所述第二数据量子比特之间的耦合强度为0；
所述信号处理模块，用于根据所述第一耦合强度和所述第二耦合强度，对所述第一数据量子比特、第二数据量子比特以及辅助量子比特的位置进行调整。
11.根据权利要求9所述的装置，其特征在于，
所述信号处理模块，用于确定所述第一数据量子比特的第一本征频率参数和第一非谐性参数，基于所述第一本征频率参数和第一非谐性参数，确定所述第一数据量子比特的第一比特能级；
所述信号处理模块，用于确定所述第二数据量子比特的第二本征频率参数和第二非谐性参数，基于所述第二本征频率参数和第二非谐性参数，确定所述第二数据量子比特的第二比特能级；
所述信号处理模块，用于确定所述辅助量子比特的第三本征频率参数和第三非谐性参数，基于所述第三本征频率参数和第三非谐性参数，确定辅助量子比特的第三比特能级。
12.根据权利要求9所述的装置，其特征在于，
所述信号处理模块，用于当所述第一工作点频率参数、所述第二工作点频率参数以及所述第三工作点频率参数满足以下条件：
所述信号处理模块，用于第三本征频率参数和第三非谐性参数的加和等于第一本征频率参数，并且所述第三本征频率参数和第三非谐性参数的加和等于第二本征频率参数时，
所述信号处理模块，用于确定所述量子比特激发状态测量环境相匹配的逻辑门为控制泡利Z门；
所述信号处理模块，用于为所述第一数据量子比特和所述辅助量子比特配置第一控制泡利Z门；
所述信号处理模块，用于为所述第二数据量子比特和所述辅助量子比特配置第二控制泡利Z门。
13.根据权利要求9所述的装置，其特征在于，
所述信号处理模块，用于根据所述第一控制泡利Z门和所述第二控制泡利Z门，确定所述测量系统的第一哈密顿量参数；
所述信号处理模块，用于基于所述测量系统中的哈达玛门，对所述第一哈密顿量参数进行调整，得到第二哈密顿量参数；
所述信号处理模块，用于通过对所述第二哈密顿量参数进行宇称测量，得到对所述量子比特激发状态测量环境中量子比特的奇偶性进行校验的第一奇偶校验结果。
14.一种超导量子芯片，其特征在于，所述超导量子芯片包括：
存储器，用于存储可执行指令；
处理器，用于运行所述存储器存储的可执行指令时，实现权利要求1至8任一项所述量子比特的奇偶校验方法。
15.一种计算机可读存储介质，存储有可执行指令，其特征在于，所述可执行指令被处理器执行时实现权利要求1-8任一项所述量子比特的奇偶校验方法。
CN202110580249.4A 2021-05-26 2021-05-26 量子比特的奇偶校验方法、超导量子芯片 Active CN115409192B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110580249.4A CN115409192B (zh) 2021-05-26 2021-05-26 量子比特的奇偶校验方法、超导量子芯片
EP21938140.7A EP4131087A4 (en) 2021-05-26 2021-10-18 METHOD FOR CHECKING THE PARITY OF QUBIT AND SUPERCONDUCTING QUANTUM CHIP
PCT/CN2021/124348 WO2022247107A1 (zh) 2021-05-26 2021-10-18 量子比特的奇偶校验方法、超导量子芯片
US18/050,281 US11972326B2 (en) 2021-05-26 2022-10-27 Parity checking method for qubit and superconducting quantum chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110580249.4A CN115409192B (zh) 2021-05-26 2021-05-26 量子比特的奇偶校验方法、超导量子芯片

Publications (2)

Publication Number Publication Date
CN115409192A true CN115409192A (zh) 2022-11-29
CN115409192B CN115409192B (zh) 2024-09-27

Family

ID=84155122

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110580249.4A Active CN115409192B (zh) 2021-05-26 2021-05-26 量子比特的奇偶校验方法、超导量子芯片

Country Status (4)

Country Link
US (1) US11972326B2 (zh)
EP (1) EP4131087A4 (zh)
CN (1) CN115409192B (zh)
WO (1) WO2022247107A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115409192B (zh) * 2021-05-26 2024-09-27 腾讯科技（深圳）有限公司 量子比特的奇偶校验方法、超导量子芯片
CN118350477B (zh) * 2024-06-17 2024-09-10 中国科学院精密测量科学与技术创新研究院 一种基于异核原子阵列辅助读出数据比特的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10352992B1 (en) * 2016-01-11 2019-07-16 Rigetti & Co, Inc. Quantum error-correction in microwave integrated quantum circuits
CN110494870A (zh) * 2017-03-29 2019-11-22 国际商业机器公司 在容错量子计算中优化物理参数以减少频率拥挤
US10572816B1 (en) * 2018-12-05 2020-02-25 Wisconsin Alumni Research Foundation System and method for controlling superconducting qubits
CN111967603A (zh) * 2020-09-01 2020-11-20 腾讯科技（深圳）有限公司 量子芯片、量子处理器及量子计算机
US20210125096A1 (en) * 2018-06-29 2021-04-29 Yale University Quantum information processing with an asymmetric error channel

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781754B2 (en) * 2006-07-18 2010-08-24 Magiq Technologies, Inc. Fermionic bell-state analyzer and quantum computer using same
CN108475352B (zh) * 2015-10-27 2022-05-27 D-波系统公司 用于量子处理器中的简并减轻的系统和方法
US11100418B2 (en) * 2018-02-28 2021-08-24 D-Wave Systems Inc. Error reduction and, or, correction in analog computing including quantum processor-based computing
CN111222644B (zh) * 2018-11-26 2023-09-26 华为技术有限公司 一种超导芯片中量子比特的控制方法及其相关设备
GB201903884D0 (en) * 2019-03-21 2019-05-08 Quantum Motion Tech Limited Architectures for quantum information processing
WO2020205612A1 (en) * 2019-03-29 2020-10-08 Google Llc Quantum circuit optimization using windowed quantum arithmetic
CN110738321B (zh) * 2019-10-15 2022-04-29 北京百度网讯科技有限公司 一种量子信号处理方法及装置
CN111626427B (zh) * 2020-05-29 2023-11-03 本源量子计算科技（合肥）股份有限公司 一种量子逻辑门操作量子比特的展示方法和装置
CN115409192B (zh) * 2021-05-26 2024-09-27 腾讯科技（深圳）有限公司 量子比特的奇偶校验方法、超导量子芯片

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10352992B1 (en) * 2016-01-11 2019-07-16 Rigetti & Co, Inc. Quantum error-correction in microwave integrated quantum circuits
CN110494870A (zh) * 2017-03-29 2019-11-22 国际商业机器公司 在容错量子计算中优化物理参数以减少频率拥挤
US20210125096A1 (en) * 2018-06-29 2021-04-29 Yale University Quantum information processing with an asymmetric error channel
US10572816B1 (en) * 2018-12-05 2020-02-25 Wisconsin Alumni Research Foundation System and method for controlling superconducting qubits
CN111967603A (zh) * 2020-09-01 2020-11-20 腾讯科技（深圳）有限公司 量子芯片、量子处理器及量子计算机

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HAIRUI WEI, ET AL: "robust deterministic quantum computation of quantum-dot spins inside microcavities based on parity-check building blocks", 《JOURNAL OF THE OPTICAL SOCIETY OF AMERICA》, 30 March 2016 (2016-03-30) *

Also Published As

Publication number Publication date
EP4131087A4 (en) 2023-12-06
US11972326B2 (en) 2024-04-30
CN115409192B (zh) 2024-09-27
WO2022247107A1 (zh) 2022-12-01
US20230107161A1 (en) 2023-04-06
EP4131087A1 (en) 2023-02-08

Similar Documents

Publication Publication Date Title
Soeken et al. The EPFL logic synthesis libraries
US10311370B2 (en) Efficient reduction of resources for the simulation of Fermionic Hamiltonians on quantum hardware
Chamberland et al. Very low overhead fault-tolerant magic state preparation using redundant ancilla encoding and flag qubits
Yamasaki et al. Time-efficient constant-space-overhead fault-tolerant quantum computation
Teoh et al. Dual-rail encoding with superconducting cavities
CN115409192A (zh) 量子比特的奇偶校验方法、超导量子芯片
Fellous-Asiani et al. Limitations in quantum computing from resource constraints
US20230080222A1 (en) Quantum state preparation circuit generating method and superconducting quantum chip
US11580433B2 (en) Validating and estimating runtime for quantum algorithms
CN117769712A (zh) 用于量子门的基准测试协议
Schurr et al. Reliable Reconstruction of Fine-grained Proofs in a Proof Assistant.
Polian et al. Design automation challenges for scalable quantum architectures
Kulikov et al. SAT-based circuit local improvement
EP4242936A1 (en) Reducing resources in quantum circuits
US20220374752A1 (en) Decomposition of two-qubit gates
Xiao et al. Accelerating stochastic‐based reliability estimation for combinational circuits at RTL using GPU parallel computing
Phalak et al. Optimization of quantum read-only memory circuits
Zhang et al. The Quantum Shor Algorithm Simulated on FPGA
KR20230091490A (ko) And 게이트 및 켤레 전치 and 게이트 게이트를 결합하여 양자 회로 깊이를 줄이는 방법
Gavriel et al. Transversal Injection: A method for direct encoding of ancilla states for non-Clifford gates using stabiliser codes
Mukherjee et al. Fault tolerant architecture design using quad‐gate‐transistor redundancy
Hong et al. Decision Diagrams for Symbolic Verification of Quantum Circuits
Zhu et al. Unified architecture for a quantum lookup table
Tan et al. Resource savings from fault-tolerant circuit design
Fujisaki et al. Quantum error correction with an Ising machine under circuit-level noise

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant