CN113628964B - Ⅲ族氮化物增强型hemt器件及其制造方法 - Google Patents

Ⅲ族氮化物增强型hemt器件及其制造方法 Download PDF

Info

Publication number
CN113628964B
CN113628964B CN202110892091.4A CN202110892091A CN113628964B CN 113628964 B CN113628964 B CN 113628964B CN 202110892091 A CN202110892091 A CN 202110892091A CN 113628964 B CN113628964 B CN 113628964B
Authority
CN
China
Prior art keywords
layer
source
etching
drain
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110892091.4A
Other languages
English (en)
Other versions
CN113628964A (zh
Inventor
宁殿华
蒋胜
柳永胜
程新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Yingjiatong Semiconductor Co ltd
Original Assignee
Suzhou Yingjiatong Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Yingjiatong Semiconductor Co ltd filed Critical Suzhou Yingjiatong Semiconductor Co ltd
Priority to CN202110892091.4A priority Critical patent/CN113628964B/zh
Publication of CN113628964A publication Critical patent/CN113628964A/zh
Application granted granted Critical
Publication of CN113628964B publication Critical patent/CN113628964B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明揭示了一种Ⅲ族氮化物增强型HEMT器件及其制造方法，所述制造方法包括：提供衬底；在衬底上外延生长Ⅲ族氮化物异质结；刻蚀势垒层及部分沟道层，形成源极区域和漏极区域；在源极区域和漏极区域中分别形成源极和漏极；在势垒层及源极和漏极上方外延生长第一钝化层；刻蚀第一钝化层，形成源极窗口、漏极窗口和栅极窗口；采用电感耦合等离子体系统对栅极窗口下方的部分势垒层进行刻蚀工艺，刻蚀部分势垒层；采用电感耦合等离子体系统对栅极窗口下方的全部或部分势垒层进行氧化工艺，形成绝缘介质层；在栅极窗口中形成栅极。本发明的刻蚀工艺可精确控制刻蚀速率及深度，氧化工艺可精确控制绝缘介质层的生长速率和厚度，且能达到低损伤的效果。

Description

Ⅲ族氮化物增强型HEMT器件及其制造方法
技术领域
本发明属于半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
氮化镓(GaN)基高电子迁移率晶体管(HMET)因氮化镓材料具有宽带隙(3.4eV)、高电子迁移率和高击穿电场等特性，从而可满足高效率、高耐压的功率电子应用需求。传统的铝镓氮/氮化镓高电子迁移率晶体管由于铝镓氮/氮化镓(AlGaN/GaN)界面可自发极化形成高浓度的载流子，沟道调制机制属于耗尽型(D-mode)。然而，从应用的安全操作和低功耗角度考虑，增强型(E-mode)功率晶体管更受到电路设计人员的青睐，采用增强型功率晶体管可避免使用负压电源以简化栅极驱动电路的设计。
目前，主流的几种制作氮化镓增强型器件的技术包括栅极凹槽、氟离子注入和p型氮化镓栅极等。其中：栅极凹槽技术需要用到刻蚀工艺，而刻蚀工艺带来的损伤会导致栅极漏电增加且阈值电压不均匀；氟离子注入技术会有高场和高温应力下阈值电压的稳定性差的问题；p型氮化镓栅极技术需要额外生长一层p型氮化镓外延，此技术成本较高，p型氮化镓的生长均匀性和镁(Mg)激活是该技术的难点，而且需要刻蚀去除栅极区域以外部分的p型氮化镓，该过程同样会带来刻蚀损伤，导致晶体管界面特性变差，同时，p型氮化镓栅极耐压较低，通常小于+7V，这增加了电路设计的难度。
因此，针对上述技术问题，有必要提供一种Ⅲ族氮化物增强型HEMT器件及其制造方法。
发明内容
有鉴于此，本发明的目的在于提供一种Ⅲ族氮化物增强型HEMT器件及其制造方法。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种Ⅲ族氮化物增强型HEMT器件的制造方法，所述制造方法包括：
提供衬底；
在衬底上外延生长Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层，沟道层中形成有二维电子气；
刻蚀势垒层及部分沟道层，形成源极区域和漏极区域；
在源极区域和漏极区域中分别形成源极和漏极；
在势垒层及源极和漏极上方外延生长第一钝化层；
刻蚀第一钝化层，在源极和漏极上方分别形成源极窗口和漏极窗口，在源极窗口和漏极窗口之间形成贯穿第一钝化层的栅极窗口；
采用电感耦合等离子体系统对栅极窗口下方的部分势垒层进行刻蚀工艺，刻蚀部分势垒层；
采用电感耦合等离子体系统对栅极窗口下方的全部或部分势垒层进行氧化工艺，形成绝缘介质层；
在栅极窗口中形成栅极。
一实施例中，所述栅极窗口下方的部分势垒层被氧化形成绝缘介质层，绝缘介质层的下表面位于沟道层和势垒层的界面上方，绝缘介质层下方势垒层的厚度小于或等于10nm；或，
所述栅极窗口下方的全部势垒层被氧化形成绝缘介质层，绝缘介质层的下表面位于沟道层和势垒层的界面处。
一实施例中，所述刻蚀工艺中，刻蚀气体可以为氯气和/或三氯化硼，气体流量为10～80sccm，腔体压力为8～20mTorr，射频功率范围为5～100W，电感耦合等离子体功率为100～500W。
一实施例中，所述氧化工艺中，氧化气体包括氧气和/或一氧化二氮，气体流量为2～60sccm，腔体压力为8～20mTorr，射频功率范围为5～100W，电感耦合等离子体功率为100～500W。
一实施例中，所述制造方法中，“在势垒层及源极和漏极上方外延生长第一钝化层”步骤前或步骤后还包括：
采用离子注入工艺或刻蚀工艺，对源极和/或漏极旁侧的Ⅲ族氮化物异质结中进行无源区隔离，形成隔离区；
其中，离子注入工艺中的离子为O离子或F离子，刻蚀工艺中的刻蚀气体为BCl3或Cl2。
一实施例中，所述制造方法中，“刻蚀势垒层及部分沟道层，形成源极区域和漏极区域”具体为：
对势垒层及部分沟道层进行欧姆刻蚀，形成源极区域和漏极区域，欧姆刻蚀的深度为沟道层和势垒层的界面处下方0～30nm；或，
“刻蚀势垒层及部分沟道层，形成源极区域和漏极区域”具体为：
对部分势垒层进行预刻蚀，预刻蚀的深度为0～10nm；
对其余势垒层及部分沟道层进行欧姆刻蚀，形成源极区域和漏极区域，欧姆刻蚀的深度为沟道层和势垒层的界面处下方0～30nm。
一实施例中，所述制造方法中，“刻蚀第一钝化层”具体为：
采用干法刻蚀工艺和/或湿法刻蚀工艺刻蚀第一钝化层；
其中，干法刻蚀工艺采用等离子进行刻蚀，湿法刻蚀工艺采用酸性溶液或碱性溶液进行刻蚀。
一实施例中，所述衬底为硅衬底、蓝宝石衬底、碳化硅衬底中的任意一种；和/或，
所述衬底上形成有缓冲层，缓冲层为GaN缓冲层、AlN缓冲层、AlGaN缓冲层中的一种或多种的组合；和/或，
所述沟道层和势垒层中形成有隔离层，所述隔离层为氮化物隔离层；和/或，
所述势垒层上形成有帽层，所述帽层为氮化物帽层；和/或，
所述Ⅲ族氮化物异质结为AlGaN/GaN异质结；和/或，
所述沟道层为GaN沟道层，厚度为50nm～2μm；和/或，
所述势垒层为AlxGaN1-x势垒层，厚度为10nm～30nm，其中，x＝0.1～0.3；和/或，
所述第一钝化层为氮化硅钝化层、氧化硅钝化层、氧化铝钝化层中的一种或多种的组合。
一实施例中，所述制造方法还包括：
在第一钝化层上形成与栅极电性连接的栅场板；
在第一钝化层及栅场板上外延生长第二介质层；
刻蚀第二钝化层，以露出源极和漏极；
在第二钝化层上形成与源极电性连接的源场板和/或与漏极电性连接的漏场板；
在第二钝化层及源场板和/或漏场板上外延生长第三介质层；
刻蚀第三介质层，以露出全部或部分源场板和/或漏场板；
其中，所述栅极、源极、漏极、栅场板、源场板和/或漏场板的材质为金属和/或金属化合物，金属包括金、铂、镍、钛、铝、钯、钽、钨中的一种或多种的组合，金属化合物包括氮化钛、氮化钽中的一种或多种的组合；
所述第二钝化层为氮化硅钝化层、氧化硅钝化层、氧化铝钝化层中的一种或多种的组合；
所述第三钝化层为氮化硅钝化层、氧化硅钝化层、聚酰亚胺钝化层中的一种或多种的组合。
本发明一实施例提供的技术方案如下：
一种Ⅲ族氮化物增强型HEMT器件，所述Ⅲ族氮化物增强型HEMT器件采用上述的制造方法制造而得，Ⅲ族氮化物增强型HEMT器件包括：
衬底；
位于衬底上的Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层，沟道层中形成有二维电子气；
源极区域和漏极区域，形成于势垒层及部分沟道层中；
源极和漏极，位于源极区域和漏极区域中；
第一钝化层，位于势垒层及源极和漏极上方；
源极窗口、漏极窗口及栅极窗口，源极窗口和漏极窗口形成于源极和漏极上方的第一钝化层中，栅极窗口形成于源极窗口和漏极窗口之间的第一钝化层及部分势垒层中；
绝缘介质层，位于栅极窗口下方的势垒层中；
栅极，位于栅极窗口中。
本发明具有以下有益效果：
本发明采用电感耦合等离子体系统对栅极下方的势垒层进行刻蚀及氧化工艺，从而控制势垒层的厚度并形成绝缘介质层，可提高栅极耐压且减少栅极漏电，减少了栅极绝缘介质的额外生长步骤，降低了Ⅲ族氮化物增强型器件的制作难度；
刻蚀工艺可精确控制刻蚀速率及深度，氧化工艺可精确控制绝缘介质层的生长速率和厚度，且能达到低损伤的效果。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一具体实施例中Ⅲ族氮化物增强型HEMT器件的结构示意图；
图2～图13为本发明一具体实施例中Ⅲ族氮化物增强型HEMT器件制造方法的工艺流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参图1所示，本发明一具体实施例中的Ⅲ族氮化物增强型HEMT器件包括：
衬底10；
缓冲层20，位于衬底10上；
位于缓冲层20上的Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层30及势垒层40，沟道层30中形成有二维电子气2DEG；
源极区域和漏极区域，形成于势垒层40及部分沟道层30中；
源极61和漏极62，位于源极区域和漏极区域中；
第一钝化层51，位于势垒层40及源极61和漏极62上方；
源极窗口、漏极窗口及栅极窗口，源极窗口和漏极窗口形成于源极61和漏极62上方的第一钝化层51中，栅极窗口形成于源极窗口和漏极窗口之间的第一钝化层51及部分势垒层40中；
绝缘介质层70，位于栅极窗口下方的势垒层40中；
栅极63，位于栅极窗口中；
栅场板631，位于第一钝化层51上方，且与栅极63电性连接；
第二钝化层52，位于栅场板631及第一钝化层51上方；
源场板611，位于第二钝化层52上方，且与源极61电性连接；
第三钝化层53，位于源场板611及第二钝化层52上方。
以下结合附图对本实施例中Ⅲ族氮化物增强型HEMT器件及其制造方法进行详细说明。
参图2所示，首先在在衬底10上外延生长缓冲层20及Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层30及势垒层40，沟道层40中形成有二维电子气2DEG。
其中，衬底10为硅(Si)衬底、蓝宝石(Al2O3)衬底、碳化硅(SiC)衬底等中的任意一种；缓冲层20为GaN缓冲层、AlN缓冲层、AlGaN缓冲层等中的一种或多种的组合；Ⅲ族氮化物异质结为AlGaN/GaN异质结，沟道层30为GaN沟道层，厚度为50nm～2μm，势垒层40为AlxGaN1-x势垒层，厚度为10nm～30nm，其中，x＝0.1～0.3。
优选地，沟道层30和势垒层40中形成有隔离层(未图示)，隔离层可以为氮化物隔离层，如氮化铝隔离层(AlN spacer)；优选地，势垒层40上形成有帽层(未图示)，帽层为氮化物帽层，如氮化镓帽层。
参图3所示，刻蚀势垒层40及部分沟道层30，形成源极区域601和漏极区域602。
该步骤可以为：
对部分势垒层40进行预刻蚀，预刻蚀的深度为0～10nm；
对其余势垒层40及部分沟道层30进行欧姆刻蚀，形成源极区域601和漏极区域602，欧姆刻蚀的深度为沟道层和势垒层(AlGaN/GaN)的界面处下方0～30nm。
本实施例中的欧姆刻蚀与预刻蚀有助于降低欧姆金属退火温度、减少退火时间，能够使欧姆金属和半导体层更好的形成欧姆接触。当然，在其他实施例中也可以不进行欧姆刻蚀或预刻蚀步骤，相应的会需要更高的退火温度或更长的退火时间。
参图4所示，在源极区域601和漏极区域602中分别形成源极61和漏极62。
源漏金属材质可以包括金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铝(Al)、钯(Pd)、钽(Ta)、钨(W)、钼(Mo)等，也可以包括氮化钛(TiN)、氮化钽(TaN)等金属化合物。金属形成方式可以为蒸发或溅射，形成后可以采用剥离的方式去除光刻胶及多余金属，也可以采用金属刻蚀的方式去除源漏以外区域的金属。
参图5所示，在势垒层40及源极61和漏极62上方外延生长第一钝化层51。
第一钝化层的材质可以为氮化硅、氧化硅及氧化铝等绝缘介质或者不同绝缘介质组成的复合介质。第一钝化层生长完以后可以用化学机械抛光(CMP)对其进行平坦化处理。
参图6所示，采用离子注入工艺或刻蚀工艺，对源极和漏极旁侧的Ⅲ族氮化物异质结中进行无源区隔离，形成隔离区80。
对无源区进行隔离步骤，隔离可以采用离子注入工艺注入强负电性O离子或F离子等，也可以采用刻蚀工艺，刻蚀气体可以为BCl3、Cl2等。
如果隔离方式采用刻蚀工艺，该步骤也可以在源漏金属形成前进行，此时，还未形成第一钝化层，可以减少刻蚀深度及缩短刻蚀时间。
参图7所示，刻蚀第一钝化层51，在源极和漏极上方分别形成源极窗口和漏极窗口，在源极窗口和漏极窗口之间形成贯穿第一钝化层的栅极窗口。
窗口形成方式可以为干法等离子刻蚀，或者利用酸性或碱性溶液进行湿法腐蚀，也可以利用干法刻蚀和湿法腐蚀结合的方式。
优选地，靠近AlGaN势垒层表面的介质可以优先选用湿法腐蚀或低损伤刻蚀的方式去除，以减小对AlGaN表面造成的损伤。
参图8所示，采用电感耦合等离子体系统对栅极窗口下方的部分势垒层40进行刻蚀工艺，刻蚀部分势垒层40。
电感耦合等离子体(ICP)系统是一种高密度低压系统，具有两个独立的射频功率源(13.56MHz)，可以在低压强下获得高密度等离子体，等离子体密度和等离子轰击能量单独可控，其相较于反应离子刻蚀系统具有更高的反应速率和更低的刻蚀损伤，能够在高深宽比窗口中保持良好的各向异性。
本实施例的刻蚀工艺中，刻蚀气体可以为氯气(Cl2)或三氯化硼(BCl3)，或者为氯气(Cl2)和三氯化硼(BCl3)的混合气体，刻蚀气体流量为10～80sccm，腔体压力为8～20mTorr(1mTorr＝0.133Pa)，射频功率范围为5～100W，电感耦合等离子体功率为100～500W。优选地，刻蚀气体中也可以混入载气，载气可以为氮气(N2)或氩气(Ar)等惰性气体，载气流量为0～30sccm。
铝镓氮经过电感耦合等离子体(ICP)刻蚀处理会产生氯化铝和氯化镓气体，势垒层被消耗。
参图9所示，采用电感耦合等离子体系统对栅极窗口下方的部分势垒层40进行氧化工艺，形成绝缘介质层70。
本实施例的氧化工艺中，氧化气体包括(O2)和一氧化二氮(N2O)，气体流量为2～60sccm，腔体压力为8～20mTorr(1mTorr＝0.133Pa)，射频功率范围为5～100W，电感耦合等离子体功率为100～500W。优选地，气体中也可以混入载气，载气可以为氮气(N2)或氩气(Ar)等惰性气体，载气流量为0～30sccm。
铝镓氮经过氧气或者一氧化二氮等离子体处理会产生氧化铝和氧化镓，氧化铝和氧化镓都可以作为栅极的绝缘介质层。
本实施例中栅极窗口下方的部分势垒层被氧化形成绝缘介质层，绝缘介质层的下表面位于沟道层和势垒层的界面上方，且绝缘介质层下方势垒层的厚度小于或等于10nm。
一般地，当势垒层厚度小于或等于10nm，剩余的势垒层与其下方的沟道层之间的压电极化或自发极化作用将不足以形成二维电子气，二维电子气通道断开，晶体管势必会由常开型转化为常关型，也即耗尽型转化为增强型。
值得注意的是，在刻蚀工艺和氧化工艺中，控制系统反应过程中的参数，如气体流量、腔体压力、射频功率及电感耦合等离子体功率、反应时间等可以影响刻蚀速率、刻蚀深度及氧化速率等，绝缘介质层的厚度及剩余势垒层的厚度会直接影响阈值电压和栅极漏电等，所以针对不同参数的外延材料，有效的调整电感耦合等离子系统各参数成为该半导体器件制作的关键。
本实施例中将栅极窗口下方的部分势垒层氧化形成绝缘介质层，在其他实施例中也可以将栅极窗口下方的势垒层全部氧化形成绝缘介质层，此时绝缘介质层的下表面位于沟道层和势垒层的界面处。
相比于传统反应离子刻蚀(RIE)系统中进行刻蚀和氧化的方法，本发明的优势在于可以实现刻蚀速率在小于600nm/min范围内的精确调控，及氧化速率在0.5～2nm/min范围内的精确调控，并且速率稳定，对栅极沟道损伤低。
参图10所示，在栅极窗口中形成栅极63，并在第一钝化层51上方形成与栅极63电性连接的栅场板631。
栅极金属及栅场板材质可以包括金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钯(Pd)、钽(Ta)、钨(W)等，也可以包括氮化钛(TiN)、氮化钽(TaN)等金属化合物。金属形成方式可以为蒸发或溅射，形成后可以采用剥离的方式去除光刻胶及多余金属，也可以采用金属刻蚀的方式去除多余的金属。此时，栅极与其下方的绝缘介质层及半导体层形成金属-绝缘层-半导体(Metal-Insulator-Semiconductor，MIS)结构。
参图11所示，在第一钝化层51及栅场板631上外延生长第二介质层52，并刻蚀第二钝化层52，以露出源极61和漏极62，同时形成源场板窗口610。
第二钝化层的材质可以为氮化硅、氧化硅等绝缘介质或者不同绝缘介质组成的复合介质。第二钝化层生长完以后可以用化学机械抛光(CMP)对其进行平坦化处理。
接下来，在源极、漏极区域形成窗口，同时可以形成源场板窗口610，源场板窗口也可选择单独形成，选用单独形成源场板窗口的方式便于控制窗口深度以调节第一级场板的高度。需要注意的是，源场板窗口需要与栅场板在垂直方向有适当重叠，这是为了保证场板的连续性。窗口形成方式可以为干法等离子刻蚀，或者利用酸性溶液进行湿法腐蚀，也可以利用干法刻蚀和湿法腐蚀结合的方式。
参图12所示，在源场板窗口610内和第二钝化层52上形成与源极61电性连接的两级源场板611(包括第一级源场板6111和第二级源场板6112)。
源场板材质可以包括金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铝(Al)、钯(Pd)、钽(Ta)、钨(W)等，也可以包括氮化钛(TiN)、氮化钽(TaN)等金属化合物。源场板金属形成方式可以为蒸发或溅射，形成后可以采用剥离的方式去除光刻胶及多余金属，也可以采用金属刻蚀的方式去除源场板及漏极以外区域的金属。
参图13所示，在第二钝化层52及源场板611上外延生长第三介质层53，并刻蚀第三介质层，以露出源场板和漏极。
第三钝化层的材质可以为氮化硅、氧化硅、聚酰亚胺(PI)等绝缘介质或者不同绝缘介质组成的复合介质。第三钝化层生长完以后可以用化学机械抛光(CMP)对其进行平坦化处理。
接下来，在源极、漏极区域形成窗口，窗口形成方式可以为干法等离子刻蚀，或者根据介质层材质选择酸性溶液进行湿法腐蚀，也可以利用干法刻蚀和湿法腐蚀结合的方式。
应当理解的是，上述实施例中以设置栅场板和两级源场板为例进行说明，对应需在第一钝化层上继续外延第二钝化层及第三钝化层，在其他实施例中也可以不设置栅场板和两级源场板，或者增加漏场板，或设置一级源场板(对应无需形成源场板窗口)，均属于本发明所保护的范围。
本发明中利用电感耦合等离子体系统处理AlGaN势垒层，刻蚀过程中可精确控制刻蚀速，并且可达到低损伤的效果，氧化过程中可精确控制氧化速率和氧化层厚度，生成的氧化层可以作为栅极绝缘介质层。
本发明可利用常规耗尽型氮化镓晶体管外延，在降低生产成本的同时又能与耗尽型氮化镓晶体管工艺有很好的兼容性。该方法也减少了栅极绝缘介质层的额外生长步骤，具有实用意义，有助于降低增强型氮化镓晶体管的制作难度。
由以上技术方案可以看出，本发明具有以下优点：
本发明采用电感耦合等离子体系统对栅极下方的势垒层进行刻蚀及氧化工艺，从而控制势垒层的厚度并形成绝缘介质层，可提高栅极耐压且减少栅极漏电，减少了栅极绝缘介质的额外生长步骤，降低了Ⅲ族氮化物增强型器件的制作难度；
刻蚀工艺可精确控制刻蚀速率及深度，氧化工艺可精确控制绝缘介质层的生长速率和厚度，且能达到低损伤的效果。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (9)

1.一种Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述制造方法包括：
提供衬底；
在衬底上外延生长Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层，沟道层中形成有二维电子气；
刻蚀势垒层及部分沟道层，形成源极区域和漏极区域；
在源极区域和漏极区域中分别形成源极和漏极；
在势垒层及源极和漏极上方外延生长第一钝化层；
刻蚀第一钝化层，在源极和漏极上方分别形成源极窗口和漏极窗口，在源极窗口和漏极窗口之间形成贯穿第一钝化层的栅极窗口；
采用电感耦合等离子体系统对栅极窗口下方的部分势垒层进行刻蚀工艺，刻蚀部分势垒层；
采用电感耦合等离子体系统对栅极窗口下方的全部或部分势垒层进行氧化工艺，形成绝缘介质层，氧化工艺中，氧化气体包括氧气和/或一氧化二氮，气体流量为2~60sccm，腔体压力为8~20mTorr，射频功率范围为5~100W，电感耦合等离子体功率为100~500W；
在栅极窗口中形成栅极。
2.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述栅极窗口下方的部分势垒层被氧化形成绝缘介质层，绝缘介质层的下表面位于沟道层和势垒层的界面上方，绝缘介质层下方势垒层的厚度小于或等于10nm；或，
所述栅极窗口下方的全部势垒层被氧化形成绝缘介质层，绝缘介质层的下表面位于沟道层和势垒层的界面处。
3.根据权利要求1或2所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述刻蚀工艺中，刻蚀气体可以为氯气和/或三氯化硼，气体流量为10~80sccm，腔体压力为8~20mTorr，射频功率范围为5~100W，电感耦合等离子体功率为100~500W。
4.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述制造方法中，“在势垒层及源极和漏极上方外延生长第一钝化层”步骤前或步骤后还包括：
采用离子注入工艺或刻蚀工艺，对源极和/或漏极旁侧的Ⅲ族氮化物异质结中进行无源区隔离，形成隔离区；
其中，离子注入工艺中的离子为O离子或F离子，刻蚀工艺中的刻蚀气体为BCl3或Cl2。
5.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述制造方法中，“刻蚀势垒层及部分沟道层，形成源极区域和漏极区域”具体为：
对势垒层及部分沟道层进行欧姆刻蚀，形成源极区域和漏极区域，欧姆刻蚀的深度为沟道层和势垒层的界面处下方0~30nm；或，
“刻蚀势垒层及部分沟道层，形成源极区域和漏极区域”具体为：
对部分势垒层进行预刻蚀，预刻蚀的深度为0~10nm；
对其余势垒层及部分沟道层进行欧姆刻蚀，形成源极区域和漏极区域，欧姆刻蚀的深度为沟道层和势垒层的界面处下方0~30nm。
6.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述制造方法中，“刻蚀第一钝化层”具体为：
采用干法刻蚀工艺和/或湿法刻蚀工艺刻蚀第一钝化层；
其中，干法刻蚀工艺采用等离子进行刻蚀，湿法刻蚀工艺采用酸性溶液或碱性溶液进行刻蚀。
7.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述衬底为硅衬底、蓝宝石衬底、碳化硅衬底中的任意一种；和/或，
所述衬底上形成有缓冲层，缓冲层为GaN缓冲层、AlN缓冲层、AlGaN缓冲层中的一种或多种的组合；和/或，
所述沟道层和势垒层中形成有隔离层，所述隔离层为氮化物隔离层；和/或，
所述势垒层上形成有帽层，所述帽层为氮化物帽层；和/或，
所述Ⅲ族氮化物异质结为AlGaN/GaN异质结；和/或，
所述沟道层为GaN沟道层，厚度为50nm~2μm；和/或，
所述势垒层为AlxGaN1-x势垒层，厚度为10nm~30nm，其中，x=0.1~0.3；和/或，
所述第一钝化层为氮化硅钝化层、氧化硅钝化层、氧化铝钝化层中的一种或多种的组合。
8.根据权利要求1所述的Ⅲ族氮化物增强型HEMT器件的制造方法，其特征在于，所述制造方法还包括：
在第一钝化层上形成与栅极电性连接的栅场板；
在第一钝化层及栅场板上外延生长第二钝化层；
刻蚀第二钝化层，以露出源极和漏极；
在第二钝化层上形成与源极电性连接的源场板和/或与漏极电性连接的漏场板；
在第二钝化层及源场板和/或漏场板上外延生长第三钝化层；
刻蚀第三钝化层，以露出全部或部分源场板和/或漏场板；
其中，所述栅极、源极、漏极、栅场板、源场板和/或漏场板的材质为金属和/或金属化合物，金属包括金、铂、镍、钛、铝、钯、钽、钨中的一种或多种的组合，金属化合物包括氮化钛、氮化钽中的一种或多种的组合；
所述第二钝化层为氮化硅钝化层、氧化硅钝化层、氧化铝钝化层中的一种或多种的组合；
所述第三钝化层为氮化硅钝化层、氧化硅钝化层、聚酰亚胺钝化层中的一种或多种的组合。
9.一种Ⅲ族氮化物增强型HEMT器件，其特征在于，所述Ⅲ族氮化物增强型HEMT器件采用权利要求1~8中任一项所述的制造方法制造而得，Ⅲ族氮化物增强型HEMT器件包括：
衬底；
位于衬底上的Ⅲ族氮化物异质结，Ⅲ族氮化物异质结包括沟道层及势垒层，沟道层中形成有二维电子气；
源极区域和漏极区域，形成于势垒层及部分沟道层中；
源极和漏极，位于源极区域和漏极区域中；
第一钝化层，位于势垒层及源极和漏极上方；
源极窗口、漏极窗口及栅极窗口，源极窗口和漏极窗口形成于源极和漏极上方的第一钝化层中，栅极窗口形成于源极窗口和漏极窗口之间的第一钝化层及部分势垒层中；
绝缘介质层，位于栅极窗口下方的势垒层中；
栅极，位于栅极窗口中。
CN202110892091.4A 2021-08-04 2021-08-04 Ⅲ族氮化物增强型hemt器件及其制造方法 Active CN113628964B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110892091.4A CN113628964B (zh) 2021-08-04 2021-08-04 Ⅲ族氮化物增强型hemt器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110892091.4A CN113628964B (zh) 2021-08-04 2021-08-04 Ⅲ族氮化物增强型hemt器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113628964A CN113628964A (zh) 2021-11-09
CN113628964B true CN113628964B (zh) 2024-03-12

Family

ID=78382645

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110892091.4A Active CN113628964B (zh) 2021-08-04 2021-08-04 Ⅲ族氮化物增强型hemt器件及其制造方法

Country Status (1)

Country Link
CN (1) CN113628964B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230197829A1 (en) * 2021-12-20 2023-06-22 Nxp Usa, Inc. Transistors with source-connected field plates
CN117542882B (zh) * 2024-01-10 2024-03-26 英诺赛科(苏州)半导体有限公司 一种氮化镓器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409480A (zh) * 2014-11-18 2015-03-11 西安电子科技大学 绝缘栅型直角源场板高电子迁移率器件及其制作方法
CN105140270A (zh) * 2015-07-29 2015-12-09 电子科技大学 一种增强型hemt器件
CN106711212A (zh) * 2016-12-31 2017-05-24 华南理工大学 基于Si衬底AlGaN/GaN异质结基的增强型HEMT器件及其制造方法
WO2017088253A1 (zh) * 2015-11-24 2017-06-01 中国科学院苏州纳米技术与纳米仿生研究所 抑制电流崩塌效应的增强型hemt器件及其制备方法
CN209766428U (zh) * 2019-10-11 2019-12-10 中证博芯（重庆）半导体有限公司 一种新型mis-hemt器件结构
CN110581068A (zh) * 2019-09-05 2019-12-17 西交利物浦大学 一种使用栅介质去实现低导通电阻的增强型氮化镓晶体管的方法
CN112289858A (zh) * 2019-07-22 2021-01-29 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140335666A1 (en) * 2013-05-13 2014-11-13 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Growth of High-Performance III-Nitride Transistor Passivation Layer for GaN Electronics
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
JP6642883B2 (ja) * 2015-10-08 2020-02-12 ローム株式会社 窒化物半導体装置およびその製造方法
CN107946358A (zh) * 2017-11-21 2018-04-20 华南理工大学 一种与Si‑CMOS工艺兼容的AlGaN/GaN异质结HEMT器件及其制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409480A (zh) * 2014-11-18 2015-03-11 西安电子科技大学 绝缘栅型直角源场板高电子迁移率器件及其制作方法
CN105140270A (zh) * 2015-07-29 2015-12-09 电子科技大学 一种增强型hemt器件
WO2017088253A1 (zh) * 2015-11-24 2017-06-01 中国科学院苏州纳米技术与纳米仿生研究所 抑制电流崩塌效应的增强型hemt器件及其制备方法
CN106711212A (zh) * 2016-12-31 2017-05-24 华南理工大学 基于Si衬底AlGaN/GaN异质结基的增强型HEMT器件及其制造方法
CN112289858A (zh) * 2019-07-22 2021-01-29 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制备方法
CN110581068A (zh) * 2019-09-05 2019-12-17 西交利物浦大学 一种使用栅介质去实现低导通电阻的增强型氮化镓晶体管的方法
CN209766428U (zh) * 2019-10-11 2019-12-10 中证博芯（重庆）半导体有限公司 一种新型mis-hemt器件结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
增强型GaN功率器件及集成技术;周建军;孔岑;张凯;孔月婵;;电力电子技术(第08期);全文 *

Also Published As

Publication number Publication date
CN113628964A (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
JP6999197B2 (ja) 複合バリア層構造に基づくｉｉｉ族窒化物エンハンスメント型ｈｅｍｔ及びその製造方法
JP7178121B2 (ja) 半導体デバイスの製造方法、及びその使用
CN113628964B (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
KR102080745B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN113594036A (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
JP5355959B2 (ja) 電界効果トランジスタおよび電界効果トランジスタの製造方法
WO2018032601A1 (zh) GaN基增强型HEMT器件的制备方法
CN105336789A (zh) 一种高质量MIS结构的GaN基场效应晶体管及其制备方法
JP5390983B2 (ja) 電界効果トランジスタおよび電界効果トランジスタの製造方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN108321200B (zh) 一种基于p-GaN结构的三维增强型高电子迁移率晶体管及其制造方法
CN113628962B (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
JP2007165590A (ja) 窒化物半導体装置
CN114361121B (zh) 一种带有p-SnO栅帽层的新型金刚石基垂直GaN-HEMT器件及其制备方法
CN116169169A (zh) 一种低栅泄漏电流的增强型GaN HEMTs及其制备方法
CN116092935A (zh) 一种AlGaN/GaN HEMT器件的制作方法
CN113628963B (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
CN218241855U (zh) 具有高阈值电压的增强型功率晶体管
CN111415998A (zh) 一种GaN基肖特基二极管及其制备方法
JP5460016B2 (ja) 半導体装置及びその製造方法
JP2015153884A (ja) 窒化物半導体装置の製造方法および窒化物半導体装置ならびにダイオードおよび電界効果トランジスタ
CN115172460A (zh) 具有高阈值电压的增强型功率晶体管及其制备方法
WO2023181749A1 (ja) 半導体装置
CN113594044A (zh) 一种半导体器件及其制备方法
CN116387246A (zh) p-GaN增强型MIS-HEMT器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant