CN113608409B - 接触结构的制作方法 - Google Patents

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Abstract

本发明公开一种接触结构的制作方法,其包括下列步骤,提供基底,基底包括第一区与第二区。在基底上形成介电层,并于介电层上形成光致抗蚀剂层。进行曝光制作工艺,曝光制作工艺包括多个第一曝光步骤与多个第二曝光步骤。各第一曝光步骤是对基底的第一区的一部分进行。各第二曝光步骤是对基底的第二区的一部分进行,且各第二曝光步骤是在以第一预定距离形成的第一叠对偏移的状况下进行。进行显影制作工艺,用以在光致抗蚀剂层中形成多个开口。

Description

接触结构的制作方法
技术领域
本发明涉及一种接触结构的制作方法,尤其是涉及一种包括曝光制作工艺的接触结构的制作方法。
背景技术
集成电路(integrated circuit,IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中,光刻(photolithography)制作工艺为一不可或缺的技术,其主要是将所设计的图案,例如电路布局图案形成于一个或多个光掩模上,然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内。之后,再利用图案化的光致抗蚀剂层为掩模进行蚀刻制作工艺以将复杂的布局图案精确地转移至半导体芯片上。
然而,在上述的制作工艺中,许多因素(例如制作工艺稳定性、均匀性、基底状况等)会影响制作结果而可能导致缺陷(defect)的形成,进而使得产品的生产良率受到影响。因此,如何通过制作工艺条件设计或/及检测手法的搭配下达到减少缺陷与提升生产良率的效果一直是相关领域人员努力的方向。
发明内容
本发明提供了一种接触结构的制作方法,对基底的不同区域分别进行不同的曝光步骤,并以叠对偏移(overlay shift)的状况下进行部分的曝光步骤。通过此方式可缩小部分区域的制作工艺宽容度而使得后续制作工艺中发生的缺陷可更容易被检测出,进而可用以调整相关的制作工艺条件而达到改善制作工艺良率的效果。
本发明的一实施例提供一种接触结构的制作方法,包括下列步骤。首先,提供一基底,基底包括一第一区与一第二区。在基底上形成一介电层,并于介电层上形成一光致抗蚀剂层。进行一曝光制作工艺,曝光制作工艺包括多个第一曝光步骤与多个第二曝光步骤。各第一曝光步骤是对基底的第一区的一部分进行。各第二曝光步骤是对基底的第二区的一部分进行,且各第二曝光步骤是在以一第一预定距离形成的一第一叠对偏移的状况下进行。然后,进行一显影制作工艺,用以于光致抗蚀剂层中形成多个开口。
附图说明
图1为本发明一实施例的接触结构的制作方法的流程示意图;
图2为本发明一实施例的接触结构的制作方法中的曝光步骤的流程示意图;
图3为本发明一实施例的接触结构的制作方法中的曝光制作工艺的示意图;
图4为本发明一实施例的第一曝光步骤的示意图;
图5为本发明一实施例的第二曝光步骤的示意图;
图6为本发明一实施例的第三曝光步骤的示意图;
图7为本发明一实施例的第四曝光步骤的示意图;
图8为本发明一实施例的第一曝光步骤的部分剖面示意图;
图9为本发明一实施例的第二曝光步骤的部分剖面示意图;
图10为本发明一实施例的第一区于显影制作工艺后的部分剖面示意图;
图11为本发明一实施例的第二区于显影制作工艺后的部分剖面示意图;
图12为本发明一实施例的第三区于显影制作工艺后的部分剖面示意图;
图13为本发明一实施例的第四区于显影制作工艺后的部分剖面示意图;
图14与图15为本发明一实施例的接触结构的制作方法中的蚀刻制作工艺的示意图,其中图15绘示了图14之后的状况示意图;
图16为本发明一实施例的第一区于形成接触结构后的部分剖面示意图;
图17为本发明一实施例的第二区于形成接触结构后的部分剖面示意图;
图18为本发明另一实施例的第二区于形成接触结构后的部分剖面示意图;
图19为本发明一实施例的电子束检测的影像分析示意图。
主要元件符号说明
10 基底
11 阱区
12 隔离结构
13 栅极介电层
14 栅极电极
15 盖层
16 间隙子
17 掺杂区
18 介电层
21 介电层
22 抗反射层
23 光致抗蚀剂层
31 区域
31’ 区域
32 区域
33 区域
91 曝光制作工艺
91A 第一曝光步骤
91B 第二曝光步骤
91C 第三曝光步骤
91D 第四曝光步骤
92 蚀刻制作工艺
AA 主动(有源)区
AA1 第一主动区
AA2 第二主动区
AA3 第三主动区
AA4 第四主动区
CH 接触孔
CH1 第一接触孔
CH2 第二接触孔
CS 接触结构
CS1 第一接触结构
CS2 第二接触结构
CT 接触图案
CT1 第一接触图案
CT2 第二接触图案
CT3 第三接触图案
CT4 第四接触图案
D1 第一方向
D2 第二方向
D3 第三方向
DS1 第一预定距离
DS2 第二预定距离
DS3 第三预定距离
EA 被曝光区域
EA1 第一被曝光区域
EA2 第二被曝光区域
EA3 第三被曝光区域
EA4 第四被曝光区域
EL 曝光光线
GS 栅极结构
GS1 第一栅极结构
GS2 第二栅极结构
GS3 第三栅极结构
GS4 第四栅极结构
M 光掩模
M1 第一光掩模
M2 第二光掩模
M3 第三光掩模
M4 第四光掩模
OA 重叠区域
OA1 第一重叠区域
OA2 第二重叠区域
OA3 第三重叠区域
OA4 第四重叠区域
OP 开口
OP1 第一开口
OP2 第二开口
OP3 第三开口
OP4 第四开口
OS1 第一叠对偏移
OS2 第二叠对偏移
OS3 第三叠对偏移
R1 第一区
R2 第二区
R3 第三区
R4 第四区
S11-S19步骤
S21-23 步骤
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是,在不脱离本发明的精神和范围的情况下,可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前,以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读,以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义,并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义,而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即,直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词,是用以修饰权利要求的元件,除非特别说明,其本身并不意含及代表该请求元件有任何之前的序数,也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序,该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺,使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时,该材料的至少一部分在蚀刻结束后可被保留。与此相反的是,当“移除”材料时,基本上所有的材料可在过程中被除去。然而,在一些实施例中,“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术,包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1与图3。图1所绘示为本发明一实施例的接触结构的制作方法的流程示意图,而图3所绘示为本发明一实施例的接触结构的制作方法中的曝光制作工艺的示意图。如图1与图3所示,本实施例提供一种接触结构的制作方法,包括下列步骤。首先,进行步骤S11,提供一基底10,而基底10包括一第一区R1与一第二区R2。在一些实施例中,基底10可包括半导体基底或非半导体基底。上述的半导体基底可包括硅基底、外延硅基底、硅锗基底、碳化硅基底、绝缘层覆硅(SOI)基底或以其他适合的半导体材料所形成的基底,而上述的非半导体基底可包括玻璃基底、塑胶基底、陶瓷基底、蓝宝石基底或以其他适合的非半导体材料所形成的基底。然后,进行步骤S12,在基底10上形成一介电层(图1与图3未绘示)。在一些实施例中,在介电层形成之前,基底10上可具有图案化结构例如导线或/及半导体元件,故介电层可覆盖此图案化结构,但并不以此为限。在介电层形成之后,进行步骤S13,在介电层上形成一光致抗蚀剂层(图1与图3未绘示)。之后,进行步骤S14,对基底10进行一曝光制作工艺91,且以叠对偏移的状况下进行一些曝光步骤。然后,进行步骤S15,进行一显影制作工艺,用以于光致抗蚀剂层中形成多个开口(图1与图3未绘示)。
在一些实施例中,曝光制作工艺91可包括在无刻意叠对偏移的状况下进行的多个正常曝光步骤以及在叠对偏移的状况下进行的多个偏移曝光步骤,且多个偏移曝光步骤中的至少两个偏移曝光步骤的叠对偏移可彼此不同。各正常曝光步骤以及各偏移曝光步骤可分别对基底10上的不同区域进行曝光,故各正常曝光步骤以及各偏移曝光步骤可分别为曝光制作工艺91中所进行的不同曝光照射(exposure shot),而各正常曝光步骤以及各偏移曝光步骤于基底10上的对应曝光区域可未彼此重叠或仅于各区域的边缘部分重叠,但并不以此为限。在一些实施例中,曝光制作工艺91可于一曝光装置中进行,曝光装置可包括步进式曝光机、扫描式曝光机或其他可用于半导体制作工艺的曝光装置,而曝光装置中所使用的曝光光源的波长范围以及各曝光照射的剂量(dose)可视被照射的光致抗蚀剂层的材料特性、产品的分辨率要求或/及其他制作工艺考虑而进行调整与选择。
在一些实施例中,曝光制作工艺91可包括多个第一曝光步骤91A与多个第二曝光步骤91B。各第一曝光步骤91A是对基底10的第一区R1的一部分进行。各第二曝光步骤91B是对基底10的第二区R2的一部分进行,且各第二曝光步骤91B是在以一第一预定距离形成的一第一叠对偏移的状况下进行。换句话说,各第一曝光步骤91A可被视为上述在无刻意叠对偏移的状况下进行的正常曝光步骤,而各第二曝光步骤91B可被视为上述在叠对偏移的状况下进行的偏移曝光步骤。在一些实施例中,各第一曝光步骤91A可以使用一光掩模(图1与图3未绘示)进行,而各第二曝光步骤91B可以使用此光掩模进行。换句话说,第一曝光步骤91A与第二曝光步骤91B可利用同一个光掩模进行曝光,但本发明并不以此为限。在一些实施例中,也可视设计或/及制作工艺需要而使用不同的光掩模分别进行第一曝光步骤91A与第二曝光步骤91B。此外,在一些实施例中,曝光制作工艺91中的各正常曝光步骤以及各偏移曝光步骤可使用同一个光掩模进行曝光,由此降低不同光掩模之间的差异所造成的负面影响,但并不以此为限。
在一些实施例中,各第一曝光步骤91A可对基底10的第一区R1内的不同部分进行,而各第二曝光步骤91B可对基底10的第二区R2内的不同部分进行。举例来说,如图3所示,在第一区R1中标示91A的各矩形方块可分别为对应一个第一曝光步骤91A的区域,而在第二区R2中标示91B的各矩形方块可分别为对应一个第二曝光步骤91B的区域。因此,在一些实施例中,可对基底10的第一区R1进行17次第一曝光步骤91A,并可对基底10的第二区R2进行21次第二曝光步骤91B,但并不以此为限。在一些实施例中,在曝光制作工艺91中所进行的第一曝光步骤91A与第二曝光步骤91B的次数可视基底10上的第一区R1与第二区R2所占面积的比例关系变化而有所不同,故曝光制作工艺91中进行的第一曝光步骤91A的总次数可与进行的第二曝光步骤91B的总次数相同或不同。此外,在无刻意叠对偏移的状况下进行的正常曝光步骤(例如第一曝光步骤91A)在基底10上对应的区域可彼此相邻集中设置而未与偏移曝光步骤(例如第二曝光步骤91B)在基底10上对应的区域交替设置。换句话说,在第一区R1中分别对应两个第一曝光步骤91A的两个区域之间不会具有对应偏移曝光步骤(例如第二曝光步骤91B)的区域。
请参阅图1至图3。图2所绘示为本发明一实施例的接触结构的制作方法中的曝光步骤的流程示意图。如图1至图3所示,在一些实施例中,曝光制作工艺91中进行的曝光步骤(例如上述的偏移曝光步骤)可包括但并不限于下列步骤。首先,在步骤S21,进行一对准步骤,用以对准基底与光掩模。然后,在步骤S22,调整光掩模的位置或/及基底10的位置,用以产生叠对偏移。接着,在步骤S23,在叠对偏移下,以一曝光光线穿过光掩模的一部分而照射基底10。在一些实施例中,可利用光掩模上的叠对标记(overlay mark)与基底10上对应的叠对标记(未绘示)进行叠对对准,以完成上述步骤S21中的对准步骤,但并不以此为限。此外,在一些实施例中,可于对准步骤之后通过调整光掩模的位置或/及基底10的位置来产生所需的叠对偏移,但本发明并不以此为限。在一些实施例中,也可视曝光装置的设计或/及运作方式而使用其他适合的方法产生所需的叠对偏移,例如可于对准步骤进行时直接以偏移一预定距离的状况下进行对准而产生所需的叠对偏移,但并不以此为限。
在一些实施例中,各第二曝光步骤91B可被视为上述在叠对偏移的状况下进行的偏移曝光步骤,故第二曝光步骤91B可包括但并不限于上述的步骤S21、步骤S22以及步骤S23。因此,第二曝光步骤91B可包括调整光掩模的位置或/及基底的位置,用以产生第一叠对偏移,且可在第一叠对偏移下,以曝光光线穿过光掩模的一部分而照射基底。此外,各第一曝光步骤91A可被视为上述在无刻意叠对偏移的状况下进行的正常曝光步骤。因此,在一些实施例中,第一曝光步骤91A可与上述的第二曝光步骤91B相似但不包括上述产生叠对偏移的步骤(例如上述的步骤S22),故第一曝光步骤91A可包括进行对准步骤,用以对准基底与光掩模,然后可在基底与光掩模之间无刻意叠对偏移的状况下,以曝光光线穿过光掩模的一部分而照射基底10。值得说明的是,在一般无刻意叠对偏移的状况下进行的正常曝光步骤,其曝光结果仍可能受到制作工艺误差或/及制作工艺稳定度的影响而具有不可避免的叠对偏移,但本发明中刻意在叠对偏移的状况下进行的偏移曝光步骤所具有的叠对偏移并不同于正常曝光步骤可能具有的不可避免的叠对偏移,且偏移曝光步骤所具有的叠对偏移可至少部分大于正常曝光步骤可能具有的不可避免的叠对偏移。
请参阅图3至图7。图4所绘示为本发明一实施例的第一曝光步骤的示意图,图5所绘示为本实施例的第二曝光步骤的示意图,图6所绘示为本实施例的第三曝光步骤的示意图,而图7所绘示为本实施例的第四曝光步骤的示意图。如图3所示,在一些实施例中,基底10可还包括一第三区R3与一第四区R4,而曝光制作工艺91可还包括多个第三曝光步骤91C与多个第四曝光步骤91D,各第三曝光步骤91C是对基底10的第三区R3的一部分进行,而各第四曝光步骤91D是对基底10的第四区R4的一部分进行,但并不以此为限。在一些实施例中,各第二曝光步骤91B、各第三曝光步骤91C以及各第四曝光步骤91D可分别为在不同的叠对偏移的状况下进行的偏移曝光步骤,故曝光制作工艺91可包括多组具有不同叠对偏移的偏移曝光步骤(例如图3所示的三组),但并不以此为限。在一些实施例中,曝光制作工艺91可视设计需要而仅包括一组偏移曝光步骤(例如第二曝光步骤91B)、仅包括两组具有不同叠对偏移的偏移曝光步骤或包括多于三组具有不同叠对偏移的偏移曝光步骤。
此外,在一些实施例中,在无刻意叠对偏移的状况下进行的正常曝光步骤(例如第一曝光步骤91A)以及具有不同叠对偏移的偏移曝光步骤(例如第二曝光步骤91B、第三曝光步骤91C以及第四曝光步骤91D)在基底10上所对应的区域(例如第一区R1、第二区R2、第三区R3以及第四区R4)可以一矩阵方式排列,用以方便于后续的缺陷检测时分辨所对应的曝光状况,而曝光制作工艺91可被视为具有叠对偏移矩阵(overlay shift matrix)的曝光制作工艺,但并不以此为限。此外,在无刻意叠对偏移的状况下进行的正常曝光步骤(例如第一曝光步骤91A)在基底10上对应的区域可彼此相邻集中设置,而具有不同叠对偏移的偏移曝光步骤(例如第二曝光步骤91B、第三曝光步骤91C以及第四曝光步骤91D在基底10上对应的区域也可分别相邻集中设置。换句话说,在第一区R1中对应两个第一曝光步骤91A的两个区域之间不会具有对应偏移曝光步骤的区域,在第二区R2中对应两个第二曝光步骤91B的两个区域之间不会具有对应第一曝光步骤91A的区域以及对应其他具有不同叠对偏移的偏移曝光步骤(例如第三曝光步骤91C或/及第四曝光步骤91D)的区域,在第三区R3中对应两个第三曝光步骤91C的两个区域之间不会具有对应第一曝光步骤91A的区域以及对应其他具有不同叠对偏移的偏移曝光步骤(例如第二曝光步骤91B或/及第四曝光步骤91D)的区域,而在第四区R4中对应两个第四曝光步骤91D的两个区域之间不会具有对应第一曝光步骤91A的区域以及对应其他具有不同叠对偏移的偏移曝光步骤(例如第二曝光步骤91B或/及第三曝光步骤91C)的区域。
如图3至图7所示,在一些实施例中,各第二曝光步骤91B可在以一第一预定距离DS1形成的一第一叠对偏移OS1的状况下进行,各第三曝光步骤91C可在以一第二预定距离DS2形成的一第二叠对偏移OS2的状况下进行,而各第四曝光步骤91D可在以一第三预定距离DS3形成的一第三叠对偏移OS3的状况下进行。在一些实施例中,第一预定距离DS1、第二预定距离DS2以及第三预定距离DS3中的至少两者可彼此不同,而第一叠对偏移OS1、第二叠对偏移OS2以及第三叠对偏移OS3中的至少两者可彼此不同。举例来说,在一些实施例中,第一预定距离DS1、第二预定距离DS2以及第三预定距离DS3可分别为15纳米、10纳米以及5纳米而彼此不同,故第一叠对偏移OS1、第二叠对偏移OS2以及第三叠对偏移OS3可彼此不同,但并不以此为限。此外,在一些实施例中,上述的正常曝光步骤可能具有的不可避免的叠对偏移的偏移量可小于5纳米,故偏移曝光步骤所具有的叠对偏移大于正常曝光步骤可能具有的不可避免的叠对偏移,但并不以此为限。在一些实施例中,上述的正常曝光步骤可能具有的不可避免的叠对偏移的偏移量也可介于第一预定距离DS1与第二预定距离DS2之间或介于第二预定距离DS2与第三预定距离DS3之间。
此外,各第一曝光步骤91A所使用的光掩模可被视为第一光掩模M1,各第二曝光步骤91B所使用的光掩模可被视为第二光掩模M2,各第三曝光步骤91C所使用的光掩模可被视为第三光掩模M3,而各第四曝光步骤91D所使用的光掩模可被视为第四光掩模M4。在一些实施例中,可利用同一个光掩模进行第一曝光步骤91A、第二曝光步骤91B、第三曝光步骤91C以及第四曝光步骤91D,故第一光掩模M1、第二光掩模M2、第三光掩模M3以及第四光掩模M4可为同一个光掩模,但并不以此为限。在一些实施例中,也可视设计或/及产品需要而使用不同的光掩模分别进行第一曝光步骤91A、第二曝光步骤91B、第三曝光步骤91C以及第四曝光步骤91D。
在一些实施例中,在形成上述的介电层之前,可在基底10上形成多个主动区AA以及多个栅极结构GS。举例来说,在形成上述的介电层之前,可在基底10的第一区R1、第二区R2、第三区R3以及第四区R4中分别形成至少一第一主动区AA1、至少一第二主动区AA2、至少一第三主动区AA3以及至少一第四主动区AA4,且可在基底10的第一区R1、第二区R2、第三区R3以及第四区R4中分别形成至少一第一栅极结构GS1、至少一第二栅极结构GS2、至少一第三栅极结构GS3以及至少一第四栅极结构GS4,但并不以此为限。此外,介电层可覆盖第一主动区AA1、第二主动区AA2、第三主动区AA3、第四主动区AA4、第一栅极结构GS1、第二栅极结构GS2、第三栅极结构GS3以及第四栅极结构GS4,但并不以此为限。此外,曝光制作工艺91中所使用的光掩模可包括多个接触图案,用以对应在基底10上形成接触结构的位置。例如第一光掩模M1、第二光掩模M2、第三光掩模M3以及第四光掩模M4可分别具有第一接触图案CT1、第二接触图案CT2、第三接触图案CT3以及第四接触图案CT4,而当第一光掩模M1、第二光掩模M2、第三光掩模M3以及第四光掩模M4为同一个光掩模时,第一接触图案CT1、第二接触图案CT2、第三接触图案CT3以及第四接触图案CT4可为光掩模上的同一个接触图案或不同的接触图案,但并不以此为限。
在一些实施例中,通过第一接触图案CT1在多个第一曝光步骤91A的至少一个中于光致抗蚀剂层中形成的第一被曝光区域EA1可与第一主动区AA1的一部分于垂直方向(例如第三方向D3)上重叠且与第一栅极结构GS1的一部分于第三方向D3上重叠,通过第二接触图案CT2在多个第二曝光步骤91B的至少一个中于光致抗蚀剂层中形成的第二被曝光区域EA2可与第二主动区AA2的一部分于第三方向D3上重叠且与第二栅极结构GS2的一部分于第三方向D3上重叠,通过第三接触图案CT3在多个第三曝光步骤91C的至少一个中于光致抗蚀剂层中形成的第三被曝光区域EA3可与第三主动区AA3的一部分于第三方向D3上重叠且与第三栅极结构GS3的一部分于第三方向D3上重叠,而通过第四接触图案CT4在多个第四曝光步骤91D的至少一个中于光致抗蚀剂层中形成的第四被曝光区域EA4可与第四主动区AA4的一部分于第三方向D3上重叠且与第四栅极结构GS4的一部分于第三方向D3上重叠,但并不以此为限。在一些实施例中,上述的第三方向D3可被视为基底10的厚度方向而与基底10的表面大体上正交,但并不以此为限。此外,值得说明的是,图5至图7中所绘示的第一接触图案CT1以及第一被曝光区域EA1实际上并未出现于第二曝光步骤91B、第三曝光步骤91C以及第四曝光步骤91D中而仅是用以搭配说明不同叠对偏移的状况。此外,在各曝光步骤中,接触图案CT可以适合的比例转移至光致抗蚀剂层而于光致抗蚀剂层中形成被曝光区域EA,故被曝光区域EA与对应的接触图案CT之间可为等比例关系、被曝光区域EA可小于对应的接触图案CT或者被曝光区域EA可大于对应的接触图案CT。因此,上述的第一叠对偏移OS1、第二叠对偏移OS2以及第三叠对偏移OS3也可被视为第二被曝光区域EA2、第三被曝光区域EA3以及第四被曝光区域EA4分别与第一被曝光区域EA1之间的相对偏移状况,而上述的第一预定距离DS1、第二预定距离DS2以及第三预定距离DS3可被视为第二被曝光区域EA2、第三被曝光区域EA3以及第四被曝光区域EA4分别与第一被曝光区域EA1之间的相对偏移值,但并不以此为限。
在一些实施例中,各栅极结构GS可与对应的主动区AA在一水平方向(例如第一方向D1)上相邻设置,例如第一栅极结构GS1可与第一主动区AA1于第一方向D1上相邻设置,第二栅极结构GS2可与第二主动区AA2于第一方向D1上相邻设置,第三栅极结构GS3可与第三主动区AA3于第一方向D1上相邻设置,而第四栅极结构GS4可与第四主动区AA4于第一方向D1上相邻设置,但并不以此为限。此外,在一些实施例中,在上视图中,主动区AA可大体上沿第一方向D1上延伸,而栅极结构GS可大体上沿第二方向D2上延伸,且第二方向D2可大体上与第一方向D1正交,但并不以此为限。
在一些实施例中,不同偏移曝光步骤所具有的叠对偏移可沿同一方向上产生,由此改变接触图案与主动区重叠的面积以及接触图案与栅极结构重叠的面积。举例来说,各第二曝光步骤91B的第一叠对偏移OS1、各第三曝光步骤91C的第二叠对偏移OS2以及各第四曝光步骤91D的第三叠对偏移OS3可分别沿第一方向D1上产生。因此,与第二被曝光区域EA2在第三方向D3上重叠的第二主动区AA2的该部分的面积可小于与第一被曝光区域EA1在第三方向D3上重叠的第一主动区AA1的该部分的面积,与第三被曝光区域EA3在第三方向D3上重叠的第三主动区AA3的该部分的面积可小于与第一被曝光区域EA1在第三方向D3重叠上的第一主动区AA1的该部分的面积且大于与第二被曝光区域EA2在第三方向D3上重叠的第二主动区AA2的该部分的面积,而与第四被曝光区域EA4在第三方向D3上重叠的第四主动区AA4的该部分的面积可小于与第一被曝光区域EA1在第三方向D3重叠上的第一主动区AA1的该部分的面积且大于与第三被曝光区域EA3在第三方向D3上重叠的第三主动区AA3的该部分的面积。相对地,与第二被曝光区域EA2在第三方向D3上重叠的第二栅极结构GS2的该部分的面积可大于与第一被曝光区域EA1在第三方向D3上重叠的第一栅极结构GS1的该部分的面积,与第三被曝光区域EA3在第三方向D3上重叠的第三栅极结构GS3的该部分的面积可大于与第一被曝光区域EA1在第三方向D3重叠上的第一栅极结构GS1的该部分的面积且小于与第二被曝光区域EA2在第三方向D3上重叠的第二栅极结构GS2的该部分的面积,而与第四被曝光区域EA4在第三方向D3上重叠的第四栅极结构GS4的该部分的面积可大于与第一被曝光区域EA1在第三方向D3重叠上的第一栅极结构GS1的该部分的面积且小于与第三被曝光区域EA3在第三方向D3上重叠的第三栅极结构GS3的该部分的面积,但并不以此为限。
请参阅图8与图9。图8所绘示为本发明一实施例的第一曝光步骤91A的部分剖面示意图,而图9所绘示为本发明一实施例的第二曝光步骤91B的部分剖面示意图。如图8与图9所示,在进行曝光制作工艺之前,介电层18可形成基底10上而覆盖栅极结构GS以及主动区AA,而光致抗蚀剂层23可形成于介电层18上。此外,在一些实施例中,可在基底10中形成隔离结构12、阱区11与掺杂区17,隔离结构12可用以在基底10中定义出多个主动区AA,而掺杂区17可位于主动区AA中并可被视为源极/漏极掺杂区,但并不以此为限。隔离结构12可包括单层或多层的绝缘材料例如氧化物绝缘材料、氮氧化物绝缘材料或其他适合的绝缘材料,而掺杂区17与阱区11可分别通过于基底10中植入适合的掺杂物而形成的掺杂区域。此外,在一些实施例中,各栅极结构GS可包括栅极介电层13、栅极电极14、盖层15以及间隙子16,栅极介电层13、栅极电极14以及盖层15可于第三方向D3上堆叠设置,而间隙子16可设置于栅极介电层13、栅极电极14以及盖层15的侧壁上,但并不以此为限。栅极介电层13可包括氧化物层例如氧化硅层或其他适合的介电材料例如高介电常数介电材料,栅极电极14可包括非金属栅极例如多晶硅栅极或其他适合的导电材料所形成非金属栅极或金属栅极,盖层15可包括氮化硅、氮碳化硅或其他适合的绝缘材料,而间隙子16可包括单层或多层的介电材料例如氧化物、氮化物、氮氧化物或其他适合的介电材料。
在一些实施例中,在形成光致抗蚀剂层23之前,可于介电层18上形成介电层21与抗反射层22,介电层21可包括一有机分布层(organic distribution layer,ODL)或其他适合的有机或无机介电材料,抗反射层22可包括一含硅掩模抗反射层(silicon-containinghard mask bottom anti-reflecting coating,SHB)或其他适合的抗反射材料,而介电层18可包括单层或多层的介电材料例如氧化硅、氮化硅、氮氧化硅或其他适合的介电材料。在曝光制作工艺91的各曝光步骤中,可利用曝光光线EL穿过光掩模M的一部分而照射基底10以及基底10上的光致抗蚀剂层23。在一些实施例中,光掩模M中的接触图案CT可为透光区域,而曝光光线EL可穿过光掩模M的而接触图案CT而照射基底10上的光致抗蚀剂层23,用将接触图案CT以所需的比例转移至光致抗蚀剂层23上而于光致抗蚀剂层23中形成被曝光区域EA,但并不以此为限。因此,在上述的偏移曝光步骤中,可在光掩模M与基底10之间刻意叠对偏移的状况下以曝光光线EL穿过光掩模M而照射光致抗蚀剂层23,由此改变光致抗蚀剂层23中被曝光区域EA的位置以及后续形成接触结构的位置。
请参阅图1以及图10至图13。图10所绘示为本发明一实施例的第一区于显影制作工艺后的部分剖面示意图,图11所绘示为本实施例的第二区于显影制作工艺后的部分剖面示意图,图12所绘示为本实施例的第三区于显影制作工艺后的部分剖面示意图,而图13所绘示为本实施例的第四区于显影制作工艺后的部分剖面示意图。如图1以及图10至图13所示,在上述的曝光制作工艺之后进行显影制作工艺,用以于光致抗蚀剂层23中形成多个开口OP。举例来说,在第一区R1上的光致抗蚀剂层23中的第一开口OP1可对应上述图4所示第一曝光步骤中的第一接触图案CT1或/及第一被曝光区域EA1,于第二区R2上的光致抗蚀剂层23中的第二开口OP2可对应上述图5所示第二曝光步骤中的第二接触图案CT2或/及第二被曝光区域EA2,在第三区R3上的光致抗蚀剂层23中的第三开口OP3可对应上述图6所示第三曝光步骤中的第三接触图案CT3或/及第三被曝光区域EA3,而于第四区R4上的光致抗蚀剂层23中的第四开口OP4可对应上述图7所示第四曝光步骤中的第四接触图案CT4或/及第四被曝光区域EA4。
在一些实施例中,由于第一曝光步骤可为在无刻意叠对偏移的状况下进行的正常曝光步骤而第二曝光步骤、第三曝光步骤以及第四曝光步骤可分别为具有不同叠对偏移的偏移曝光步骤,故在不同区域中的开口OP与主动区AA之间在第三方向D3上互相重叠的重叠区域OA也会因此而不相同。举例来说,在第一区R1上的第一开口OP1与第一主动区AA1于第三方向D3上互相重叠的第一重叠区域OA1可相对较大,在第二区R2上的第二开口OP2与第二主动区AA2于第三方向D3上互相重叠的第二重叠区域OA2可小于第一重叠区域OA1,在第三区R3上的第三开口OP3与第三主动区AA3于第三方向D3上互相重叠的第三重叠区域OA3可小于第一重叠区域OA1且大于第二重叠区域OA2,而在第四区R4上的第四开口OP4与第四主动区AA4于第三方向D3上互相重叠的第四重叠区域OA4可小于第一重叠区域OA1且大于第三重叠区域OA3,但并不以此为限。
请参阅图1以及图14至图18。图14与图15所绘示为本发明一实施例的接触结构的制作方法中的蚀刻制作工艺的示意图,其中图15绘示了图14之后的状况示意图,图16所绘示为本发明一实施例的第一区于形成接触结构后的部分剖面示意图,而图17所绘示为本发明一实施例的第二区于形成接触结构后的部分剖面示意图。如图1、图14以及图15所示,在上述的显影制作工艺之后,可进行步骤S16,以光致抗蚀剂层23为掩模对介电层18进行一蚀刻制作工艺92,用以于介电层18中形成多个接触孔CH,而各接触孔CH可于第三方向D3上对应光致抗蚀剂层23中的多个开口OP中的一个开口OP。换句话说,可利用蚀刻制作工艺92将开口OP的图案转移至介电层18中而形成多个接触孔CH。此外,光致抗蚀剂层23、抗反射层22以及介电层21可于形成接触孔CH之后或/及蚀刻制作工艺92中被移除。在一些实施例中,在第一区R1上的第一接触孔CH1可于第三方向D3上贯穿介电层18而暴露出部分的第一主动区AA1,且第一接触孔CH1可于第三方向D3上贯穿第一栅极结构GS1上的介电层18以及盖层15而暴露出部分的栅极电极14。然后,可进行步骤S17,在介电层18中形成多个接触结构CS,且各接触结构CS形成于多个接触孔CH的一个中。如图15与图16所示,第一接触结构CS1可形成于第一接触孔CH1中,而第二接触结构CS2可形成于第二接触孔CH2中。在一些实施例中,各接触结构CS可包括一阻障层以及一低电阻材料设置于阻障层上,但并不以此为限。上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料,而上述的低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等,但并不以此为限。由于第二接触结构CS2所对应的第二接触孔CH2是通过上述在叠对偏移的状况下进行的偏移曝光步骤所形成,而第一接触结构CS1所对应的第一接触孔CH1是通过上述在无刻意叠对偏移的状况下进行的正常曝光步骤所形成,故第二接触结构CS2与第二主动区AA2相连的区域面积会小于第一接触结构CS1与第一主动区AA1相连的区域面积。换句话说,通过偏移曝光步骤所形成的接触结构CS的制作工艺宽容度(process margin)会相对较小,而可利用此状况来测试或/及调整上述的蚀刻制作工艺的制作工艺条件。
请参阅图17与图18。图18所绘示为本发明另一实施例的第二区于形成接触结构后的部分剖面示意图。在一些实施例中,图18所对应用以形成接触孔CH的蚀刻制作工艺的制作工艺条件可不同于图17所对应的蚀刻制作工艺,或者图18可被视为在蚀刻制作工艺的制作工艺空间(process window)不足而发生问题时(例如蚀刻状况不均匀或/及部分区域蚀刻不足等)对应形成的接触结构CS的状况。如图17所示,当用以形成接触孔CH的蚀刻制作工艺的process window足够或/及蚀刻制作工艺未发生问题时,即使第二区R2上的第二接触结构CS2是通过偏移曝光步骤所形成而具有相对较小的process margin,但第二接触结构CS2仍可有效地与主动区AA或/及掺杂区17形成电连接。然而,如图18所示,当用以形成接触孔CH的蚀刻制作工艺的process window不足时,部分的接触孔CH可能会不同于理想的状况,例如接触孔CH的临界尺寸(critical dimension,CD)会过小,而特别是当接触孔CH的底部CD过小时会造成所对应形成的接触结构CS无法有效地与主动区AA或/及掺杂区17形成电连接而形成缺陷。因此,在本发明的制作方法中,可利用偏移曝光步骤使得部分区域的接触结构process margin相对变小,由此测试或/及调整上述蚀刻制作工艺的制作工艺条件,以调整出process window较佳的蚀刻制作工艺。
请参阅图1以及图16至图19。图19所绘示为本发明一实施例的电子束检测的影像分析示意图。如图1以及图16至图18所示,在形成接触结构CS之后,可进行步骤S18,对接触结构CS进行一缺陷检测,用以检测各接触结构CS是否有发生如图18所示的缺陷。然后,可进行步骤S19,依据缺陷检测的结果调整上述用以形成接触孔CH的蚀刻制作工艺的制作工艺条件,由此改善蚀刻制作工艺的process window并提升接触结构CS的制作工艺良率。在一些实施例中,上述的缺陷检测可包括电子束(electron beam,e-beam)检测或其他适合的缺陷检测方式。举例来说,如图17至图19所示,在电子束检测的影像分析中,于电压对比(voltage contrast,VC)模式下,可与主动区AA接触形成有效电连接的接触结构CS的对应影像为亮态(例如区域31),而无法与主动区AA形成有效电连接的接触结构CS的对应影像则相对较暗(例如区域31’)。因此,区域31可对应正常的接触结构CS(例如图17中的第二接触结构CS2),而区域31’可对应发生缺陷的接触结构CS(例如图18中的第二接触结构CS2)。此外,在一些实施例中,上述的接触结构CS可为静态随机存取存储器(static random accessmemory,SRAM)结构中用以电连接特定栅极与特定漏极的接触结构(例如slot contact),而图19中的区域32与区域33可分别为此SRAM结构中分别对应特定栅极结构与对应特定源极的接触结构的影像,但并不以此为限。
因此,通过电子束检测的方式,可扫描出基底10上各接触结构CS的状态,由此统计出基底10上对应上述正常曝光步骤以及各偏移曝光步骤的区域中发生接触结构缺陷的比例状况,进而可用以当作调整上述蚀刻制作工艺的参考或/及依据。举例来说,当接触结构缺陷的发生数量明显与偏移曝光步骤的叠对偏移量呈正相关时,通过调整用以形成接触孔CH的蚀刻制作工艺的制作工艺条件后若可有效改善接触结构缺陷的发生数量,则此调整后的蚀刻制作工艺可具有较佳的process window。因此,本发明的接触结构的制作方法可用以改善接触结构的process window并提升相关产品的制作工艺良率。
综上所述,在本发明的接触结构的制作方法中,可对基底的不同区域分别进行不同的曝光步骤,并以叠对偏移的状况下进行部分的曝光步骤。通过此方式可缩小部分区域的制作工艺宽容度而使得后续制作工艺中发生的缺陷可更容易被检测出,进而可用以调整相关的制作工艺条件而达到改善接触结构制作工艺良率的效果。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (20)

1.一种接触结构的制作方法,包括:
提供基底,其中该基底包括第一区与第二区;
在该基底上形成介电层;
在该介电层上形成光致抗蚀剂层;
进行曝光制作工艺,其中该曝光制作工艺包括:
多个第一曝光步骤,其中各该第一曝光步骤是对该基底的该第一区的一部分进行;以及
多个第二曝光步骤,其中各该第二曝光步骤是对该基底的该第二区的一部分进行,且各该第二曝光步骤是在以第一预定距离形成的第一叠对偏移的状况下进行;以及
进行显影制作工艺,用以于该光致抗蚀剂层中形成多个开口。
2.如权利要求1所述的接触结构的制作方法,其中该曝光制作工艺还包括在叠对偏移的状况下进行的多个偏移曝光步骤,各该偏移曝光步骤的该叠对偏移不同于该第一叠对偏移,且该多个偏移曝光步骤中的至少两个偏移曝光步骤的该多个叠对偏移彼此不同。
3.如权利要求1所述的接触结构的制作方法,其中各该第一曝光步骤是以光掩模进行,且各该第二曝光步骤是以该光掩模进行。
4.如权利要求3所述的接触结构的制作方法,其中各该第二曝光步骤包括:
进行对准步骤,用以对准该基底与该光掩模;
调整该光掩模的位置或该基底的位置,用以产生该第一叠对偏移;以及
在该第一叠对偏移下,以曝光光线穿过该光掩模的一部分而照射该基底。
5.如权利要求3所述的接触结构的制作方法,其中各该第一曝光步骤包括:
进行对准步骤,用以对准该基底与该光掩模;以及
在该基底与该光掩模之间无刻意叠对偏移的状况下,以曝光光线穿过该光掩模的一部分而照射该基底。
6.如权利要求3所述的接触结构的制作方法,还包括:
在形成该介电层之前,在该基底的该第一区中形成第一主动区;以及
在形成该介电层之前,在该基底的该第二区中形成第二主动区,其中该介电层覆盖该第一主动区与该第二主动区。
7.如权利要求6所述的接触结构的制作方法,其中该光掩模包括接触图案,通过该接触图案在该多个第一曝光步骤的至少一个中于该光致抗蚀剂层中形成的第一被曝光区域与该第一主动区的一部分重叠,且通过该接触图案在该多个第二曝光步骤的至少一个中于该光致抗蚀剂层中形成的第二被曝光区域与该第二主动区的一部分重叠。
8.如权利要求7所述的接触结构的制作方法,其中与该第二被曝光区域重叠的该第二主动区的该部分的面积小于与该第一被曝光区域重叠的该第一主动区的该部分的面积。
9.如权利要求7所述的接触结构的制作方法,还包括:
在形成该介电层之前,在该基底的该第一区上形成第一栅极结构;以及
在形成该介电层之前,在该基底的该第二区上形成第二栅极结构,其中该介电层覆盖该第一栅极结构与该第二栅极结构。
10.如权利要求9所述的接触结构的制作方法,其中该第一被曝光区域与 该第一栅极结构的一部分重叠,且该第二被曝光区域与该第二栅极结构的一部分重叠。
11.如权利要求10所述的接触结构的制作方法,其中与该第二被曝光区域重叠的该第二栅极结构的该部分的面积大于与该第一被曝光区域重叠的该第一栅极结构的该部分的面积。
12.如权利要求9所述的接触结构的制作方法,其中该第二栅极结构与该第二主动区于水平方向上相邻设置,且该第一叠对偏移是沿该水平方向上产生。
13.如权利要求1所述的接触结构的制作方法,其中该基底还包括第三区,该曝光制作工艺还包括多个第三曝光步骤,且各该第三曝光步骤是对该基底的该第三区的一部分进行。
14.如权利要求13所述的接触结构的制作方法,其中各该第三曝光步骤是在以第二预定距离形成的第二叠对偏移的状况下进行。
15.如权利要求14所述的接触结构的制作方法,其中该第二预定距离不同于该第一预定距离。
16.如权利要求14所述的接触结构的制作方法,其中该第一叠对偏移与该第二叠对偏移是沿相同方向上产生。
17.如权利要求14所述的接触结构的制作方法,其中各该第一曝光步骤、各该第二曝光步骤以及各该第三曝光步骤是以同一个光掩模进行。
18.如权利要求1所述的接触结构的制作方法,还包括:
在该显影制作工艺之后,以该光致抗蚀剂层为掩模对该介电层进行蚀刻制作工艺,用以于该介电层中形成多个接触孔,其中各该接触孔于垂直方向上对应该光致抗蚀剂层中的该多个开口的一个;以及
在该介电层中形成多个接触结构,其中各该接触结构形成于该多个接触孔的一个中。
19.如权利要求18所述的接触结构的制作方法,还包括:
对该多个接触结构进行缺陷检测;以及
依据该缺陷检测的结果调整该蚀刻制作工艺。
20.如权利要求19所述的接触结构的制作方法,其中该缺陷检测包括电子束检测。
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Publication number Priority date Publication date Assignee Title
CN111552211B (zh) * 2020-05-18 2021-03-09 北京理工大学 一种用于光学发动机激光测试的同步控制方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003438A (ko) * 1999-06-23 2001-01-15 김영환 티에프티 어레이 기판의 노광방법
WO2006126569A1 (ja) * 2005-05-25 2006-11-30 Nikon Corporation 露光方法及びリソグラフィシステム
CN111630455A (zh) * 2017-11-23 2020-09-04 Asml荷兰有限公司 用于确定图案化过程参数的方法和设备

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790205B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Overlay structure and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010003438A (ko) * 1999-06-23 2001-01-15 김영환 티에프티 어레이 기판의 노광방법
WO2006126569A1 (ja) * 2005-05-25 2006-11-30 Nikon Corporation 露光方法及びリソグラフィシステム
CN111630455A (zh) * 2017-11-23 2020-09-04 Asml荷兰有限公司 用于确定图案化过程参数的方法和设备

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