CN113608093A - 一种用于功率半导体器件动态特性测试的控制逻辑的实现方法 - Google Patents

一种用于功率半导体器件动态特性测试的控制逻辑的实现方法 Download PDF

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胡冬青
刘檬
吴郁
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周新田
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    • G01R31/2617—Circuits therefor for testing bipolar transistors for measuring switching properties thereof

Abstract

本发明提出了一种用于功率半导体器件动态特性测试的控制逻辑的实现方法。该控制逻辑用于控制功率半导体器件电冲击后的动态特性测试，当负载1短路且开关1工作在线性区、负载2为钳位感性负载时，测试系统可用于短路冲击后的开关特性测试；当负载1为非钳位感性负载、负载2短路且开关2工作在饱和区时，测试系统可用于雪崩冲击耦合多开关冲击后的动态电阻测试等。控制信号将提供三路输出，分别用于驱动开关1、开关2和待测器件。其中待测器件上施加的是双脉冲。控制逻辑将通过对FPGA进行编程实现。

Description

一种用于功率半导体器件动态特性测试的控制逻辑的实现 方法
技术领域：
本发明涉及一种功率半导体器件动态特性测试控制逻辑和实现方法，具体为一种基于外设的三路脉冲输出时序设计及实现方案。
背景技术：
功率半导体器件做为电能转换与处理的核心，其坚固性和可靠性考核、参数退化测试，是评估电路系统可靠性及效率的重要依据。同时，电子设备高效、节能、小型化的发展趋势，对功率器件功率密度和开关速度的要求也越来越高，宽禁带半导体器件逐步替代硅基器件进入市场应用。但受材料、结构和工艺水平影响，宽禁带半导体器件参数退化机理亦表现出与硅基器件大不相同，短路冲击、雪崩冲击后，介质层、介质与半导体界面附近缺陷能级、陷阱能级对载流子的捕获与去捕获，亦表现出与硅基器件不同的规律性。如何在各种冲击后尽快启动开关参数测试和动态电阻测试，对有效评估缺陷能级和陷阱能级的影响至关重要。但目前功率器件驱动信号的设计，主要针是面向电能转换的脉冲宽度调节控制，基于动态过程可靠性考核的控制信号及实现相关的研究少见报道。为此，本发明针对短路冲击、雪崩冲击后，在微秒级时间间隔内的开关特性和动态电阻测试需求，设计了控制逻辑，并基于外设给出了具体实现方法。
发明内容
该发明拟解决在测试时如何设定器件的短路冲击时间、冲击后恢复的时间以及短路冲击次数以及如何实现上述设定。
本发明测试时使用外设作为电路状态翻转的控制逻辑，具体为测试电路采用FPGA进行控制，利用程序语言设定短路冲击时间、冲击后恢复的时间以及短路冲击次数后通过I/O接口将控制信号传送给信号处理模块，进而传递给开关。
一种用于功率半导体器件动态特性测试的控制逻辑的实现方法，其特征在于，控制逻辑可提供三路脉冲方波输出；第三路为双脉冲方波，脉冲周期为1ms，第一脉宽Ton3-1从1-999微秒连续可调，第二脉宽Ton3-2从0-999微秒连续可调，两脉冲时间间隔Toff3-2从10-999微秒连续可调；当第二脉宽为0时，第三路实际输出为单脉冲方波；当第一路脉冲输出为高电平，第二路脉冲输出为低电平，第三路为单脉冲方波连续输出时，系统对待测器件进行电冲击；第三路脉冲周期和电冲击次数相乘，决定了第一路脉冲通态时间；电冲击次数N从1到99999次；从第一路脉冲下降到第二路脉冲上升这段时间Td为待测器件自然退火时间，从10微秒到999秒可调，通过外设输入；之后第一路脉冲为低电位，第二路脉冲为高电位，此时是待测器件开关特性或动态电阻测试时间；第二路脉宽的通态时间设为1小时；上述逻辑利用外设及其接口，通过编程实现；逻辑功能实现需要7个寄存器，分别用于存储Ton3-1、Toff3-1、Ton3-2、Toff3-2、Toff3-3、N和Td；8个比较器，分别用于向I/O传递信号以发送高电平还是低电平；三个计时器，分别用于功率器件的脉冲时间、脉冲次数和退火时间的计数。
2.根据权利要求1所述的方法，其特征在于：当负载1短路且开关1工作在线性区、负载2为钳位感性负载时，测试系统可用于短路冲击后的开关特性测试；当负载1为非钳位感性负载、负载2短路且开关2工作在饱和区时，测试系统可用于雪崩冲击耦合多开关冲击后的动态电阻测试。
3.进一步，待测功率器件Q1，其源极接模拟地，其漏极接到开关S1和S2的源极，S1和S2为并联关系；芯片UCC27611DVRT的VDD管脚外接电源VDD，IN+和FPGA的一个I/O接口相连，IN-管脚接数字地；OUTH和OUTL管脚分别接电阻R1、R2，R1、R2并联接到测试器件Q1的栅极；VREF管脚外接偏置电压VREF，GND管脚接模拟地；芯片UCC21530DWKQ1的INA和INB分别通过R3、C1和R4、C2构成的滤波电路连接到FPGA的两个I/O接口，两个VCCI管脚、EN管脚和DT管脚外接电压源VCC，GND管脚接数字地，NC管脚空置；VDDA、VDDB分别外接偏置电压VDDA和VDDB，OUTA和OUTB分别通过R5与二极管D1的并联、R6和二极管D2的并联接到S1和S2的栅极，VSSA和VSSB分别连接S1和S2的源极；S1漏极直接与测试电压Vtest连接，S2漏极通过电感L1和二极管D3的并联连接到测试电压Vtest；这里，S1和S2所使用的是功率MOSFET；当电路开始上点工作时，FPGA的I/O接口PWM1向INA输出高电平，PWM3向IN+输出脉冲，此时UCC2711DVRT控制Q1导通，UCC21530DWKQ1控制S1开通，Q1经历动态过程1；完成短路脉冲后PWM1变为低电平；经过一段时间的退火后，退火是电路的开关是s1s2都断开，退火时间设定为毫秒量级；PWM2向INB输出高电平，UCC21530DWKQ1控制S2开通，此时Q1进行动态过程2。
4.进一步，FPGA内部的逻辑是，计数器1以开始计数，计数器1将所计的数Time1传送给比较器1和比较器2，寄存器1将预先设定的脉冲时间Number1也传给比较器1，当Time1小于等于Number1时，比较器1给I/O接口1发送信号使I/O接口1向待测器件发送高电平，比较器1给计数器2发送信号使计数器2所计的数Time2加1；同时寄存器2将预先设定的脉冲周期Number2传送给比较器2，当Time1和Number2相等时比较器2向计数器1发送信号，使计数器1清零以完成一次短路脉冲；计数器2将所计的数Time2传送给比较器3，寄存器3将预先设定的冲击次数Number3传送给比较器3，若Time2小于Number3，即未满足冲击次数则比较器3将信号传给I/O接口2使I/O接口2向短路开关发送高电平；若Time2等于Number3，即满足冲击次数则比较器3将信号传给计数器3；计数器将所计的数Time3传给比较器4，寄存器4将预先设定的冲击后恢复时间Number4也传给比较器4，当Time3等于Number4，即恢复时间到后比较器4将信号传给I/O接口3使I/O接口3向开关2发送高电平，此后开关1断开，开关2闭合，电路处于工作状态。
该发明可以精确的控制冲击时间和恢复时间，利用FPGA实现即可以节省成本，还简化了测试电路和控制逻辑的设计。
附图说明
图1测试流程
图2测试电路图
图3短路脉冲测试逻辑生成示意图
图4动态电阻测试双脉冲逻辑生成示意图图5测试电路状态转换示意图
图6动态特性测试原理图
图7控制逻辑时序示意图
具体实施方式
测试流程如图1所示。在测试之前先要设置测试时短路冲击的时间、次数和冲击后的退火时间并通过程序设计实现。完成参数设置后进行测试电路与外设的对应连接后上电测试，此时外设将设计好的脉冲信号送给待测器件，电路工作在动态过程1。动态过程1可以是单脉冲短路，也可以是开关冲击。在动态过程1中，外设将会自动比较工作次数是否达到设定值，若未达到，电路将继续进行动态过程1；达到后电路将经过一段的恢复时间，随后电路将工作在动态过程2。开关过程2可以是单脉冲短路，也可以是开关冲击但与开关过程1不同。电路在开关过程2时也会判断是否达到工作次数，若未达到，电路将返回开关过程1工作。
图2所示为测试电路图。Q1为待测功率器件，其源极接模拟地，其漏极接到开关S1和S2的源极，S1和S2为并联关系。芯片UCC2711DVRT的VDD管脚外接电源VDD，IN+和FPGA的一个I/O接口相连，IN-管脚接数字地。OUTH和OUTL管脚分别接电阻R1、R2，R1、R2并联接到测试器件Q1的栅极。VREF管脚外接偏置电压VREF，GND管脚接模拟地。芯片UCC21530DWKQ1的INA和INB分别通过R3、C1和R4、C2构成的滤波电路连接到FPGA的两个I/O接口，两个VCCI管脚、EN管脚和DT管脚外接电压源VCC，GND管脚接数字地，NC管脚空置。VDDA、VDDB分别外接偏置电压VDDA和VDDB，OUTA和OUTB分别通过R5与二极管D1的并联、R6和二极管D2的并联接到S1和S2的栅极，VSSA和VSSB分别连接S1和S2的源极。S1漏极直接与测试电压Vtest连接，S2漏极通过电感L1和二极管D3的并联连接到测试电压Vtest。这里，S1和S2所使用的是功率MOSFET。当电路开始上电工作时，FPGA的I/O接口PWM1向INA输出高电平，PWM3向IN+输出脉冲，此时UCC27611DVRT控制Q1导通，UCC21530DWKQ1控制S1开通，Q1经历动态过程1。完成短路脉冲后PWM1变为低电平。经过一段时间的退火后，PWM3仍旧向IN+输出脉冲，UCC27611DVRT继续控制Q1导通，PWM2向INB输出高电平，UCC21530DWKQ1控制S2开通，此时Q1进行动态过程2。
图3说明了短路脉冲测试逻辑的生成过程。当电路和外设上电后，计数器1以开始计数，计数器1将所计的数Time1传送给比较器1和比较器2，寄存器1将预先设定的脉冲时间Number1也传给比较器1，当Time1小于等于Number1时，比较器1给I/O接口1发送信号使I/O接口1向待测器件发送高电平，比较器1给计数器2发送信号使计数器2所计的数Time2加1；同时寄存器2将预先设定的脉冲周期Number2传送给比较器2，当Time1和Number2相等时比较器2向计数器1发送信号，使计数器1清零以完成一次短路脉冲。计数器2将所计的数Time2传送给比较器3，寄存器3将预先设定的冲击次数Number3传送给比较器3，若Time2小于Number3，即未满足冲击次数则比较器3将信号传给I/O接口2使I/O接口2向短路开关发送高电平。若Time2等于Number3，即满足冲击次数则比较器3将信号传给计数器3。计数器将所计的数Time3传给比较器4，寄存器4将预先设定的冲击后恢复时间Number4也传给比较器4，当Time3等于Number4，即恢复时间到后比较器4将信号传给I/O接口3使I/O接口3向开关2发送高电平，此后开关1断开，开关2闭合，电路处于工作状态。
图4为测试时施加在功率器件上的双脉冲逻辑生成示意图。当电路工作状态由退火转为动态电阻测试时计数器1从0开始计数，同时计数器1将所计的数Time1分别传送给比较器5、比较器6、比较器7和比较器8。寄存器1将预先设定的脉冲时间Number1也传给比较器1，当Time1小于等于Number1时，比较器1给I/O接口1发送信号使I/O接口1向待测器件发送高电平，寄存器5将双脉冲的第一次完整脉冲时间Number5传给比较器2，当Time1小于等于Number5且大于Number1时，I/O接口1无高电平输出。寄存器6将双脉冲的第二次有效时间Number6传给比较器7，当Time1小于等于Number6时且大于Number5时I/O接口1再次输出高电平。寄存器7将一次完整双脉冲周期Number8传给比较器8，当Time1小于等于Number7且大于Number6时I/O接口1无高电平输出。即双脉冲的第一次高电平时间仍为Number1,第一次脉冲和第二次脉冲的时间间隔为Number5-Number1，双脉冲的第二次高电平时间为Number6，一次完整双脉冲周期为Number8。
图5展示了在实际测试时电路工作状态的转换过程。初始时电路与外设均未供电，电路处于断开状态。当外设和电路同时接通电源后，外设接口开始给电路短路脉冲，此时电路由断开状态转变为动态过程1。在动态过程1程中，外设会记录冲击次数并判断冲击次数是否达到要求，若未达到则电路仍将工作在动态过程1；若达到则电路将由当前状态转变为退火。经过一段时间的退火后，电路转变为动态过程2并此状态下进行动态参数的测试，若未满足测试要求则电路状态再次变为动态过程1。待测试完成后切断外设和电路供电，电路将重新变为断开状态。

Claims (4)

1.一种用于功率半导体器件动态特性测试的控制逻辑的实现方法，其特征在于，控制逻辑可提供三路脉冲方波输出；第三路为双脉冲方波，脉冲周期为1ms，第一脉宽Ton3-1从1-999微秒连续可调，第二脉宽Ton3-2从0-999微秒连续可调，两脉冲时间间隔Toff3-2从10-999微秒连续可调；当第二脉宽为0时，第三路实际输出为单脉冲方波；当第一路脉冲输出为高电平，第二路脉冲输出为低电平，第三路为单脉冲方波连续输出时，系统对待测器件进行电冲击；第三路脉冲周期和电冲击次数相乘，决定了第一路脉冲通态时间；电冲击次数N从1到99999次；从第一路脉冲下降到第二路脉冲上升这段时间Td为待测器件自然退火时间，从10微秒到999秒可调，通过外设输入；之后第一路脉冲为低电位，第二路脉冲为高电位，此时是待测器件开关特性或动态电阻测试时间；第二路脉宽的通态时间设为1小时；上述逻辑利用外设及其接口，通过编程实现；逻辑功能实现需要7个寄存器，分别用于存储Ton3-1、Toff3-1、Ton3-2、Toff3-2、Toff3-3、N和Td；8个比较器，分别用于向I/O传递信号以发送高电平还是低电平；三个计时器，分别用于功率器件的脉冲时间、脉冲次数和退火时间的计数。
2.根据权利要求1所述的方法，其特征在于：当负载1短路且开关1工作在线性区、负载2为钳位感性负载时，测试系统可用于短路冲击后的开关特性测试；当负载1为非钳位感性负载、负载2短路且开关2工作在饱和区时，测试系统可用于雪崩冲击耦合多开关冲击后的动态电阻测试。
3.根据权利要求1所述的方法，其特征在于：待测功率器件Q1，其源极接模拟地，其漏极接到开关S1和S2的源极，S1和S2为并联关系；芯片UCC27611DVRT的VDD管脚外接电源VDD，IN+和FPGA的一个I/O接口相连，IN-管脚接数字地；OUTH和OUTL管脚分别接电阻R1、R2，R1、R2并联接到测试器件Q1的栅极；VREF管脚外接偏置电压VREF，GND管脚接模拟地；芯片UCC21530DWKQ1的INA和INB分别通过R3、C1和R4、C2构成的滤波电路连接到FPGA的两个I/O接口，两个VCCI管脚、EN管脚和DT管脚外接电压源VCC，GND管脚接数字地，NC管脚空置；VDDA、VDDB分别外接偏置电压VDDA和VDDB，OUTA和OUTB分别通过R5与二极管D1的并联、R6和二极管D2的并联接到S1和S2的栅极，VSSA和VSSB分别连接S1和S2的源极；S1漏极直接与测试电压Vtest连接，S2漏极通过电感L1和二极管D3的并联连接到测试电压Vtest；这里，S1和S2所使用的是功率MOSFET；当电路开始上点工作时，FPGA的I/O接口PWM1向INA输出高电平，PWM3向IN+输出脉冲，此时UCC2711DVRT控制Q1导通，UCC21530DWKQ1控制S1开通，Q1经历动态过程1；完成短路脉冲后PWM1变为低电平；经过一段时间的退火后，退火是电路的开关是s1s2都断开，退火时间设定为毫秒量级；PWM2向INB输出高电平，UCC21530DWKQ1控制S2开通，此时Q1进行动态过程2。
4.根据权利要求1所述的方法，其特征在于：FPGA内部的逻辑是，计数器1以开始计数，计数器1将所计的数Time1传送给比较器1和比较器2，寄存器1将预先设定的脉冲时间Number1也传给比较器1，当Time1小于等于Number1时，比较器1给I/O接口1发送信号使I/O接口1向待测器件发送高电平，比较器1给计数器2发送信号使计数器2所计的数Time2加1；同时寄存器2将预先设定的脉冲周期Number2传送给比较器2，当Time1和Number2相等时比较器2向计数器1发送信号，使计数器1清零以完成一次短路脉冲；计数器2将所计的数Time2传送给比较器3，寄存器3将预先设定的冲击次数Number3传送给比较器3，若Time2小于Number3，即未满足冲击次数则比较器3将信号传给I/O接口2使I/O接口2向短路开关发送高电平；若Time2等于Number3，即满足冲击次数则比较器3将信号传给计数器3；计数器将所计的数Time3传给比较器4，寄存器4将预先设定的冲击后恢复时间Number4也传给比较器4，当Time3等于Number4，即恢复时间到后比较器4将信号传给I/O接口3使I/O接口3向开关2发送高电平，此后开关1断开，开关2闭合，电路处于工作状态。
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