CN106357099A - 一种实现栅极驱动电路的系统和方法 - Google Patents

Abstract

本发明涉及一种实现栅极驱动电路的系统和方法。提供了一种实现栅极驱动电路的系统，包括：驱动芯片，驱动芯片包括：前置驱动器，第一高边驱动管和第二高边驱动管，其中第一高边驱动管驱动能力大于第二高边驱动管的驱动能力，高边延时组件，高边延时组件连接到第一高边驱动管；第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件，低边延时组件连接到第一低边驱动管；以及MOS功率级，MOS功率级包括MNO管。

Description

一种实现栅极驱动电路的系统和方法

技术领域

本发明涉及电路领域，更具体地涉及实现栅极驱动电路的系统和方法。

背景技术

开关电源应用中，控制外部功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)开关的芯片级驱动电路设计，需要在保证较高的系统效率的前提下，满足EMI(Electro-Magnetic Interference，电磁干扰)要求。

在传统的驱动电路设计中，上述两个要求很难同时满足，当驱动很强时，开关损耗可以降低，得到比较高的传输效率，但此时，EMI往往不能满足要求，尤其针对目前新型的超结功率MOS，这种矛盾显得尤为突出。

图1是示出了传统的实现栅极驱动电路的系统的简化图。一种传统的方法是，在驱动电路输出到功率MOS的栅级串联一定阻值的电阻来解决EMI，如图1所示，图1中包括了驱动芯片和外部功率MOS。这样做，必然会使开关损耗增大而降低效率。

图2是示出了如图1中所示的系统的Vg波形图。栅极驱动串联(虚线)以及不串联电阻(实线)的Vg波形如图2所示。如图2的实线所示，在不串联电阻时，栅级驱动波形的上升沿和下降沿都比较快，且波形上会呈现明显的振荡，这会影响EMI特性。另一方面，如虚线所示，在串联电阻时，栅级驱动波形的上升沿和下降沿变得比较缓慢，振荡得以抑制，但驱动损耗会增大。

如图2所示，当施加电压时，将产生输入电流Igate＝I1+I2；施加栅-源电压Vgs，则漏-源电压Vds就会下降。在导通或关断过程中，栅-源极 的总等效电容Ceq为：

Igate＝I1+I2＝(Cgd×(1+Av)+Cgs)×dVgs/dt＝Ceq×dVgs/dt

其中，Igate为栅极电流，I1为流过栅漏电容Cgd的电流，I2为流过栅源电容Cgs的电流，而(1+Av)称作米勒效应参数，它描述了输出和输入之间的电容反馈。当栅-漏电压接近于零时，将会产生米勒效应。在MOS开通前，D极电压大于G极电压，MOS寄生电容Cgd储存的电量需要在其导通时注入G极与其中的电荷中和。米勒效应会严重增加MOS的开通损耗，产生米勒平台，从而MOS管不能迅速进入导通或关断状态。

图3是示出了如图1中所示的系统的工作波形的图示。其中，drv_h为上管MN_hs的驱动信号，drv_l为下管MN_ls的驱动信号，td为上下管之间的死区时间，栅极为驱动芯片PIN脚上的波形，Vg为外部功率MOS栅极电压波形，上升和下降沿都存在米勒平台，tr和tf为上升和下降时间，随Rg的增大而增大，损耗也随之增大。从而，图1的驱动架构很难在损耗和EMI之间做很好的平衡。

图4是示出了另一种传统的实现栅极驱动电路的系统的简化图。图1的架构是改善EMI的一种方式，但此方法只能对驱动上升和下降沿做等量的调节，而无法对上升和下降沿分别调节，灵活性差。如果希望对上升和下降沿分别做调节，可对上升沿和下降沿引入不同的电阻，图4和图1方法的区别是通过二极管隔离的方式，针对上升沿和下降沿引入不同的电阻Rgh和Rgl，上升沿和下降沿的快慢可以通过采用不同的Rgh和Rgl来实现，调节更加灵活，

图5是示出了如图4中所示的系统的工作波形的图示。从图5的波形中可以看出，假设Rgh＞Rgl，功率MOS栅的上升沿会比下降沿更慢。如果在解EMI时，需要将上升沿的快慢做得与下降沿不同，可以采用图4的方法。但是，图4的驱动架构也很难在损耗和EMI之间做很好的折中。

解决EMI的系统本质上就是要在上升沿或者下降沿的米勒平台之前，将驱动能力减弱，减小如图2所示的开启和关断振荡，以减小对EMI的影响。但在米勒平台结束之后，希望将驱动能力加强，快速开启或者关断功率MOS管，以最大限度降低驱动损耗，提高效率。显然上述两种驱动架 构无法兼顾这两点。针对传统方法的缺点，本发明将提供可以在效率和EMI要求之间进行很好折中的驱动架构。

发明内容

鉴于以上所述的问题，本发明提供了一种实现栅极驱动电路的系统和方法。仅作为示例，本发明的一些实施例被应用到栅极驱动系统。但是应该理解，本发明具有更宽的适用范围。

根据本公开的一个方面，提供了一种实现栅极驱动电路的系统，包括：驱动芯片，驱动芯片包括前置驱动器，第一高边驱动管和第二高边驱动管，其中第一高边驱动管驱动能力大于第二高边驱动管的驱动能力，高边延时组件，高边延时组件连接到第一高边驱动管；第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件，低边延时组件连接到第一低边驱动管；以及MOS功率级，MOS功率级包括MN0管；其中在控制MN0管开启的过程中，第二高边驱动管被配置为在接近第一米勒平台结束时生成第一驱动信号来使第一高边驱动管导通，从而第二高边驱动管先导通来以第一电流驱动MN0管，直到第一米勒平台结束第一高边驱动管才导通，以第二电流驱动MN0管开启，其中第一电流的幅度小于第二电流的幅度；并且其中在控制MN0管关断的过程中，第二低边驱动管被配置为在接近第二米勒平台结束时生成第二驱动信号来使第一低边驱动管导通，从而第二低边驱动管先导通，以第三电流驱动MN0管直到第二米勒平台结束，第一低边驱动管才导通，以第四电流驱动MN0管关断，其中第三电流的幅度小于第四电流的幅度。

根据本公开的另一方面，提供了一种实现栅极驱动电路的系统，包括：驱动芯片，驱动芯片包括前置驱动器，以及延时组件；以及MOS功率级，MOS功率级包括MN0管；其中前置驱动器包括：第一电流源和第二电流源，其中第一电流源大于第二电流源，PMOS开关MP1管和MP2管，下驱动管MN1管，NMOS开关MN2管，初始时为截止的第一齐纳二级管、第二齐纳二级管，以及电容器；其中在控制MN0管开启的过程 中，前置驱动器被配置为生成第一驱动信号来使MN1管截止同时MP1管导通，当达到第二齐纳二级管的击穿电压之后第二电流源开始对电容器充电直到由延时组件定义的延迟期满，此时前置驱动器还被配置为生成第二驱动信号，将MP2管导通并保持MP1管导通，第一电流源和第二电流源同时对电容器充电从而达到第一齐纳二级管和第二齐纳二级管的击穿电压。

根据本公开的又另一方面，提供了一种实现栅极驱动电路的方法，包括：在控制MN0管开启的过程中，在接近第一米勒平台结束时生成第一驱动信号来使第一高边驱动管导通，从而第二高边驱动管先导通来以第一电流驱动MN0管，直到第一米勒平台结束第一高边驱动管才导通，以第二电流驱动MN0管开启，其中第一电流的幅度小于第二电流的幅度；并且在控制MN0管关断的过程中，在接近第二米勒平台结束时生成第二驱动信号来使第一低边驱动管导通，从而第二低边驱动管先导通，以第三电流驱动MN0管直到第二米勒平台结束，第一低边驱动管才导通，以第四电流驱动MN0管关断，其中第三电流的幅度小于第四电流的幅度。

如上所述的新颖栅极驱动电路实现方式，在传统驱动架构的基础上，增加了驱动上升沿和下降沿独立控制机制和分段控制机制，可以在开关损耗和系统EMI之间进行很好的折中，得到较高的效率。

综上所述，本发明至少包括下述有益效果：可以节省系统外围解EMI需要增加的原件成本；可以对外部功率MOS栅极电压的开启上升沿和关断下降沿进行独立的控制；可以对外部功率MOS栅极电压上升沿或者下降沿本身进行分段控制；实际应用中，可以根据需要选择驱动架构，并可基于外部功率MOS的特性，灵活调节电路参数，如延迟时间tdh和tdl，检测阈值vh和vl，MN_hs及MN_ls管尺寸以及电流源Is和Im的大小，以在效率和EMI之间进行很好的折中。

根据本申请实施例的实现栅极驱动电路的系统和方法提供了新的驱动架构，不仅可以分别调节驱动上升沿和下降沿，而且可以对上升沿或者下降沿的本身进行分段调节的方法，可以在效率和EMI要求之间进行很好的折中。取决于实施例，还可以获得一个或多个益处。参考下面的详细描述 和附图可以全面地理解本发明的这些益处以及各个另外的目的、特征和优点。

附图说明

下面，将结合附图对本发明的示例性实施例的特征、优点和技术效果进行描述，附图中相似的附图标记表示相似的元件，其中：

图1是示出了传统的实现栅极驱动电路的系统的简化图。

图2是示出了如图1中所示的系统的Vg的波形图。

图3是示出了如图1中所示的系统的工作波形的图示。

图4是示出了另一种传统的实现栅极驱动电路的系统的简化图。

图5是示出了如图4中所示的系统的工作波形的图示。

图6是示出了根据本公开的一实施例的、一种实现栅极驱动电路的系统的简化图。

图7是示出了如图6中所示的系统的工作波形的图示。

图8是示出了根据本公开的一实施例的、另一种实现栅极驱动电路的系统的简化图。

图9是示出了如图8中所示的系统的工作波形的图示。

图10是示出了根据本公开的另一实施例的、一种实现栅极驱动电路的系统的简化图。

图11是示出了如图10中所示的系统的工作波形的图示。

图12是示出了根据本公开的另一实施例的、另一种实现栅极驱动电路的系统的简化图。

图13是示出了如图12中所示的系统的工作波形的图示。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示 出本发明的示例来提供对本发明的更好的理解。本发明决不限于下面所提出的任何具体配置和算法，而是在不脱离本发明的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本发明造成不必要的模糊。

图6是示出了根据本公开的一实施例的、一种实现栅极驱动电路的系统的简化图。该图仅作为示例，其不应该不适当地限制权利要求的范围。本领域的普通技术人员应该理解很多变化、替代和修改。

如图6所示，在外部功率MOS开启或者关断的米勒平台之前，采用比较弱的驱动能力，使上升沿和下降沿足够的缓慢，以减小米勒平台上的振荡对EMI的影响；在外部功率MOS的米勒平台完成之后，加大驱动能力，使上升沿和下降沿快速完成。

图6示出了驱动芯片和外部的功率MOS功率级。驱动芯片部分包括前置驱动(pre_driver)驱动级、高边驱动管MN_hs_m和MN_hs_s、高边延时组件delay_cell_h、低边驱动管MN_ls_m和MN_ls_s、低边延时组件delay_cell_l。功率MOS功率级包括功率MOS管MN0管、原边绕组Lm、以及感应电阻器Rcs。

其中，高边驱动管MN_hs_m驱动能力大于MN_hs_s，MN_hs_s的控制信号是drv_h，drv_h经过延时组件delay_cell_h延时后生成drv_h_d信号用于控制MN_hs_m。同样的，低边驱动管MN_ls_m驱动能力大于MN_Is_s，MN_ls_s的控制信号是dry_l，dry_l经过延时组件delay_cell_l延时后生成drv_l_d信号用于控制MN_ls_m。延时组件delay_cell_h的延迟时间可以不同于延时组件delay_cell_l的延迟时间。

在控制MN0管开启的过程中，MN_hs_s先导通，以较弱的电流驱动MN0管，直到米勒平台结束MN_hs_m才导通，以较强的电流驱动MN0管完成整个开启过程。因此，延时组件delay_cell_h的延迟时间设置应该保证在接近米勒平台结束时，生成drv_h_d信号使MN_hs_m导通。

在控制MN0管关断的过程中，MN_ls_s先导通，以较弱的电流驱动MN0管，直到米勒平台结束，MN_ls_m才导通，以较强的电流驱动MN0管完成整个关断过程。因此，延时组件delay_cell_l的延迟时间设置应该保 证在接近米勒平台结束时，生成drv_l_d信号使MN_ls_m导通。

图7是示出了如图6中所示的系统的工作波形的图示。在图7中，drv_h为上管MN_hs_s的驱动信号，drv_h_d为上管MN_hs_m的驱动信号，drv_l为下管MN_ls_s的驱动信号，drv_l_d为下管MN_ls_m的驱动信号，td为上下管之间的死区时间，tdh为从MN_hs_s开启到MN_hs_m开启延时，tdl为从MN_ls_s开启到MN_ls_m开启延时，栅极为驱动芯片PIN脚上的波形，上升沿和下降沿都存在米勒平台，tr为上升时间，并且tf为下降时间。从栅极波形的角度，其上升沿和下降沿都可以独立控制，且其上升沿或者下降沿本身做了分段控制。这样，可以通过调节MN_hs_m，MN_hs_s，MN_ls_m，MN_ls_s驱动管尺寸来调节驱动能力，且可通过调节tdh和tdl来控制分段时刻，增加了系统的灵活性。

图8是示出了根据本公开的一实施例的、另一种实现栅极驱动电路的系统的简化图。图8与图6的主要区别在于，将高边两个独立的NM_hs_m和NM_hs_s合并成一个NM_hs，通过前置驱动来控制NM_hs的栅极电压，来实现高边两段式开启控制。具体而言，MN_hs增加了前置控制电路，包括电流源Im和Is(Im＞Is)，PMOS开关MP1管和MP2管，下驱动管MN1管，NMOS开关MN2管，齐纳二级管Zd1、Zd2，以及电容器C0。

图8中的Drv_h信号与图7中的drv_h反相，从而drv_h信号需要反相后进行后续处理。例如，经过delay_cell_h延时及后续的反相，来生成drv_h_d信号，用于控制MP2管。

在控制MN_hs开启过程中，drv_h信号由高变低，使MN1管截止，同时MP1管导通，以较小的电流Is对Gate_h节点充电，开始时，Zd2是截止的，Gate_h电容器C0之间没有通路，从而Gate_h会很快上升到Zd2的击穿电压点。之后，Is开始对电容器C0充电，Gate_h的上升斜率变缓，保证栅极电压在MN0管的米勒平台附近缓慢上升；之后，drv_h在经过delay_cell_h延时后(此时，可以认为MN0管的米勒平台已经结束)，生成drv_h_d信号，将MP2管导通(此时MP1管仍然导通)，以Is+Im的电流给节点Gate_h及C0快速充电，Gate_h上升斜率变快并迅速上升到 Zd1加Zd2的击穿箝位电压，同时，栅极电压也快速上升到目标值，完成整个开启过程。

在控制MN_hs关断过程中，对于下降沿，下管的开启过程与图6类似，在此不再赘述。所不同的是，下管开启过程时，需要通过drv_l信号将MN2管导通，给电容器C0放电。

图9是示出了如图8中所示的系统的工作波形的图示。图9中的drv_h和drv_h_d信号与图7中的反相，且增加了Gate_h波形。如图9所示，Gate_h保证栅极电压在MN0管的米勒平台附近缓慢上升

上述实现方式一相对于传统方法，可以很好的在效率和EMI之间折中。然而，由于功率MOS MN0管特性的不同，延迟时间tdh和tdl不是那么容易控制。我们希望能够先判断米勒平台的开始时刻，随后根据MN0管的米勒平台的长短，再进行延迟tdh和tdl，以达到更好的分段控制效果。

图10是示出了根据本公开的另一实施例的、一种实现栅极驱动电路的系统的简化图。图10与图6的不同之处是，驱动芯片还包括两个栅极阈值检测比较器comp_hs和comp_ls，分别用于检测米勒平台的低阈值vl和高阈值vh。例如，实际器件MN0管的米勒平台在5V附近，低阈值vl可以设置为4V，而高阈值vh可以设置为6V。

高边阈值检测由comp_hs实现，生成Gate_sense_h信号，经过高边延时组件delay_cell_h延时后，与drv_h相与，生成drv_h_d信号，来控制MN_hs_m开启；类似的，低边阈值检测由comp_ls实现，其生成的Gate_sense_l信号，经过低边延时组件delay_cell_l延时后，与drv_l相与，生成drv_l_d信号，来控制MN_ls_m开启，以此方式来实现分段控制。

图11是示出了如图10中所示的系统的工作波形的图示。图11中的信号与图7类似，在此不再赘述。所不同的是增加了栅极PIN检测信号Gate_sense_h和Gate_sense_l波形，且tdh延迟时间的起始点为Gate_sense_h的上升沿(而不是drv_h上升沿)，tdl延迟时间的起始点为Gate_sense_l的上升沿(而不是drv_l上升沿)。

在如图10所示的优选实施例中，可以达到更精确的两段式开启及关断控制，进而更好的在效率和EMI之间进行折中。

图12是示出了根据本公开的另一实施例的、另一种实现栅极驱动电路的系统的简化图。图12与图10的主要区别在于，将高边两个独立的NM_hs_m和NM_hs_s合并成一个管子NM_hs，通过前置驱动来控制NM_hs的栅极电压，来实现高边两段式开启控制。具体而言，MN_hs增加了前置控制电路，包括电流源Im和Is(Im＞Is)，PMOS开关MP1管和MP2管，下驱动管MN1管，NMOS开关MN2管，齐纳二级管Zd1、Zd2，以及电容器C0。Drv_h信号与图11中的dry_h反相，从而此处的Gate_sense_h信号经过delay_cell_h延时及后续的反相，再与drv_h信号相或来生成drv_h_d信号，用于控制MP2管。

在控制MN_hs开启过程中，drv_h信号由高变低，使MN1管截止，同时MP1管导通，以较小的电流Is对Gate_h节点充电，开始时，Zd2是截止的，Gate_h电容器C0之间没有通路，故Gate_h会很快上升到Zd2的击穿电压点，之后，Is开始对电容器C0充电，Gate_h的上升斜率变缓，保证栅极电压在MN0管的米勒平台附近缓慢上升；之后，在检测到Gate_sense_h信号从低变高，再经过delay_cell_h延时后(此时可以认为MN0管的米勒平台已经结束)，生成drv_h_d信号，将MP2管导通(此时MP1管仍然导通)，以Is+Im的电流给节点Gate_h及电容器C0快速充电，Gate_h上升斜率变快并迅速上升到Zd1加Zd2的击穿箝位电压，同时，栅极电压也快速上升到目标值，完成整个开启过程。

下降沿时，下管的开启过程与图10类似，在此不再赘述。所不同的是，下管开启过程时，需要通过drv_l将MN2管导通，给电容器C0放电。

图13是示出了如图12中所示的系统的工作波形的图示。图13中的drv_h和drv_h_d信号与图11中的反相，且增加了Gate_h波形。

本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而 不是限定性的，本发明的范围由所附权利要求而不是上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

本发明各个实施例中的一些或所有组件单独地和/或与至少另一组件相组合地是利用一个或多个软件组件、一个或多个硬件组件和/或软件与硬件组件的一种或多种组合来实现的。在另一示例中，本发明各个实施例中的一些或所有组件单独地和/或与至少另一组件相组合地在一个或多个电路中实现，例如在一个或多个模拟电路和/或一个或多个数字电路中实现。在又一示例中，本发明的各个实施例和/或示例可以相组合。

虽然己描述了本发明的具体实施例，然而本领域技术人员将明白，还存在于所述实施例等同的其它实施例。因此，将明白，本发明不受所示具体实施例的限制，而是仅由权利要求的范围来限定。

Claims (10)

1.一种实现栅极驱动电路的系统，包括：

驱动芯片，所述驱动芯片包括前置驱动器，第一高边驱动管和第二高边驱动管，其中所述第一高边驱动管驱动能力大于所述第二高边驱动管的驱动能力，高边延时组件，所述高边延时组件连接到所述第一高边驱动管；第一低边驱动管和第二低边驱动管，其中所述第一低边驱动管的驱动能力大于所述第二低边驱动管的驱动能力，以及低边延时组件，所述低边延时组件连接到所述第一低边驱动管；以及

MOS功率级，所述MOS功率级包括MN0管；

其中在控制所述MN0管开启的过程中，所述第二高边驱动管被配置为在接近第一米勒平台结束时生成第一驱动信号来使所述第一高边驱动管导通，从而所述第二高边驱动管先导通来以第一电流驱动MN0管，直到所述第一米勒平台结束所述第一高边驱动管才导通，以第二电流驱动所述MN0管开启，其中所述第一电流的幅度小于所述第二电流的幅度；并且

其中在控制所述MN0管关断的过程中，所述第二低边驱动管被配置为在接近第二米勒平台结束时生成第二驱动信号来使所述第一低边驱动管导通，从而所述第二低边驱动管先导通，以第三电流驱动所述MN0管直到所述第二米勒平台结束，所述第一低边驱动管才导通，以第四电流驱动所述MN0管关断，其中所述第三电流的幅度小于所述第四电流的幅度。

2.如权利要求1所述的系统，其中所述第一高边驱动管、所述第二高边驱动管、所述第一低边驱动管、所述第二低边驱动管的尺寸是可调节的。

3.如权利要求1所述的系统，其中所述第一米勒平台和所述第二米勒平台是相同的。

4.如权利要求1所述的系统，其中所述第一米勒平台和所述第二米勒平台是不同的。

5.如权利要求3所述的系统，其中所述驱动芯片还包括：

第一栅极阈值检测比较器，被配置为检测所述第一米勒平台和所述第二米勒平台的高阈值并且生成第一感测信号，其中所述第一感测信号经所述高边延时组件延迟并进行反相处理以生成所述第一驱动信号；以及

第二栅极阈值检测比较器，被配置为检测所述第一米勒平台和所述第二米勒平台的低阈值并且生成第二感测信号，其中所述第二感测信号经所述低边延时组件延迟并进行反相处理以生成所述第二驱动信号。

6.一种实现栅极驱动电路的系统，包括：

驱动芯片，所述驱动芯片包括前置驱动器，以及延时组件；以及

MOS功率级，所述MOS功率级包括MN0管；

其中所述前置驱动器包括：第一电流源和第二电流源，其中所述第一电流源大于所述第二电流源，PMOS开关MP1管和MP2管，下驱动管MN1管，NMOS开关MN2管，初始时为截止的第一齐纳二级管、第二齐纳二级管，以及电容器；

其中在控制所述MN0管开启的过程中，所述前置驱动器被配置为生成第一驱动信号来使所述MN1管截止同时所述MP1管导通，当达到所述第二齐纳二级管的击穿电压之后所述第二电流源开始对所述电容器充电直到由所述延时组件定义的延迟期满，此时所述前置驱动器还被配置为生成第二驱动信号，将所述MP2管导通并保持所述MP1管导通，所述第一电流源和所述第二电流源同时对所述电容器充电从而达到所述第一齐纳二级管和所述第二齐纳二级管的击穿电压。

7.如权利要求6所述的系统，其中在控制所述MN0管关断的过程中，所述前置驱动器被配置为生成第三驱动信号来将所述MN2管导通并且对电容器C0放电。

8.如权利要求6所述的系统，其中所述延时组件至少基于所述MN0管的米勒平台的预期持续时间来定义所述延迟。

9.如权利要求8所述的系统，还包括：

第一栅极阈值检测比较器，被配置为检测所述米勒平台的高阈值并且生成第一感测信号，其中所述第一感测信号经所述延时组件延迟并进行反相处理以生成所述第一驱动信号；以及

第二栅极阈值检测比较器，被配置为检测所述米勒平台的低阈值并且生成第二感测信号，其中所述第二感测信号经所述延时组件延迟并进行反相处理以生成所述第三驱动信号。

10.一种实现栅极驱动电路的方法，包括：

在控制MN0管开启的过程中，在接近第一米勒平台结束时生成第一驱动信号来使所述第一高边驱动管导通，从而第二高边驱动管先导通来以第一电流驱动MN0管，直到所述第一米勒平台结束第一高边驱动管才导通，以第二电流驱动所述MN0管开启，其中所述第一电流的幅度小于所述第二电流的幅度；并且

在控制所述MN0管关断的过程中，在接近第二米勒平台结束时生成第二驱动信号来使所述第一低边驱动管导通，从而所述第二低边驱动管先导通，以第三电流驱动所述MN0管直到所述第二米勒平台结束，所述第一低边驱动管才导通，以第四电流驱动所述MN0管关断，其中所述第三电流的幅度小于所述第四电流的幅度。