CN113594122A - 溢出式凸块封装结构及其制备方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title abstract description 10
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 239000002313 adhesive film Substances 0.000 claims abstract description 81
- 239000010410 layer Substances 0.000 claims description 365
- 229910052751 metal Inorganic materials 0.000 claims description 116
- 239000002184 metal Substances 0.000 claims description 116
- 239000000758 substrate Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000001125 extrusion Methods 0.000 claims description 10
- 239000012790 adhesive layer Substances 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000003466 welding Methods 0.000 abstract description 28
- 239000000463 material Substances 0.000 abstract description 20
- 230000000694 effects Effects 0.000 abstract description 12
- 230000005574 cross-species transmission Effects 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000010949 copper Substances 0.000 description 17
- 230000035882 stress Effects 0.000 description 17
- 229910000679 solder Inorganic materials 0.000 description 10
- 239000004593 Epoxy Substances 0.000 description 8
- 230000003139 buffering effect Effects 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 7
- 238000005336 cracking Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000003292 glue Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 150000001412 amines Chemical class 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- ALKZAGKDWUSJED-UHFFFAOYSA-N dinuclear copper ion Chemical compound [Cu].[Cu] ALKZAGKDWUSJED-UHFFFAOYSA-N 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
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- Power Engineering (AREA)
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Abstract
本发明的实施例提供了一种溢出式凸块封装结构及其制备方法，涉及半导体封装技术领域，该溢出式凸块封装结构包括基底芯片、布线组合层、金属凸块、第一介质层、导电胶膜层和第二介质层，第一介质层包覆在金属凸块周围，能够起到保护金属凸块免受水汽、离子污染、辐射或其他不利的环境，对金属凸块起到缓冲保护的作用。通过设置导电胶膜层，在实际热压焊时，导电胶膜层能够起到缓冲作用，避免应力影响导致的UBM以及RDL布线隐裂的问题，提升了器件的可靠性。并且导电胶膜层在受到压力后挤压至凹槽开口内，通过热压焊实现焊接，由于凹槽开口的容置作用，能够避免导电胶膜材料大量溢出至外部而导致桥接的问题。
Description
技术领域
本发明涉及半导体封装技术领域，具体而言，涉及一种溢出式凸块封装结构及其制备方法。
背景技术
倒装封装结构广泛应用在半导体封装技术领域，芯片进行倒装时，通常是通过芯片底部的金属凸块焊接在基板上的焊盘上，从而实现与基板之间的电连接。常规的金属凸块底部设置有金属层（UBM）和钝化层，通过设置钝化层，相邻的金属凸块间可以得到具有最小间距的布局形式，适用于尺寸较小的芯片，但随着芯片尺寸越来越小，采用常规的锡帽焊接方式，同样容易在焊接过程中出现焊料桥接的问题。
并且，常规的倒装基板铜层通常采用无核基板，其材料多采用FR4树脂或BT树脂等，在封装完成后，基板在受到外界力学条件、时间、湿度、温度等环境影响下，会发生不可逆转的塑性形变，产生一定的形变应力。同时封装体内部的芯片材料通常为硅，其热膨胀系数2.5ppm/C，而基板材料的热膨胀系数通常为12 ppm/C，由于热膨胀系数不匹配，容易导致形变应力作用在芯片的焊点处，该应力会引起焊点焊接性能下降，甚至失效，导致脱焊的情况。并且，现有技术中金属凸块为了实现铜-铜焊接，通常需要使用热压焊技术（TBD，thermal bonding），在压力作用下，容易导致UBM隐裂以及RDL线路隐裂等问题。
发明内容
本发明的目的包括，例如，提供了一种溢出式凸块封装结构和溢出式凸块封装结构的制备方法，其能够解决由于内部应力导致的焊点失效问题，并且能够避免UBM隐裂以及RDL线路隐裂等问题，同时能够防止焊料桥接，有助于产品的小型化。
本发明的实施例可以这样实现：
第一方面，本发明提供一种溢出式凸块封装结构，包括：
基底芯片；
设置在所述基底芯片一侧的布线组合层，所述布线组合层与所述基底芯片电连接；
设置在所述布线组合层远离所述基底芯片一侧，并与所述布线组合层电连接的金属凸块；
设置在所述布线组合层远离所述基底芯片一侧，并包覆在所述金属凸块周围的第一介质层；
设置在所述第一介质层远离所述基底芯片一侧的导电胶膜层；
设置在所述导电胶膜层远离所述基底芯片一侧的第二介质层；
其中，所述第二介质层上设置有与所述金属凸块相对应的凹槽开口，所述凹槽开口贯穿所述导电胶膜层并延伸至所述金属凸块，所述导电胶膜层用于在所述第一介质层和所述第二介质层的挤压作用下溢出至所述凹槽开口。
在可选的实施方式中，所述导电胶膜层为异方性导电胶膜，并挤压设置在所述第一介质层和所述第二介质层之间。
在可选的实施方式中，所述布线组合层包括保护层和布线层，所述基底芯片的一侧表面设置有导电焊盘，所述保护层设置在所述基底芯片的一侧表面，且所述保护层上设置有第一导电开口，所述导电焊盘至少部分位于所述第一导电开口内，所述布线层设置在所述保护层远离所述基底芯片的一侧，且所述布线层延伸至所述第一导电开口，并与所述导电焊盘电接触，所述金属凸块与所述布线层电接触，所述第一介质层设置在所述布线层远离所述基底芯片的一侧。
在可选的实施方式中，所述第一介质层上设有第二导电开口，所述第二导电开口贯穿至所述布线层上远离所述第一导电开口的一端，所述金属凸块设置在所述第二导电开口内。
在可选的实施方式中，所述布线组合层还包括第三介质层，所述第三介质层设置在所述保护层远离所述基底芯片的一侧，所述布线层设置在所述第三介质层上。
在可选的实施方式中，所述布线层的宽度小于所述第三介质层的宽度，所述第一介质层设置在所述第三介质层上，以使所述布线层包覆在所述第一介质层和所述第三介质层之间。
在可选的实施方式中，所述金属凸块包括金属导电层和金属导电柱，所述金属导电层设置在所述第二导电开口内，并与所述布线层电接触，所述金属导电柱设置在所述金属导电层上，并朝上凸起，所述第一介质层包覆在所述金属导电柱和所述金属导电层的周围。
在可选的实施方式中，所述金属导电柱的顶端设置有容置凹槽，所述容置凹槽与所述凹槽开口连通。
在可选的实施方式中，所述金属导电柱相对于所述基底芯片的高度与所述第一介质层相对于所述基底芯片的高度相同，以使所述金属导电柱与所述第一介质层相平齐。
第二方面，本发明提供一种溢出式凸块封装结构的制备方法，用于制备如前述实施方式任一项所述的溢出式凸块封装结构，所述制备方法包括：
在所述基底芯片的一侧形成布线组合层，所述布线组合层与所述基底芯片电连接；
在所述布线组合层远离所述基底芯片的一侧形成第一介质层；
在所述布线组合层远离所述基底芯片的一侧形成金属凸块，所述金属凸块与所述布线组合层电连接，且所述第一介质层包覆在所述金属凸块周围；
在所述第一介质层远离所述基底芯片的一侧形成导电胶膜层；
在所述导电胶膜层远离所述基底芯片的一侧形成第二介质层；
其中，所述第二介质层上设置有与所述金属凸块相对应的凹槽开口，所述凹槽开口贯穿所述导电胶膜层并延伸至所述金属凸块，所述导电胶膜层用于在所述第一介质层和所述第二介质层的挤压作用下溢出至所述凹槽开口。
本发明实施例的有益效果包括，例如：
本发明实施例提供的溢出式凸块封装结构及其制备方法，通过在基底芯片的一侧设置布线组合层，在布线组合层上设置金属凸块和第一介质层，其中第一介质层包覆在金属凸块周围，能够起到保护金属凸块免受水汽、离子污染、辐射或其他不利的环境，对金属凸块起到缓冲保护的作用，避免应力导致的焊接失效问题。同时在第一介质层上设置导电胶膜层，在导电胶膜层上设置第二介质层，同时第二介质层上设置有与金属凸块相对应的凹槽开口，凹槽开口贯穿导电胶膜层并延伸至金属凸块，导电胶膜层用于在第一介质层和第二介质层的挤压作用下溢出至凹槽开口。通过设置导电胶膜层，在实际热压焊时，一方面，导电胶膜层能够起到缓冲作用，避免应力影响导致的UBM以及RDL布线隐裂的问题，提升了器件的可靠性；另一方面，导电胶膜层在受到压力后挤压至凹槽开口内，通过热压焊实现焊接，由于凹槽开口的容置作用，能够避免导电胶膜材料大量溢出至外部而导致桥接的问题。相较于现有技术，本发明提供的溢出式凸块封装结构及其制备方法，能够解决由于内部应力导致的焊点失效问题，并且能够避免UBM隐裂以及RDL线路隐裂等问题，同时能够防止焊料桥接，有助于产品的小型化。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的溢出式凸块封装结构的结构示意图；
图2为本发明第一实施例提供的溢出式凸块封装结构的焊接状态示意图；
图3为本发明第二实施例提供的溢出式凸块封装结构的制备方法的步骤框图；
图4至图10为本发明第二实施例提供的溢出式凸块封装结构的制备方法的工艺流程图。
图标：100-溢出式凸块封装结构；110-基底芯片；111-导电焊盘；113-第一导电开口；130-布线组合层；131-保护层；133-布线层；135-第三介质层；150-金属凸块；151-金属导电层；153-金属导电柱；170-第一介质层；171-第二导电开口；180-导电胶膜层；190-第二介质层；191-凹槽开口。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有的倒装封装技术中，用于金属凸块采用外凸式结构，其焊接过程中焊料容易向相邻的金属柱扩散，并出现桥接现象，不利于产品的稳定性。此外，由于基板与芯片之间的热膨胀系数不匹配，二者之间会产生一定的热应力，该内部应力作用在焊接点（金属凸块与焊盘的焊接处）上，容易造成脱焊或虚焊的情况，影响产品的可靠性。同时，由于常规技术中采用热压焊技术，需要在铜柱上施加一定的压力，在压力的作用下，容易导致铜柱底部的UBM以及RDL隐裂，影响产品性能。
为了解决上述问题，本发明提供了一种新型的溢出式凸块封装结构及其制备方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种溢出式凸块封装结构100，其能够有效缓冲焊点受力问题，并能够解决由于内部应力导致的焊点失效问题，同时能够避免UBM隐裂以及RDL线路隐裂等问题，同时能够防止焊料桥接，有助于产品的小型化。
本实施例提供的溢出式凸块封装结构100，包括基底芯片110、布线组合层130、金属凸块150、第一介质层170、导电胶膜层180和第二介质层190，其中基底芯片110的一侧设置有导电焊盘111，布线组合层130设置在基底芯片110具有导电焊盘111的一侧，且布线组合层130通过导电焊盘111与基底芯片110电连接，金属凸块150设置在布线组合层130远离基底芯片110的一侧，并与布线组合层130电连接。第一介质层170设置在布线组合层130远离基底芯片110的一侧，并包覆在金属凸块150周围。导电胶膜层180设置在第一介质层170远离基底芯片110的一侧，第二介质层190设置在导电胶膜层180远离基底芯片110的一侧，其中导电胶膜层180设置在第一介质层170和第二介质层190之间。其中，第二介质层190上设置有与金属凸块150相对应的凹槽开口191，凹槽开口191贯穿导电胶膜层180并延伸至金属凸块150，导电胶膜层180用于在第一介质层170和第二介质层190的挤压作用下溢出至凹槽开口191。
在本实施例中，导电胶膜层180为异方性导电胶膜（ACF，Anisotropic ConductiveFilm ），并挤压设置在第一介质层170和第二介质层190之间。其中ACF的材料特性为高压/高温后，胶膜材料里面的导电颗粒受挤压后接触导电，并且只能实现垂直方向上的单向导电，其他方向不导电。
本实施例中将导电胶膜层180设置在第一介质层170和第二介质层190之间，在焊接时，导电胶膜层180能够起到缓冲层的作用，避免传统的热压焊时应力影响导致金属凸块150脱落以及隐裂的问题。在实际焊接时，导电胶膜层180受到第一介质层170和第二介质层190的压力挤压，并向外溢出至凹槽开口191上，经过TBD实现导电胶膜层180与基板铜层直接焊接，其中导电胶膜为ACF，通过导电胶膜层180挤压溢出后得到传统结构中的锡帽结构，且由于凹槽开口191的存在，能够防止导电胶膜焊接材料溢出，相邻的导电胶膜形成的锡帽结构不会出现桥接现象，同时也解决了常规锡帽焊接过程中的空洞问题。
本实施例提供的溢出式凸块封装结构100，通过在基底芯片110的一侧设置布线组合层130，在布线组合层130上设置金属凸块150和第一介质层170，其中第一介质层170包覆在金属凸块150周围，能够起到保护金属凸块150免受水汽、离子污染、辐射或其他不利的环境，对金属凸块150起到缓冲保护的作用，避免应力导致的焊接失效问题。同时在第一介质层170上设置导电胶膜层180，在导电胶膜层180上设置第二介质层190，同时第二介质层190上设置有与金属凸块150相对应的凹槽开口191，凹槽开口191贯穿导电胶膜层180并延伸至金属凸块150，导电胶膜层180用于在第一介质层170和第二介质层190的挤压作用下溢出至凹槽开口191。通过设置导电胶膜层180，在实际热压焊时，一方面，导电胶膜层180能够起到缓冲作用，避免应力影响导致的UBM以及RDL布线隐裂的问题，提升了器件的可靠性；另一方面，导电胶膜层180在受到压力后挤压至凹槽开口191内，通过热压焊实现焊接，由于凹槽开口191的容置作用，能够避免导电胶膜材料大量溢出至外部而导致桥接的问题。
在本实施例中，第一介质层170和第二介质层190均为介电材料，例如胺类固化环氧化物材料、环氧化物高分子、聚酰亚胺等，并且第二介质层190受压后能够将导电胶膜层180挤出至凹槽开口191内。
在本实施例中，布线组合层130包括保护层131和布线层133，基底芯片110的一侧表面设置有导电焊盘111，保护层131设置在基底芯片110的一侧表面，且保护层131上设置有第一导电开口113，导电焊盘111至少部分位于第一导电开口113内，布线层133设置在保护层131远离基底芯片110的一侧，且布线层133延伸至第一导电开口113，并与导电焊盘111电接触，金属凸块150与布线层133电接触，第一介质层170设置在布线层133远离基底芯片110的一侧。
在本实施例中，导电焊盘111为铝焊盘，其与基底芯片110内部的线路电连接，布线层133通过导电焊盘111能够实现与基底芯片110之间的电连接。同时本实施例中布线层133为铜层，保护层131可以是高分子介电材料所构成，例如环氧化物、聚亚酰胺苯环丁烯等。在实际制作时，可以在带有导电焊盘111基底芯片110的表面涂布形成保护层131，具体地，利用涂布机以旋转涂布的方式将液态的保护材料涂布在基底芯片110的表面上，然后利用热盘进行软烤，定型成膜后通过曝光机，利用近接式的方法利用光罩将保护层131预定开孔的位置遮住而未曝到光，然后再次通过显影的方式，利用显影液以喷洒的方式来去除未曝光的区域，从而形成第一导电开口113，并漏出导电焊盘111，完成保护层131的制作。
在本实施例中，第一介质层170上设有第二导电开口171，第二导电开口171贯穿至布线层133上远离第一导电开口113的一端，金属凸块150设置在第二导电开口171内。具体地，在形成第一介质层170后，通过曝光/显影/烘烤/去残胶制程，在第一介质层170上形成第二导电开口171，并漏出布线层133，完成第一介质层170的制程。
进一步地，布线组合层130还包括第三介质层135，第三介质层135设置在保护层131远离基底芯片110的一侧，布线层133设置在第三介质层135上。具体地，第三介质层135也采用介电材料，例如胺类固化环氧化物材料、环氧化物高分子、聚酰亚胺等。通过设置第三介质层135，能够使得布线层133与保护层131间隔设置，并且起到支撑布线层133的作用，方便布线层133进行布线。
在本实施例中，布线层133的宽度小于第三介质层135的宽度，第一介质层170设置在第三介质层135上，以使布线层133包覆在第一介质层170和第三介质层135之间。通过将布线层包覆在第一介质层170和第三介质层135之间，能够有效地对布线层133实现保护作用，防止外部污染物对布线层的侵害。
在本实施例中，金属凸块150包括金属导电层151和金属导电柱153，金属导电层151设置在第二导电开口171内，并与布线层133电接触，金属导电柱153设置在金属导电层151上，并朝上凸起，第一介质层170包覆在金属导电柱153和金属导电层151的周围。具体地，金属导电层151可以是钛、氮化钛、氮化钽或钽等，金属导电柱153可以是铜柱。
在本实施例中，金属导电柱153的顶端设置有容置凹槽，容置凹槽与凹槽开口191连通。具体地，容置凹槽能够进一步提升凹槽开口191处的容置空间，从而进一步避免溢出的导电胶膜向第二介质层190外溢出，避免了与相邻金属导电柱153上的导电胶膜桥接，从而使得相邻的金属凸块150能够做的更近，集成度更高，有利于实现产品的小型化。
在本实施例中，金属导电柱153相对于基底芯片110的高度与第一介质层170相对于基底芯片110的高度相同，以使金属导电柱153与第一介质层170相平齐。
值得注意的是，本实施例为了了实现晶圆级封装结构，溢出式凸块封装结构100还可以包括塑封层，塑封层包覆在基底芯片110外，并延伸至第一介质层170的侧壁处，从而将封装结构包覆在内，起到保护效果。对于其具体的塑封结构和塑封工艺，在此不再赘述。
综上所述，本实施例提供的溢出式凸块封装结构100，通过在基底芯片110的一侧设置布线组合层130，在布线组合层130上设置金属凸块150和第一介质层170，其中第一介质层170包覆在金属凸块150周围，能够起到保护金属凸块150免受水汽、离子污染、辐射或其他不利的环境，对金属凸块150起到缓冲保护的作用，避免应力导致的焊接失效问题。同时在第一介质层170上设置导电胶膜层180，在导电胶膜层180上设置第二介质层190，同时第二介质层190上设置有与金属凸块150相对应的凹槽开口191，凹槽开口191贯穿导电胶膜层180并延伸至金属凸块150，导电胶膜层180用于在第一介质层170和第二介质层190的挤压作用下溢出至凹槽开口191。通过设置导电胶膜层180，在实际热压焊时，一方面，导电胶膜层180能够起到缓冲作用，避免应力影响导致的UBM以及RDL布线隐裂的问题，提升了器件的可靠性；另一方面，导电胶膜层180在受到压力后挤压至凹槽开口191内，通过热压焊实现焊接，由于凹槽开口191的容置作用，能够避免导电胶膜材料大量溢出至外部而导致桥接的问题。
第二实施例
参见图3，本实施例提供了一种溢出式凸块封装结构的制备方法，用于制备如第一实施例提供的溢出式凸块封装结构100。
本实施例提供的溢出式凸块封装结构的制备方法，包括以下步骤：
S1：在基底芯片110的一侧形成布线组合层130。
具体地，布线组合层130与基底芯片110电连接。其中，布线组合层130包括保护层131、布线层133和第三介质层135，其中保护层131、第三介质层135和布线层133依次成型。
结合参见图4和图5，在本实施例中，基底芯片110的一侧表面设置有导电焊盘111，在提供一基底芯片110后，利用涂布机以旋转涂布的方式将液态的保护材料均匀涂布在基底芯片110的表面，再经由热盘进行软烤，定型成膜后通过曝光机，利用近接式的方法利用光罩将保护层131预定开孔的位置遮住而未曝到光，然后再次通过显影的方式，利用显影液以喷洒的方式来去除未曝光的区域，从而形成第一导电开口113，并漏出导电焊盘111，再次使用烤箱加热将保护层131加速固化至完全熟化的稳定状态，再次利用使用电浆去残胶机来清除保护层131表面的有机污染物或开孔内的残留物，完成保护层131的制作。其中保护层131可以为高分子介电材料所构成，例如环氧化物、聚亚酰胺苯环丁烯等。
结合参见图6，在形成保护层131后，再次重复上述的曝光/显影/烘烤/去残胶制程，形成第三介质层135，并在第三介质层135上同样开口，使得导电焊盘111漏出。其中第三介质层135的材料为介电材料，例如胺类固化环氧化物材料、环氧化物高分子、聚酰亚胺等。
结合参见图7，在形成第三介质层135后，再次在第三介质层135的表面涂覆光刻胶/保护胶，然后利用光刻工艺（曝光/显影/烘烤）开口出RDL布线层的线槽，然后利用溅射工艺，在线槽内溅射金属铜层，形成布线层133，然后再次利用电浆去残胶机来清除RDL线路表面的有机污染物或开孔内的残留物。其中溅射金属铜层时，先溅射一层钛层或铜层，再溅射一层铜层，第一层的钛层或铜层用于提升第二层的铜层的结合力。
S2：在布线组合层130远离基底芯片110的一侧形成第一介质层170。
结合参见图8，具体地，在第三介质层135和布线层133的表面涂布介质层材料，通过曝光/显影/烘烤/去残胶制程，形成了在第一介质层170上设置的第二导电开口171。
S3：在布线组合层130远离基底芯片110的一侧形成金属凸块150。
结合参见图9，具体地，在第二导电开口171内溅射金属层后，形成金属导电层151，然后再电镀金属铜层，形成了金属导电柱153，其中金属导电层151的材料可以为钛、氮化钛、氮化钽或钽等，金属导电柱153可以是铜柱。
在本实施例中，在电镀铜层形成铜柱时，金属导电柱153的顶端也设置有容置凹槽。
S4：在第一介质层170远离基底芯片110的一侧形成导电胶膜层180。
结合参见图10，具体地，通过印刷/镀膜工艺，在第一介质层170的表面涂覆ACF，形成导电胶膜层180，其中铜柱的开口区域不需要涂覆，使得金属导电柱153的顶端能够漏出。
S5：在导电胶膜层180远离基底芯片110的一侧形成第二介质层190。
请继续参见图1，具体地，在导电胶膜层180的表面涂覆介质层材料，通过曝光/显影/烘烤/去残胶制程，形成第二介质层190，并完成了整个制程。
其中，第二介质层190上设置有与金属凸块150相对应的凹槽开口191，凹槽开口191贯穿导电胶膜层180并延伸至金属凸块150，导电胶膜层180用于在第一介质层170和第二介质层190的挤压作用下溢出至凹槽开口191。
本发明实施例提供的溢出式凸块封装结构的制备方法，通过在基底芯片110的一侧设置布线组合层130，在布线组合层130上设置金属凸块150和第一介质层170，其中第一介质层170包覆在金属凸块150周围，能够起到保护金属凸块150免受水汽、离子污染、辐射或其他不利的环境，对金属凸块150起到缓冲保护的作用，避免应力导致的焊接失效问题。同时在第一介质层170上设置导电胶膜层180，在导电胶膜层180上设置第二介质层190，同时第二介质层190上设置有与金属凸块150相对应的凹槽开口191，凹槽开口191贯穿导电胶膜层180并延伸至金属凸块150，导电胶膜层180用于在第一介质层170和第二介质层190的挤压作用下溢出至凹槽开口191。通过设置导电胶膜层180，在实际热压焊时，一方面，导电胶膜层180能够起到缓冲作用，避免应力影响导致的UBM以及RDL布线隐裂的问题，提升了器件的可靠性；另一方面，导电胶膜层180在受到压力后挤压至凹槽开口191内，通过热压焊实现焊接，由于凹槽开口191的容置作用，能够避免导电胶膜材料大量溢出至外部而导致桥接的问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种溢出式凸块封装结构，其特征在于，包括：
基底芯片；
设置在所述基底芯片一侧的布线组合层，所述布线组合层与所述基底芯片电连接；
设置在所述布线组合层远离所述基底芯片一侧，并与所述布线组合层电连接的金属凸块；
设置在所述布线组合层远离所述基底芯片一侧，并包覆在所述金属凸块周围的第一介质层；
设置在所述第一介质层远离所述基底芯片一侧的导电胶膜层；
设置在所述导电胶膜层远离所述基底芯片一侧的第二介质层；
其中，所述第二介质层上设置有与所述金属凸块相对应的凹槽开口，所述凹槽开口贯穿所述导电胶膜层并延伸至所述金属凸块，所述导电胶膜层用于在所述第一介质层和所述第二介质层的挤压作用下溢出至所述凹槽开口。
2.根据权利要求1所述的溢出式凸块封装结构，其特征在于，所述导电胶膜层为异方性导电胶膜，并挤压设置在所述第一介质层和所述第二介质层之间。
3.根据权利要求1所述的溢出式凸块封装结构，其特征在于，所述布线组合层包括保护层和布线层，所述基底芯片的一侧表面设置有导电焊盘，所述保护层设置在所述基底芯片的一侧表面，且所述保护层上设置有第一导电开口，所述导电焊盘至少部分位于所述第一导电开口内，所述布线层设置在所述保护层远离所述基底芯片的一侧，且所述布线层延伸至所述第一导电开口，并与所述导电焊盘电接触，所述金属凸块与所述布线层电接触，所述第一介质层设置在所述布线层远离所述基底芯片的一侧。
4.根据权利要求3所述的溢出式凸块封装结构，其特征在于，所述第一介质层上设有第二导电开口，所述第二导电开口贯穿至所述布线层上远离所述第一导电开口的一端，所述金属凸块设置在所述第二导电开口内。
5.根据权利要求3所述的溢出式凸块封装结构，其特征在于，所述布线组合层还包括第三介质层，所述第三介质层设置在所述保护层远离所述基底芯片的一侧，所述布线层设置在所述第三介质层上。
6.根据权利要求5所述的溢出式凸块封装结构，其特征在于，所述布线层的宽度小于所述第三介质层的宽度，所述第一介质层设置在所述第三介质层上，以使所述布线层包覆在所述第一介质层和所述第三介质层之间。
7.根据权利要求3所述的溢出式凸块封装结构，其特征在于，所述金属凸块包括金属导电层和金属导电柱，所述金属导电层设置在所述第二导电开口内，并与所述布线层电接触，所述金属导电柱设置在所述金属导电层上，并朝上凸起，所述第一介质层包覆在所述金属导电柱和所述金属导电层的周围。
8.根据权利要求7所述的溢出式凸块封装结构，其特征在于，所述金属导电柱的顶端设置有容置凹槽，所述容置凹槽与所述凹槽开口连通。
9.根据权利要求7所述的溢出式凸块封装结构，其特征在于，所述金属导电柱相对于所述基底芯片的高度与所述第一介质层相对于所述基底芯片的高度相同，以使所述金属导电柱与所述第一介质层相平齐。
10.一种溢出式凸块封装结构的制备方法，其特征在于，用于制备如权利要求1-9任一项所述的溢出式凸块封装结构，所述制备方法包括：
在所述基底芯片的一侧形成布线组合层，所述布线组合层与所述基底芯片电连接；
在所述布线组合层远离所述基底芯片的一侧形成第一介质层；
在所述布线组合层远离所述基底芯片的一侧形成金属凸块，所述金属凸块与所述布线组合层电连接，且所述第一介质层包覆在所述金属凸块周围；
在所述第一介质层远离所述基底芯片的一侧形成导电胶膜层；
在所述导电胶膜层远离所述基底芯片的一侧形成第二介质层；
其中，所述第二介质层上设置有与所述金属凸块相对应的凹槽开口，所述凹槽开口贯穿所述导电胶膜层并延伸至所述金属凸块，所述导电胶膜层用于在所述第一介质层和所述第二介质层的挤压作用下溢出至所述凹槽开口。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN113594122A true CN113594122A (zh) | 2021-11-02 |
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| CN (1) | CN113594122B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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