CN113572471A - 4晶体管双向异或非门cmos集成电路及使用和连接方法 - Google Patents
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Abstract
一种4晶体管双向异或非门CMOS集成电路，该电路包含：第一N型MOS晶体管NMOS；第一P型MOS晶体管PMOS；第二N型MOS晶体管NMOS；第二P型MOS晶体管PMOS；信号输入端A；信号输入端B；电源电压VDD；XNOR逻辑门输出端；第一金属导线M；第二金属导线M；第三金属导线M；第四金属导线M；精简化的异或非XNOR逻辑门电路，使集成电路的集成度在同等工艺下进一步提升；在电源电压VDD与XNOR逻辑门输出端对调的情况下依然可以输出异或非逻辑，可实现双向异或非门逻辑传输功能，为拓展集成电路功能设计提供支持。
Description
技术领域
本发明属于超大规模集成电路的设计与制造技术领域，具体涉及适用于高集成，低功耗集成电路制造的一种4晶体管双向异或非门CMOS集成电路结构。
背景技术
如今，深度学习能够从收集到的数据中进行专门的认知推理，用于各种不同的任务，如计算机视觉、语音识别、大数据分析、财务预测。低功耗、嵌入式深度学习可能会使智能化程度大大提高。然而，CPU已经渐渐满足不了卷积神经网络的高并发性和高计算量，GPU虽然可以部分解决高并发性高计算量的问题，但是较大的功耗和较高的价格也限制其在移动端的应用。目前，一些移动端手机芯片已经集成了神经网络加速器，为达到功耗和性能的平衡，二值化神经网络应运而生。二值神经网络中完全二元化权重和激活。具有强大的分类能力，且计算工作量被显著减少，将权重和激活的精度降低到单个位，使用简单的异或非XNOR(或称为同或)逻辑操作来实现，显著减少了深度学习算法对基于CMOS场效应晶体管集成电路的内存的占用，在CMOS集成电路上实现异或非XNOR逻辑功能通常需要多个P型场效应晶体管和N形场效应晶体管的共同工作来实现，在集成工艺确定的前提下，所用的晶体管数量越多，实现异或非XNOR逻辑功能所需要占用的芯片面积也越大。目前基于现有技术的异或非XNOR逻辑门通常需要利用由4个或以上晶体管所组成的异或门通过连接由2个晶体管所组成的反相器，通过对异或门逻辑取非来实现，因此至少需要6个及以上晶体管，增加了异或非门电路结构的复杂度。
发明内容
发明目的
本发明针对异或非门电路结构复杂度的问题，采用尽可能少数量的晶体管来实现异或非XNOR逻辑功能，进而简化神经网络结构。
技术方案
4晶体管双向异或非门CMOS集成电路，该电路包含：第一N型MOS晶体管NMOS；第一P型MOS晶体管PMOS；第二N型MOS晶体管NMOS；第二P型MOS晶体管PMOS；信号输入端A；信号输入端B；电源电压VDD；XNOR逻辑门输出端；第一金属导线M；第二金属导线M；第三金属导线M；第四金属导线M；第一N型MOS晶体管NMOS的第一N型掺杂源漏区NSD与第一P型MOS晶体管PMOS的第一P型掺杂源漏区PSD通过第一金属导线M彼此相互连接，且第一N型MOS晶体管NMOS的第一N型掺杂源漏区NSD与第一P型MOS晶体管PMOS的第一P型掺杂源漏区PSD通过第一金属导线M连接到电源电压VDD上；第一N型MOS晶体管NMOS的第一栅极NG与第一P型MOS晶体管PMOS的第一栅极PG通过第三金属导线M相互连接，并连接到信号输入端A；第二N型MOS晶体管NMOS的第三N型掺杂源漏区NSD与第二P型MOS晶体管PMOS的第三P型掺杂源漏区PSD通过第二金属导线M彼此相互连接，且第二N型MOS晶体管NMOS的第三N型掺杂源漏区NSD与第二P型MOS晶体管PMOS的第三P型掺杂源漏区PSD通过第二金属导线M连接到XNOR逻辑门输出端上；第二N型MOS晶体管NMOS的第二栅极NG与第二P型MOS晶体管PMOS的第二栅极PG通过第四金属导线M相互连接，并连接到信号输入端B；第一N型MOS晶体管NMOS与第二N型MOS晶体管NMOS共用第二N型掺杂源漏区NSD；第一P型MOS晶体管PMOS与第二P型MOS晶体管PMOS共用第二P型掺杂源漏区PSD；4晶体管双向异或非门CMOS集成电路形成双向结构对称性。
优点及效果
精简化的异或非XNOR逻辑门电路，可实现双向异或非门逻辑传输功能：本发明所述的一种4晶体管双向异或非门CMOS集成电路，兼容于目前主流CMOS集成电路设计与制造技术，仅通过2个N型MOS晶体管和2个P型MOS晶体管，即4个MOS晶体管就可实现集成电路的异或非门逻辑功能，因此对比现有技术，极大地简化了异或非门电路结构的复杂度，易于使得集成电路的集成度在同等工艺下进一步提升。且通常的异或非XNOR逻辑门电路的电源电压VDD与XNOR逻辑门是确定而不可对调的，由于本发明所提出的异或非门具有双向对称结构特征，在电源电压VDD与XNOR逻辑门输出端对调的情况下依然可以输出异或非逻辑，因此可以实现双向异或非门逻辑传输功能，为拓展集成电路功能设计提供支持。
附图说明
图1为本发明的等效电路图；
图2为本发明在SOI晶圆上具体实现的俯视图；
图3为剥离了绝缘隔离层31上方部分区域后的本发明在SOI晶圆上具体实现的俯视图；
图4为本发明的沿图2虚线A的剖面图；
图5为本发明的沿图2虚线B的剖面图；
图6为本发明的沿图2虚线C的剖面图；
图7为本发明的沿图2虚线D的剖面图；
图8为本发明的沿图2虚线E的剖面图；
图9为本发明的沿图2虚线F的剖面图；
图10为本发明的沿图2虚线G的剖面图；
图11为本发明的沿图2虚线H的剖面图；
图12为本发明的沿图2虚线I的剖面图；
附图标记：
1、第一N型MOS晶体管NMOS；2、第一P型MOS晶体管PMOS；3、第二N型MOS晶体管NMOS；4、第二P型MOS晶体管PMOS、5、信号输入端A；6、信号输入端B；7、电源电压VDD；8、XNOR逻辑门输出端；9、第一金属导线M；10、第二金属导线M；11、第三金属导线M；12、第四金属导线M；13、第一栅极NG；14、第一栅极PG；15、第二栅极NG；16、第二栅极PG；17、第一N型掺杂源漏区NSD；18、第二N型掺杂源漏区NSD；19、第三N型掺杂源漏区NSD；20、第一P型掺杂源漏区PSD；21、第二P型掺杂源漏区PSD；22、第三P型掺杂源漏区PSD；23、第一半导体薄膜；24、第二半导体薄膜；25、第三半导体薄膜；26、第四半导体薄膜；27、第一栅极绝缘层；28、第二栅极绝缘层；29、第三栅极绝缘层；30、第四栅极绝缘层；31、绝缘隔离层；32、SOI晶圆的衬底绝缘层；33、SOI晶圆硅衬底。
具体实施方式：
下面结合附图对本发明做进一步的说明：
4晶体管双向异或非门CMOS集成电路，该电路包含：第一N型MOS晶体管NMOS 1；第一P型MOS晶体管PMOS 2；第二N型MOS晶体管NMOS 3；第二P型MOS晶体管PMOS 4；信号输入端A 5；信号输入端B 6；电源电压VDD 7；XNOR逻辑门输出端8；第一金属导线M 9；第二金属导线M 10；第三金属导线M 11；第四金属导线M 12；
实施例：
第一N型MOS晶体管NMOS 1的第一N型掺杂源漏区NSD 17与第一P型MOS晶体管PMOS2的第一P型掺杂源漏区PSD 20通过第一金属导线M 9彼此相互连接，且第一N型MOS晶体管NMOS 1的第一N型掺杂源漏区NSD 17与第一P型MOS晶体管PMOS 2的第一P型掺杂源漏区PSD20通过第一金属导线M 7连接到电源电压VDD 7上；第一N型MOS晶体管NMOS 1的第一栅极NG13与第一P型MOS晶体管PMOS 2的第一栅极PG 14通过第三金属导线M相互连接，并连接到信号输入端A 5；第二N型MOS晶体管NMOS 3的第三N型掺杂源漏区NSD 19与第二P型MOS晶体管PMOS 4的第三P型掺杂源漏区PSD 22通过第二金属导线M 10彼此相互连接，且第二N型MOS晶体管NMOS 3的第三N型掺杂源漏区NSD 19与第二P型MOS晶体管PMOS 4的第三P型掺杂源漏区PSD 22通过第二金属导线M 10连接到XNOR逻辑门输出端8上；第二N型MOS晶体管NMOS3的第二栅极NG 15与第二P型MOS晶体管PMOS 4的第二栅极PG 16通过第四金属导线M相互连接，并连接到信号输入端B 6；第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3共用第二N型掺杂源漏区NSD 18；第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4共用第二P型掺杂源漏区PSD 21；4晶体管双向异或非门CMOS集成电路形成双向结构对称性。
本发明所述的一种4晶体管双向异或非门CMOS集成电路，兼容于目前主流CMOS集成电路设计与制造技术，仅通过2个N型MOS晶体管和2个P型MOS晶体管，即4个MOS晶体管就可实现集成电路的异或非门逻辑功能，因此对比现有技术，极大地简化了异或非门电路结构的复杂度，易于使得集成电路的集成度在同等工艺下进一步提升。
当信号输入端A 5与信号输入端B 6同时输入高电平时，第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3同时处于导通、低阻状态，第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3所共同组成的串联电路处于导通、低阻状态，电源电压VDD 7经由第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3所共同组成的串联电路传递至XNOR逻辑门输出端8，使得XNOR逻辑门输出端8为高电平状态；当信号输入端A 5与信号输入端B 6同时输入低电平时，第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4处于导通、低阻状态，第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4所共同组成的串联电路处于导通、低阻状态，电源电压VDD 7经由第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4所共同组成的串联电路传递至XNOR逻辑门输出端8，使得XNOR逻辑门输出端8为高电平状态；当信号输入端A 5输入高电平，且信号输入端B 6输入低电平时，第一N型MOS晶体管NMOS 1处于导通、低阻状态，第二N型MOS晶体管NMOS 3处于截止、高阻状态，第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于截止、高阻状态，PMOS2 4处于导通、低阻状态，第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS4所共同组成的串联电路处于截止、高阻状态，使得电源电压VDD 7既不经由第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3所共同组成的串联电路传递至XNOR逻辑门输出端8，又不通过第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4所共同组成的串联电路传递至XNOR逻辑门输出端8，使得XNOR逻辑门输出端8为低电平状态；当信号输入端A 5输入低电平，且信号输入端B 6输入高电平时，第一N型MOS晶体管NMOS 1处于截止、高阻状态，第二N型MOS晶体管NMOS 3处于导通、低阻状态，第一N型MOS晶体管NMOS1与第二N型MOS晶体管NMOS 3所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于导通、低阻状态，PMOS2 4处于截止、高阻状态，第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS 4所共同组成的串联电路处于截止、高阻状态，使得电源电压VDD 7既不经由第一N型MOS晶体管NMOS 1与第二N型MOS晶体管NMOS 3所共同组成的串联电路传递至XNOR逻辑门输出端8，又不通过第一P型MOS晶体管PMOS 2与第二P型MOS晶体管PMOS4所共同组成的串联电路传递至XNOR逻辑门输出端8，使得XNOR逻辑门输出端8为低电平状态；通过上述过程实现对XNOR逻辑门输出端8的异或非逻辑门输出功能。
双向结构对称性使得当电源电压VDD 7与XNOR逻辑门输出端8互换，即当第一金属导线M 9与XNOR逻辑门输出端8相互连接，且第四金属导线M 12与电源电压VDD 7相互连接时，XNOR逻辑门输出端8所述4晶体管双向异或非门CMOS集成电路亦对XNOR逻辑门输出端8输出异或非逻辑。
精简化的异或非XNOR逻辑门电路，可实现双向异或非门逻辑传输功能：本发明提出一种基于CMOS集成电路的4晶体管双向异或非门，仅通过4个晶体管即可实现集成电路的异或非门逻辑功能，因此有效地简化了异或非门电路的复杂度；且通常的异或非XNOR逻辑门电路的电源电压VDD与XNOR逻辑门是确定而不可对调的，由于本发明所提出的异或非门具有双向对称结构特征，在电源电压VDD与XNOR逻辑门输出端对调的情况下依然可以输出异或非逻辑，因此可以实现双向异或非门逻辑传输功能，为拓展集成电路功能设计提供支持。
4晶体管双向异或非门CMOS集成电路在SOI晶圆硅衬底上的连接方式为：SOI晶圆硅衬底33上方为SOI晶圆的衬底绝缘层32，SOI晶圆的衬底绝缘层32的上方中央部分为绝缘隔离层31的部分区域，SOI晶圆的衬底绝缘层32的上方中央部分为绝缘隔离层31的部分区域的前侧从左至右依次为第一P型掺杂源漏区PSD 20、第二半导体薄膜24，第二P型掺杂源漏区PSD 21、第四半导体薄膜26和第三P型掺杂源漏区PSD 22，SOI晶圆的衬底绝缘层32的上方中央部分为绝缘隔离层31的部分区域的后侧从左至右依次为第一N型掺杂源漏区NSD17、第一半导体薄膜23、第二N型掺杂源漏区NSD 18、第三半导体薄膜25和第三N型掺杂源漏区NSD 19；第一半导体薄膜23和第三半导体薄膜25为本征半导体或P型掺杂半导体，第二半导体薄膜24和第四半导体薄膜26为本征半导体或N型掺杂半导体；第一半导体薄膜23、第二半导体薄膜24、第三半导体薄膜25和第四半导体薄膜26上方分别为第一栅极绝缘层27、第二栅极绝缘层28、第三栅极绝缘层29和第四栅极绝缘层30；第一栅极绝缘层27、第二栅极绝缘层28、第三栅极绝缘层29和第四栅极绝缘层30的上方分别为第一栅极NG 13、第一栅极PG14、第二栅极NG 15和第二栅极PG 16；第一栅极NG 13和第一栅极PG 14上表面与第三金属导线M 11相互接触；第二栅极NG 15和第二栅极PG 16上表面与第四金属导线M 12相互接触；第一N型掺杂源漏区NSD 17的上表面和第一P型掺杂源漏区PSD 20的上表面的部分区域与第一金属导线M 9相互接触；第三N型掺杂源漏区NSD 19和第三P型掺杂源漏区PSD 22的上表面的部分区域与第四金属导线M 12相互接触；第二金属导线M 10与信号输入端A 5相互连接；第三金属导线M 11与信号输入端B 6相互连接；第一金属导线M 9与电源电压VDD 7相互连接；第四金属导线M 12与XNOR逻辑门输出端8相互连接，形成了4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底33具有双向对称结构；在电源电压VDD 7与XNOR逻辑门输出端8相互对调的情况下亦输出异或非逻辑，形成了双向异或非逻辑。
Claims (5)
1.4晶体管双向异或非门CMOS集成电路，其特征在于：该电路包含：第一N型MOS晶体管NMOS(1)；第一P型MOS晶体管PMOS(2)；第二N型MOS晶体管NMOS(3)；第二P型MOS晶体管PMOS(4)；信号输入端A(5)；信号输入端B(6)；电源电压VDD(7)；XNOR逻辑门输出端(8)；第一金属导线M(9)；第二金属导线M(10)；第三金属导线M(11)；第四金属导线M(12)；第一N型MOS晶体管NMOS(1)的第一N型掺杂源漏区NSD(17)与第一P型MOS晶体管PMOS(2)的第一P型掺杂源漏区PSD(20)通过第一金属导线M(9)彼此相互连接，且第一N型MOS晶体管NMOS(1)的第一N型掺杂源漏区NSD(17)与第一P型MOS晶体管PMOS(2)的第一P型掺杂源漏区PSD(20)通过第一金属导线M(7)连接到电源电压VDD(7)上；第一N型MOS晶体管NMOS(1)的第一栅极NG(13)与第一P型MOS晶体管PMOS(2)的第一栅极PG(14)通过第三金属导线M相互连接，并连接到信号输入端A(5)；第二N型MOS晶体管NMOS(3)的第三N型掺杂源漏区NSD(19)与第二P型MOS晶体管PMOS(4)的第三P型掺杂源漏区PSD(22)通过第二金属导线M(10)彼此相互连接，且第二N型MOS晶体管NMOS(3)的第三N型掺杂源漏区NSD(19)与第二P型MOS晶体管PMOS(4)的第三P型掺杂源漏区PSD(22)通过第二金属导线M(10)连接到XNOR逻辑门输出端(8)上；第二N型MOS晶体管NMOS(3)的第二栅极NG(15)与第二P型MOS晶体管PMOS(4)的第二栅极PG(16)通过第四金属导线M相互连接，并连接到信号输入端B(6)；第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)共用第二N型掺杂源漏区NSD(18)；第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)共用第二P型掺杂源漏区PSD(21)。
2.一种如权利要求1所述的4晶体管双向异或非门CMOS集成电路的使用方法，其特征在于：4晶体管双向异或非门CMOS集成电路形成双向结构对称性；当信号输入端A(5)与信号输入端B(6)同时输入高电平时，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)同时处于导通、低阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于导通、低阻状态，电源电压VDD(7)经由第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路传递至XNOR逻辑门输出端(8)，使得XNOR逻辑门输出端(8)为高电平状态；当信号输入端A(5)与信号输入端B(6)同时输入低电平时，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)处于导通、低阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于导通、低阻状态，电源电压VDD(7)经由第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路传递至XNOR逻辑门输出端(8)，使得XNOR逻辑门输出端(8)为高电平状态；当信号输入端A(5)输入高电平，且信号输入端B(6)输入低电平时，第一N型MOS晶体管NMOS(1)处于导通、低阻状态，第二N型MOS晶体管NMOS(3)处于截止、高阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于截止、高阻状态，PMOS2(4)处于导通、低阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于截止、高阻状态，使得XNOR逻辑门输出端(8)为低电平状态；当信号输入端A(5)输入低电平，且信号输入端B(6)输入高电平时，第一N型MOS晶体管NMOS(1)处于截止、高阻状态，第二N型MOS晶体管NMOS(3)处于导通、低阻状态，第一N型MOS晶体管NMOS(1)与第二N型MOS晶体管NMOS(3)所共同组成的串联电路处于截止、高阻状态，且第一P型MOS晶体管PMOS处于导通、低阻状态，PMOS2(4)处于截止、高阻状态，第一P型MOS晶体管PMOS(2)与第二P型MOS晶体管PMOS(4)所共同组成的串联电路处于截止、高阻状态，使得XNOR逻辑门输出端(8)为低电平状态；通过上述过程实现对XNOR逻辑门输出端(8)的异或非逻辑门输出功能；4晶体管双向异或非门CMOS集成电路形成双向结构对称性。
3.根据权利要求2所述的4晶体管双向异或非门CMOS集成电路的使用方法，其特征在于：双向结构对称性使得当电源电压VDD(7)与XNOR逻辑门输出端(8)互换，即当第一金属导线M(9)与XNOR逻辑门输出端(8)相互连接，且第四金属导线M(12)与电源电压VDD(7)相互连接时，XNOR逻辑门输出端(8)所述4晶体管双向异或非门CMOS集成电路亦对XNOR逻辑门输出端(8)输出异或非逻辑。
4.一种如权利要求1所述的4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底的连接方法，其特征在于：4晶体管双向异或非门CMOS集成电路在SOI晶圆硅衬底上的连接方式为：SOI晶圆硅衬底(33)上方为SOI晶圆的衬底绝缘层(32)，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域的前侧从左至右依次为第一P型掺杂源漏区PSD(20)、第二半导体薄膜(24)，第二P型掺杂源漏区PSD(21)、第四半导体薄膜(26)和第三P型掺杂源漏区PSD(22)，SOI晶圆的衬底绝缘层(32)的上方中央部分为绝缘隔离层(31)的部分区域的后侧从左至右依次为第一N型掺杂源漏区NSD(17)、第一半导体薄膜(23)、第二N型掺杂源漏区NSD(18)、第三半导体薄膜(25)和第三N型掺杂源漏区NSD(19)；第一半导体薄膜(23)和第三半导体薄膜(25)为本征半导体或P型掺杂半导体，第二半导体薄膜(24)和第四半导体薄膜(26)为本征半导体或N型掺杂半导体；第一半导体薄膜(23)、第二半导体薄膜(24)、第三半导体薄膜(25)和第四半导体薄膜(26)上方分别为第一栅极绝缘层(27)、第二栅极绝缘层(28)、第三栅极绝缘层(29)和第四栅极绝缘层(30)；第一栅极绝缘层(27)、第二栅极绝缘层(28)、第三栅极绝缘层(29)和第四栅极绝缘层(30)的上方分别为第一栅极NG(13)、第一栅极PG(14)、第二栅极NG(15)和第二栅极PG(16)；第一栅极NG(13)和第一栅极PG(14)上表面与第三金属导线M(11)相互接触；第二栅极NG(15)和第二栅极PG(16)上表面与第四金属导线M(12)相互接触；第一N型掺杂源漏区NSD(17)的上表面和第一P型掺杂源漏区PSD(20)的上表面的部分区域与第一金属导线M(9)相互接触；第三N型掺杂源漏区NSD(19)和第三P型掺杂源漏区PSD(22)的上表面的部分区域与第四金属导线M(12)相互接触；第二金属导线M(10)与信号输入端A(5)相互连接；第三金属导线M(11)与信号输入端B(6)相互连接；第一金属导线M(9)与电源电压VDD(7)相互连接；第四金属导线M(12)与XNOR逻辑门输出端(8)相互连接，形成了4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底(33)具有双向对称结构。
5.根据权利要求4所述的4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底的连接方法，其特征在于：4晶体管双向异或非门CMOS集成电路与SOI晶圆硅衬底(33)具有双向对称结构，在电源电压VDD(7)与XNOR逻辑门输出端(8)相互对调的情况下亦输出异或非逻辑，形成了双向异或非逻辑。
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