CN113571572A - 衬底结构及半导体器件 - Google Patents
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Abstract
一种衬底结构及半导体器件，涉及半导体技术领域。该衬底结构应用于半导体器件，其包括衬底，衬底的上表面形成有第一注入掺杂区，第一注入掺杂区的注入深度小于衬底的厚度，第一注入掺杂区在衬底上的正投影面积小于衬底的面积，且第一注入掺杂区位于半导体器件的有源区。该衬底结构能够降低电流崩塌效应，且能够保证衬底的高绝缘性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种衬底结构及半导体器件。
背景技术
GaN作为第三代宽禁带半导体材料，由于其具有大禁带宽度、高电子饱和速率、高击穿电场，较高热导率，耐腐蚀和抗辐射性能，在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。其中，对于GaN器件而言，应力之后的电流崩塌效应将会直接影响器件在通信领域的应用，因此，降低电流崩塌效应，以提高器件的效率和线性度等指标变得尤为重要。
由于SiC衬底的掺杂将直接影响SiC的导带能级，△Ec越低，电流崩塌越低，因此，为了降低电流崩塌效应，可以采用对衬底进行掺杂的方式来实现。但是，在对衬底进行掺杂以使器件具有较小的△Ec的同时，另一方面又会导致SiC衬底的绝缘性下降，进而导致器件的漏电增加，带来可靠性风险，且SiC衬底的绝缘性下降，同时也会导致器件的射频功率损耗增加。因此，如何既保证衬底的高绝缘性，又同时降低电流崩塌效应成为了目前亟待解决的技术难题。
发明内容
本发明的目的在于提供一种衬底结构及半导体器件，其能够降低电流崩塌效应，且能够保证衬底的高绝缘性。
本发明的实施例是这样实现的：
本发明的一方面，提供一种衬底结构，该衬底结构应用于半导体器件，其包括衬底，衬底的上表面形成有第一注入掺杂区，第一注入掺杂区的注入深度小于衬底的厚度，第一注入掺杂区在衬底上的正投影面积小于衬底的面积，且第一注入掺杂区位于半导体器件的有源区。该衬底结构能够降低电流崩塌效应，且能够保证衬底的高绝缘性。
可选地，第一注入掺杂区的能级小于衬底的非注入掺杂区的能级。
可选地，第一注入掺杂区的能级在0eV至1.43eV之间，非注入掺杂区的能级大于0.47eV。
可选地，第一注入掺杂区的离子掺杂浓度在1012cm-3至1019cm-3之间。
可选地，第一注入掺杂区的注入深度在10nm至1μm之间。
可选地，第一注入掺杂区为N型离子掺杂。
可选地，第一注入掺杂区包括多个，多个第一注入掺杂区间隔设置于衬底的上表面。
可选地，相邻的两个第一注入掺杂区之间的距离在1nm至1μm之间。
可选地，衬底的上表面还形成有第二注入掺杂区，第二注入掺杂区与第一注入掺杂区邻接，且第二注入掺杂区的能级大于第一注入掺杂区的能级。
本发明的另一方面，提供一种半导体器件，该半导体器件包括上述的衬底结构，衬底结构的第一注入掺杂区位于半导体器件的有源区。
本发明的有益效果包括：
本申请提供的衬底结构，应用于半导体器件，该衬底结构包括衬底，衬底的上表面形成有第一注入掺杂区，第一注入掺杂区的注入深度小于衬底的厚度，第一注入掺杂区在衬底上的正投影面积小于衬底的面积，且第一注入掺杂区位于半导体器件的有源区。本申请通过对衬底结构的衬底部分进行选择性注入，以在衬底的上表面的部分区域形成第一注入掺杂区，在衬底的上表面的剩余区域形成非注入掺杂区，从而实现对衬底的表面进行能带位置的调整，从而使得不同的区域具有不同的导带，进而使得衬底的不同区域具有不同的能级。本申请通过这种能带的调节，实现衬底结构在保持高绝缘性的同时，又可以在衬底结构应用至半导体器件中时降低器件的电流崩塌效应，以解决现有技术中衬底结构的高绝缘性与器件的低电流崩塌效应之间存在矛盾的技术难题。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明一些实施例提供的衬底结构的结构示意图之一；
图2为图1对应的能级关系示意图；
图3为本发明一些实施例提供的衬底结构的结构示意图之二；
图4为本发明一些实施例提供的半导体器件的结构示意图。
图标：10-衬底；21-第一注入掺杂区；22-非注入掺杂区；d-第一距离；23-第二注入掺杂区；30-成核层；40-缓冲层；50-势垒层；61-第一钝化层；62-第二钝化层；63-第三钝化层；71-源极；72-源极欧姆金属；80-栅极；91-漏极；92-漏极欧姆金属；93-源场板。
具体实施方式
下文陈述的实施方式表示使得本领域技术人员能够实践所述实施方式所必需的信息，并且示出了实践所述实施方式的最佳模式。在参照附图阅读以下描述之后，本领域技术人员将了解本发明的概念，并且将认识到本文中未具体提出的这些概念的应用。应理解，这些概念和应用属于本发明和随附权利要求的范围内。
应当理解，虽然术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区域分一个元件与另一个元件。例如，在不脱离本发明的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如本文所使用，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。
应当理解，当一个元件（诸如层、区域或衬底）被称为“在另一个元件上”或“延伸到另一个元件上”时，其可以直接在另一个元件上或直接延伸到另一个元件上，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在介于中间的元件。同样，应当理解，当元件（诸如层、区域或衬底）被称为“在另一个元件之上”或“在另一个元件之上延伸”时，其可以直接在另一个元件之上或直接在另一个元件之上延伸，或者也可以存在介于中间的元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，其可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
诸如“在…下方”或“在…上方”或“上部”或“下部”或“水平”或“垂直”的相关术语在本文中可用来描述一个元件、层或区域与另一个元件、层或区域的关系，如图中所示出。应当理解，这些术语和上文所论述的那些术语意图涵盖装置的除图中所描绘的取向之外的不同取向。
本文中使用的术语仅用于描述特定实施方式的目的，而且并不意图限制本发明。如本文所使用，除非上下文明确地指出，否则单数形式“一”、“一个”和“所述”意图同样包括复数形式。还应当理解，当在本文中使用时，术语“包括”指明存在所述特征、整数、步骤、操作、元件和/或部件，但并不排除存在或者增添一个或多个其他特征、整数、步骤、操作、元件、部件和/或上述各项的组。
除非另外界定，否则本文中使用的所有术语（包括技术术语和科学术语）的含义与本发明所属领域的普通技术人员通常理解的含义相同。还应当理解，本文所使用的术语应解释为含义与它们在本说明书和相关领域的情况下的含义一致，而不能以理想化或者过度正式的意义进行解释，除非本文中已明确这样界定。
请参照图1，本实施例提供一种衬底10结构，该衬底10结构应用于半导体器件，其包括衬底10，衬底10的上表面形成有第一注入掺杂区21，第一注入掺杂区21的注入深度小于衬底10的厚度，第一注入掺杂区21在衬底10上的正投影面积小于衬底10的面积，且第一注入掺杂区21位于半导体器件的有源区。该衬底10结构能够降低电流崩塌效应，且能够保证衬底10的高绝缘性。
需要说明的是，本申请提供的衬底10结构应用于半导体器件，该衬底10结构通过对衬底10表面进行选择性注入掺杂，从而调制衬底10结构表面的能级位置，能够降低电流崩塌效应；同时，本申请提供的衬底10结构还可以保障衬底10结构具有较高的电阻率，进而提高衬底10结构的绝缘性，从而保证采用该衬底10结构的半导体器件具有较佳的耐压能力和较低的功率损耗。示例地，该衬底10结构所应用的半导体器件的具体类型本申请不做限制，本领域技术人员可以根据需要将本申请提供的该衬底10结构应用至任何合适的半导体器件中。
在本实施例中，上述衬底10可以为碳化硅衬底10。示例地，该碳化硅衬底10的掺杂类型可以为N型掺杂也可以为P型掺杂，本申请对此不做限制，本领域技术人员可以根据需要自行选择。
请参照图1所示，上述第一注入掺杂区21形成于衬底10的上表面，即在半导体器件的衬底10结构靠近势垒层50的表面形成第一注入掺杂区21。在本实施例中，第一注入掺杂区21的注入深度小于衬底10的厚度，且第一注入掺杂区21在衬底10上的正投影的面积小于衬底10的面积，这样，即相当于对衬底10的上表面进行选择性注入。如此，得到的衬底10结构的衬底10的上表面具有第一注入掺杂区21和非注入掺杂区22。本申请通过对该衬底10进行选择性注入的方式，可以实现对衬底10表面局部位置能带位置的调节，以保证衬底10到高电阻率的同时，保持较低的表面导带能级。
示例地，在本实施例中，第一注入掺杂区21为N型离子掺杂。
还有，在本实施例中，衬底10结构应用至半导体器件中时，第一注入掺杂区21位于半导体器件的有源区。即第一注入掺杂区21在衬底10上的正投影位于半导体器件的有源区在衬底10上的正投影之内。
请参照图2所示，当对衬底10的上表面进行选择性注入以在衬底10的上表面的部分区域形成第一注入掺杂区21后，第一注入掺杂区21的能级△E1和非注入掺杂区22的能级△E0则不同，如图2所示，其中，第一注入掺杂区21的能级△E1为第一注入掺杂区21的导带Ec距离费米能级Ef的距离；非注入掺杂区22的能级△E0为非注入掺杂区22的导带Ec距离费米能级Ef的距离，由于第一注入掺杂区21的导带Ec与非注入掺杂区22的导带Ec不同，故第一注入掺杂区21的能级△E1和非注入掺杂区22的能级△E0不同。
综上所述，本申请提供的衬底10结构，应用于半导体器件，该衬底10结构包括衬底10，衬底10的上表面形成有第一注入掺杂区21，第一注入掺杂区21的注入深度小于衬底10的厚度，第一注入掺杂区21在衬底10上的正投影面积小于衬底10的面积，且第一注入掺杂区21位于半导体器件的有源区。本申请通过对衬底10结构的衬底10部分进行选择性注入，以在衬底10的上表面的部分区域形成第一注入掺杂区21，在衬底10的上表面的剩余区域形成非注入掺杂区22，从而实现对衬底10的表面进行能带位置的调整，从而使得不同的区域具有不同的导带，进而使得衬底10的不同区域具有不同的能级。本申请通过这种能带的调节，实现衬底10结构在保持高绝缘性的同时，又可以在衬底10结构应用至半导体器件中时降低器件的电流崩塌效应，以解决现有技术中衬底10结构的高绝缘性与器件的低电流崩塌效应之间存在矛盾的技术难题。
可选地，第一注入掺杂区21的能级小于衬底10的非注入掺杂区22的能级，如图2所示，即△E1＜△E0。
示例地，在本实施例中，第一注入掺杂区21的能级在0eV至1.43eV之间。示例地，第一注入掺杂区21的能级△E1可以为0eV、0.5eV、1.0eV、1.20eV、1.30eV、1.40eV或者1.43eV等，本申请不再一一列举。非注入掺杂区22的能级大于0.47eV。示例地，非注入掺杂区22的能级△E0可以为0.47eV、0.5eV、1.0eV、1.20eV、1.30eV、1.40eV、1.43eV、2.0eV、3.0eV等，本申请不再一一列举。具体地，本领域技术人员可以根据需要选择合适的能级。
在本实施例中，可选地，第一注入掺杂区21的离子掺杂浓度在1012cm-3至1019cm-3之间。示例地，第一注入掺杂区21的离子掺杂浓度可以为1012cm-3、1013cm-3、1015cm-3、1017cm-3、1019cm-3等。
还有，在本实施例中，可选地，第一注入掺杂区21的注入深度在10nm至1μm之间。示例地，第一注入掺杂区21的注入深度可以为10nm、20nm、50nm、100nm、500nm、800nm或者1μm等，本申请不再一一列举。本领域技术人员可以根据实际需要选择合适的第一注入掺杂区21的注入深度。
在本实施例中，第一注入掺杂区21的数量本申请不做限制，示例地，第一注入掺杂区21可以为1个，也可以为多个。示例地，当第一注入掺杂区21包括多个时，多个第一注入掺杂区21间隔设置于衬底10的上表面，如图1所示。
可选地，相邻的两个第一注入掺杂区21之间的距离（假设为第一距离d）在1nm至1μm之间。具体地，该第一距离d的具体数值本申请不做限制，其可以为1nm、10nm、100nm、300nm、700nm或者1μm等，本领域技术人员可以根据第一注入掺杂区21的数量以及第一注入掺杂区21与衬底10的总面积的占比确定。
请参照图3所示，可选地，衬底10的上表面还形成有第二注入掺杂区23，第二注入掺杂区23与第一注入掺杂区21邻接，且第二注入掺杂区23的能级大于第一注入掺杂区21的能级。
需要说明的是，在本实施例中，第二注入掺杂区23可以是围绕第一注入掺杂区21设置，如图3所示，即第二注入掺杂区23围设于第一注入掺杂区21的外周。或者，在其他的实施例中，第二注入掺杂区23也可以设置于第一注入掺杂区21的其中一侧（图未示）。
当第二注入掺杂区23围设于第一注入掺杂区21的外周时，且第一注入掺杂区21包括多个时，如图3所示，相邻的两个第二注入掺杂区23之间也呈间隔设置，即相邻的两个第二注入掺杂区23之间不接触。同样地，当第二注入掺杂区23设置于第一注入掺杂区21的一侧时，则第二注入掺杂区23与另一相邻的第一注入掺杂区21之间不接触。
请参照图4所示，本发明的另一方面，提供一种半导体器件，该半导体器件包括上述的衬底10结构，衬底10结构的第一注入掺杂区21位于半导体器件的有源区。
需要说明的是，该衬底10结构的第一注入掺杂区21位于该半导体器件的有源区，即该半导体器件的有源区在衬底10结构上的正投影覆盖衬底10结构的第一注入掺杂区21。另外，当该半导体器件还包括第二注入掺杂区23时，则第二注入掺杂区23也位于该半导体器件的有源区。
由于该衬底10结构的具体结构及其有益效果均已在前文做了详细阐述，故在此不再赘述。
需要说明的是，该半导体器件的衬底10结构上依次形成有成核层30、缓冲层40、势垒层50、间隔排布于势垒层50上的源极欧姆金属72和漏极欧姆金属92、与源极欧姆金属72接触连接的源极71、与漏极欧姆金属92接触连接的漏极91、位于源极71与漏极91之间且与势垒层50接触连接的栅极80，以及与源极71金属互连的源场板93。
该半导体器件还包括位于势垒层50上的第一钝化层61、位于第一钝化层61上的第二钝化层62和位于第二钝化层62上的第三钝化层63，第一钝化层61覆盖源极欧姆金属72和漏极欧姆金属92，源极71依次穿过第三钝化层63、第二钝化层62和第一钝化层61与源极欧姆金属72接触连接，漏极91依次穿过第三钝化层63、第二钝化层62和第一钝化层61与漏极欧姆金属92接触连接，栅极80金属穿过第一钝化层61与势垒层50接触连接，源场板93位于第二钝化层62上，且第三钝化层63覆盖源场板93。
其中，源极71、漏极91和栅极80可以采用光刻、蒸镀或电镀、金属剥离等工艺形成，制作时，通常可以将源极71和漏极91在同一步骤中制作。源极71和漏极91可以均是叠层金属，例如依次形成的Ti/Al/Ni/Au。栅极80则可以是在源极71和漏极91制作完毕后再行制作，同理，栅极80也可以是叠层金属，例如依次形成的Ni/Au。
栅极80可以位于源极71和漏极91之间，以此，使得栅极80能够在源极71和漏极91之间的沟道上方形成具有栅控功能的主动器件。
上述第一钝化层61、第二钝化层62和第三钝化层63的材料均可以为氮化硅。
以上所述仅为本发明的可选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
Claims (10)
1.一种衬底结构，应用于半导体器件，其特征在于，包括衬底，所述衬底的上表面形成有第一注入掺杂区，所述第一注入掺杂区的注入深度小于所述衬底的厚度，所述第一注入掺杂区在所述衬底上的正投影面积小于所述衬底的面积，且所述第一注入掺杂区位于所述半导体器件的有源区。
2.根据权利要求1所述的衬底结构，其特征在于，所述第一注入掺杂区的能级小于所述衬底的非注入掺杂区的能级。
3.根据权利要求2所述的衬底结构，其特征在于，所述第一注入掺杂区的能级在0eV至1.43eV之间，所述非注入掺杂区的能级大于0.47eV。
4.根据权利要求1所述的衬底结构，其特征在于，所述第一注入掺杂区的离子掺杂浓度在1012cm-3至1019cm-3之间。
5.根据权利要求1所述的衬底结构，其特征在于，所述第一注入掺杂区的注入深度在10nm至1μm之间。
6.根据权利要求1所述的衬底结构，其特征在于，所述第一注入掺杂区为N型离子掺杂。
7.根据权利要求1所述的衬底结构，其特征在于，所述第一注入掺杂区包括多个，多个所述第一注入掺杂区间隔设置于所述衬底的上表面。
8.根据权利要求7所述的衬底结构，其特征在于，相邻的两个所述第一注入掺杂区之间的距离在1nm至1μm之间。
9.根据权利要求1至8任意一项所述的衬底结构，其特征在于，所述衬底的上表面还形成有第二注入掺杂区，所述第二注入掺杂区与所述第一注入掺杂区邻接，且所述第二注入掺杂区的能级大于所述第一注入掺杂区的能级。
10.一种半导体器件，其特征在于，所述半导体器件包括权利要求1至9中任意一项所述的衬底结构，所述衬底结构的第一注入掺杂区位于所述半导体器件的有源区。
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- 2021-09-23 CN CN202111110198.5A patent/CN113571572B/zh active Active
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