CN113553101A - 加载频率可变的pcie交换芯片端口寄存器初始化方法 - Google Patents

加载频率可变的pcie交换芯片端口寄存器初始化方法 Download PDF

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Abstract

本发明公开了一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，涉及PCIE交换芯片初始化领域，该方法在按照频率控制寄存器中的初始缺省值对应的初始时钟信号加载数据对端口寄存器进行初始化的过程中，在对频率控制寄存器初始化后，频率控制寄存器的初始化值中包括的修调缺省值覆盖替换初始缺省值，使得加载控制器可以按照修调缺省值对应的频率更高的修调时钟信号继续完成初始化，该方法可以调节PCIE交换芯片端口寄存器初始化过程中的加载频率，从而提升初始化的速度，使得在端口数量较多的情况下，也可以满足PCIE交换芯片初始化的总体时间要求。

Description

加载频率可变的PCIE交换芯片端口寄存器初始化方法
技术领域
本发明涉及PCIE交换芯片初始化领域，尤其是一种加载频率可变的PCIE交换芯片端口寄存器初始化方法。
背景技术
PCI-Express(Peripheral Component Interconnect Express)是一种高速串行计算机扩展总线标准，PCIE交换芯片作为连接PCI-Express总线的通用接口芯片用于提供交换功能，使用户可以添加可扩展的高带宽，无阻塞互连到各种各样的应用，应用广泛。
PCIE交换芯片在加电复位后，必须对PCIE交换芯片的端口寄存器，也即端口的配置寄存器进行初始化，它才能正常工作，一般情况下，PCIE交换芯片的端口寄存器的初始化数据保存在外接的EEPROM芯片中，PCIE交换芯片复位的时候，会自动从外接的EEPROM芯片中加载端口寄存器的初始化数据，利用加载的初始化数据对相应的端口寄存器进行初始化加载。PCIE交换芯片的SPI接口包括四组信号：片选信号CS、数据输入信号DO，数据输出信号DI和输出时钟信号SK，PCIE交换芯片从EEPROM芯片中加载初始化数据的加载频率是由时钟信号SK的频率决定的，而时钟信号SK的频率是由PCIE交换芯片内部的EEPROM频率控制寄存器决定的，EEPROM频率控制寄存器有一个缺省值，PCIE交换芯片上电复位之后，根据EEPROM频率控制寄存器的缺省值以对应的时钟信号SK的频率从EEPROM芯片中加载初始化数据，而EEPROM频率控制寄存器的缺省值是在芯片研制的时候设定的，这就导致芯片出厂之后，所能实现的加载频率就是固定的。
但是PCIE交换芯片的一项特征是其根据使用场景的不同具有的工作模式，在不同工作模式下具有不同数量的端口：PCIE交换芯片内部包含的总的通道数是固定的，但其对外提供的每个端口包含的通道数是在一定范围内可变的，因此工作的端口数也是在一定范围内可变的，可以根据实际需要配置。比如，某种型号的PCIE交换芯片内部共有48个通道，一个端口最多可以拥有16个通道，最少可以拥有1个通道。在一个场景下，该PCIE交换芯片工作于第一工作模式下，其被配置为3个端口，每个端口拥有16个通道，如图1所示，每个端口就是一个虚拟P2P桥，各个端口通过内部虚拟PCI总线相连。在另一个场景下，该PCIE交换芯片工作于第二工作模式，其被配置为12个端口，每个端口拥有4个通道，如图2所示。
基于PCIE交换芯片的这一特征，当其使用的端口数增加时，在初始化时需要初始化的端口寄存器也必然增加，在现有的PCIE交换芯片只能按照固定的缺省值对应的频率加载初始化数据的基础上，PCIE交换芯片的端口数越多，PCIE交换芯片所有端口初始化总时间就越长。而PCIE协议规定，PCIE交换芯片所有端口初始化总时间不得超过20ms，才能保证含PCIE交换芯片的系统正常工作，这就导致现有的PCIE交换芯片会出现初始化时间难以满足PCIE协议规定的情况从而导致系统无法正常工作。
发明内容
本发明人针对上述问题及技术需求，提出了一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，本发明的技术方案如下：
一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，该PCIE交换芯片内部还包括时钟管理器和加载控制器，时钟管理器连接PCIE交换芯片内部的频率控制寄存器，频率控制寄存器是PCIE交换芯片中的一个端口寄存器且保存有初始缺省值，时钟管理器还连接加载控制器，加载控制器还连接PCIE交换芯片内部的各个端口寄存器；加载控制器通过PCIE交换芯片的SPI接口连接外接存储器，外接存储器中保存有PCIE交换芯片内部各个端口寄存器的初始化值；该方法包括：
在PCIE交换芯片上电使能时，时钟管理器从频率控制寄存器中读取初始缺省值并生成对应的初始时钟信号提供给加载控制器，加载控制器按照初始时钟信号通过SPI接口从外接存储器中读取各个端口寄存器的初始化值并加载到对应的端口寄存器中；
当频率控制寄存器的初始化值中包括修调缺省值时，在对频率控制寄存器初始化后，修调缺省值覆盖替换初始缺省值，时钟管理器从频率控制寄存器中读取修调缺省值并生成对应的修调时钟信号提供给加载控制器，加载控制器按照修调时钟信号通过SPI接口继续从外接存储器中读取剩余各个端口寄存器的初始化值并加载到对应的端口寄存器中，修调时钟信号对应的加载频率高于初始时钟信号对应的加载频率。
其进一步的技术方案为，在PCIE交换芯片的不同工作模式下，频率控制寄存器对应的端口始终存在且使能，PCIE交换芯片在不同工作模式具有不同数量的端口。
其进一步的技术方案为，当频率控制寄存器的初始化值中包括修调缺省值时，频率控制寄存器是PCIE交换芯片中第一个被初始化的端口寄存器。
其进一步的技术方案为，修调时钟信号对应的加载频率与PCIE交换芯片在当前工作模式下的端口的数量对应。
其进一步的技术方案为，时钟管理器从频率控制寄存器中读取修调缺省值并生成对应的修调时钟信号提供给加载控制器，包括：
时钟管理器在检测到频率控制寄存器中的初始缺省值发生变化时，向加载控制器发送时钟频率修改请求；
加载控制器在接收到时钟频率修改请求时，若确定满足预设修改条件，则向时钟管理器返回同意修改响应；
时钟管理器在接收到时钟管理器返回的同意修改响应后，从频率控制寄存器中读取修调缺省值并生成对应的修调时钟信号提供给加载控制器。
其进一步的技术方案为，加载控制器在接收到时钟频率修改请求时：
当加载控制器停止对外接存储器的读操作时，则确定满足预设修改条件；若正在从外接存储器中读取数据，则继续读取数据直至读完当前在读数据时，确定满足预设修改条件；
其中，当加载控制器不在从外接存储器中读取数据，或者已经从外接存储器中读取所有端口寄存器的初始化值时，加载控制器停止对外接存储器的读操作。
其进一步的技术方案为，加载控制器按照修调时钟信号通过SPI接口继续从外接存储器中读取剩余各个端口寄存器的初始化值并加载到对应的端口寄存器中，包括：
当加载控制器未停止对外接存储器的读操作时，加载控制器根据修调时钟信号生成修调输出时钟，并通过SPI接口发送给外接存储器，外接存储器根据修调输出时钟按照修调时钟信号向加载控制器输出数据；
当加载控制器停止对外接存储器的读操作时，加载控制器不响应于修调时钟信号；
其中，当加载控制器不在从外接存储器中读取数据，或者已经从外接存储器中读取所有端口寄存器的初始化值时，加载控制器停止对外接存储器的读操作。
其进一步的技术方案为，当加载控制器停止对外接存储器的读操作后，若PCIE交换芯片的热复位操作下重新恢复对外接存储器的读操作，则加载控制器根据修调时钟信号生成修调输出时钟，从而按照修调时钟信号通过SPI接口继续从外接存储器中读取数据实现对PCIE交换芯片的重新初始化。
其进一步的技术方案为，该方法还包括：
当加载控制器检测到从外接存储器中读取的数据是无效数据时，停止通过外接存储器对PCIE交换芯片进行初始化的操作。
本发明的有益技术效果是：
本申请公开了一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，该方法在利用外接存储器对PCIE交换芯片中的端口寄存器进行初始化的过程中，可以通过外接存储器中存储的频率控制寄存器的初始化值调节加载频率，从而提升初始化的速度，使得在端口数量较多的情况下，也可以满足PCIE交换芯片初始化的总体时间要求。而且该方法一边初始化一边提升初始化速率，初始化速率从低速到高速的切换是平滑的，基本不会带来副作用。
附图说明
图1是一个型号的PCIE交换芯片配置为3个端口数量时的结构示意图。
图2是图1所示的PCIE交换芯片配置为12个端口数量时的结构示意图。
图3是本申请公开的方法的架构示意图。
图4是本申请公开的方法的一个实施例的流程示意图。
图5是本申请中的加载控制器在另一个实施例中的执行流程示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，该方法的应用架构如图3所示，PCIE交换芯片内部除了包含常规的诸如虚拟P2P桥之类的结构外，还包括时钟管理器和加载控制器，时钟管理器连接PCIE交换芯片内部的频率控制寄存器，频率控制寄存器是PCIE交换芯片中的一个端口寄存器且保存有初始缺省值。比如图3以PCIE交换芯片被配置为8个端口，且频率控制寄存器是端口0的端口寄存器为例，端口0是PCIE交换芯片的上游端口、其余端口是PCIE交换芯片的下游端口，实际上其他任意端口也可以被配置为上游端口。时钟管理器还连接加载控制器。加载控制器还连接PCIE交换芯片内部的各个端口寄存器，为了便于示意，图3中未详细示出加载控制器与各个端口寄存器的连接关系。
加载控制器通过PCIE交换芯片的SPI接口连接外接存储器，外接存储器中保存有PCIE交换芯片内部各个端口寄存器的初始化值。该外接存储器常规的即为EEPROM芯片，加载控制器与外接存储器之间的SPI接口包括片选信号引脚CS、数据输入信号引脚DO、数据输出信号引脚DI和输出时钟信号引脚SK。
基于上述架构，可以利用外接存储器对PCIE交换芯片进行初始化，初始化的流程包括如下几个步骤，请参考图4所示的流程图：
1、在PCIE交换芯片上电使能时，时钟管理器从频率控制寄存器中读取初始缺省值并生成对应的初始时钟信号clk1提供给加载控制器，初始时钟信号clk1的频率与初始缺省值对应。
2、加载控制器按照初始时钟信号clk1通过SPI接口从外接存储器中读取各个端口寄存器的初始化值并加载到对应的端口寄存器中。具体的，加载控制器生成片选信号、数据输出信号和与初始时钟信号clk1对应的初始输出时钟SK1，并通过CS引脚、DI引脚和SK引脚对应发送给外接存储器，初始输出时钟SK1的频率与初始时钟信号clk1的频率对应。外接存储器按照初始输出时钟SK1的频率从DO引脚向加载控制器串行输出数据。
3、在加载控制器从外接存储器中读取数据并加载到相应的端口寄存器的过程中，当频率控制寄存器的初始化值中包括修调缺省值时，对频率控制寄存器初始化后，修调缺省值会覆盖替换初始缺省值。此时，时钟管理器从频率控制寄存器中读取修调缺省值并生成对应的修调时钟信号clk2提供给加载控制器，修调时钟信号clk2的频率与修调缺省值对应。
进一步的，时钟管理器在向加载控制器提供修调时钟信号clk2时，需要得到加载控制器的同意，请参考图5，因此具体的：当频率控制寄存器中的修调缺省值覆盖替换初始缺省值时，时钟管理器检测到频率控制寄存器中的初始缺省值发生变化，时钟管理器向加载控制器发送时钟频率修改请求。加载控制器在接收到时钟频率修改请求时，若确定满足预设修改条件，则向时钟管理器返回同意修改响应。时钟管理器在接收到时钟管理器返回的同意修改响应后，从频率控制寄存器中读取修调缺省值并生成对应的修调时钟信号clk2提供给加载控制器。
较为典型的，加载控制器在接收到时钟频率修改请求时，若加载控制器此时停止对外接存储器的读操作时，则确定满足预设修改条件，向时钟管理器返回同意修改响应。若加载控制器此时正在从外接存储器中读取数据，则不会中断当前的工作，而是继续读取数据直至读完当前在读数据时，确定满足预设修改条件，也即读完当前在读数据字节的最后一位时，才向时钟管理器返回同意修改响应。其中，当加载控制器不在从外接存储器中读取数据，或者已经从外接存储器中读取所有端口寄存器的初始化值时，表示加载控制器停止对外接存储器的读操作。
时钟管理器在向加载控制器提供修调时钟信号clk2后，加载控制器按照修调时钟信号clk2通过SPI接口继续从外接存储器中读取剩余各个端口寄存器的初始化值并加载到对应的端口寄存器中，从而初始化过程中的加载频率发生了变化。具体的与按照初始时钟信号clk1的频率加载类似，加载控制器根据修调时钟信号clk2生成修调输出时钟SK2，并通过SPI接口中的SK引脚发送给外接存储器，外接存储器根据修调输出时钟SK2向加载控制器输出数据，由于修调输出时钟SK2的频率与修调时钟信号clk2的频率对应，因此外接存储器实际也是按照修调时钟信号clk2向加载控制器输出数据。
实际在操作时，只有在加载控制器未停止对外接存储器的读操作时，加载控制器才会根据修调时钟信号clk2生成修调输出时钟SK2，并通过SPI接口发送给外接存储器，继而使得外接存储器根据修调输出时钟SK2向加载控制器输出数据。而当加载控制器不在从外接存储器中读取数据，或者已经从外接存储器中读取所有端口寄存器的初始化值，由于已经停止了对外接存储器的读操作，因此加载控制器不响应于修调时钟信号clk2，也就不再生成修调输出时钟SK2。
但是在PCIE交换芯片保持上电的过程中，在加载控制器停止对外接存储器的读操作后，若PCIE交换芯片又发生热复位操作而需要重新初始化时，加载控制器在PCIE交换芯片的热复位操作下重新恢复对外接存储器的读操作，则加载控制器根据修调时钟信号clk2生成修调输出时钟SK2，从而按照修调时钟信号clk2通过SPI接口继续从外接存储器中读取数据实现对PCIE交换芯片的重新初始化。
由此可以看出，在本申请提供的方法中，可以利用外接存储器中的频率控制寄存器的初始化值中的修调缺省值调整PCIE交换芯片端口寄存器初始化过程中的数据加载频率，将加载频率由对应于初始时钟信号clk1修改为对应于修调时钟信号2，且修调时钟信号2对应的加载频率大于初始时钟信号clk1对应的加载频率。因此在PCIE交换芯片的具有不同数量的端口的不同工作模式下，频率控制寄存器对应的端口始终存在且使能，从而可以保证上述方法的有效性。比如图3中，无论PCIE交换芯片被配置为几个端口，端口0始终存在并且被使能。在实际应用场景中，修调时钟信号clk2对应的加载频率与PCIE交换芯片在当前工作模式下的端口的数量对应，且端口的数量越多、修调时钟信号clk2对应的加载频率越高，从而PCIE交换芯片从外接存储器读取初始化值的读取速度就越快，从而可以提高每个端口寄存器初始化的速度，保证在端口数量增多的情况下，总的初始化所需的时间也可以满足预设初始化总时间要求，该预设初始化总时间要求可以是行业规定的参数也可以是自定义的参数，比如可以是现有PCIE协议规定的20ms。实际操作时，在PCIE交换芯片的某些工作模式下，若初始时钟信号clk1即可以满足预设初始化总时间要求，则可以不设置修调缺省值，也可以设置修调缺省值。不同端口的数量对应的修调时钟信号clk2不同，或者，存在至少两种端口的数量对应的修调时钟信号clk2相同，只需保证满足预设初始化总时间要求，比如，在配置为4个端口的工作模式下和配置为6个端口的工作模式下，对应的修调时钟信号clk2是相同的，使得配置为4个端口的工作模式下的总的初始化所需的时间为12ms，而配置为6个端口的工作模式下的总的初始化所需的时间为18ms，都可以满足PCIE协议规定的20ms的要求。
另外在上述过程中，PCIE交换芯片的内部的端口寄存器是按照预定的顺序来进行初始化的，频率控制寄存器实际可以在任一排序位置处，则频率控制寄存器及其排序位置之前的端口寄存器按照初始时钟信号clk1对应的加载频率进行加载并初始化，而频率控制寄存器之后的端口寄存器按照修调时钟信号clk2对应的加载频率进行加载并初始化。较为优选的，当频率控制寄存器的初始化值中包括修调缺省值时，频率控制寄存器是PCIE交换芯片中第一个被初始化的端口寄存器，使得频率控制寄存器按照初始时钟信号clk1对应的加载频率进行加载并初始化，而其余所有的端口寄存器都按照修调时钟信号clk2对应的加载频率进行加载并初始化，可以使得总的初始化所需的时间最短。
另外在上述初始化的过程中，若加载控制器检测到与外接存储器断开，由于无法从外接存储器中读取有效的数据，因此加载控制器停止输出相应信号、停止通过外接存储器对PCIE交换芯片进行初始化的操作。或者，加载控制器检测到与外接存储器保持连接，但检测到从外接存储器中读取的数据是无效数据时，也表示无法从外接存储器中读取有效的数据，同样的，加载控制器停止通过外接存储器对PCIE交换芯片进行初始化的操作，其中加载控制器可以通过检测读取的数据是否符合预设要求来判断数据是否有效。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (9)

1.一种加载频率可变的PCIE交换芯片端口寄存器初始化方法，其特征在于，PCIE交换芯片内部还包括时钟管理器和加载控制器，所述时钟管理器连接所述PCIE交换芯片内部的频率控制寄存器，所述频率控制寄存器是所述PCIE交换芯片中的一个端口寄存器且保存有初始缺省值，所述时钟管理器还连接所述加载控制器，所述加载控制器还连接所述PCIE交换芯片内部的各个端口寄存器；所述加载控制器通过所述PCIE交换芯片的SPI接口连接外接存储器，所述外接存储器中保存有所述PCIE交换芯片内部各个端口寄存器的初始化值；所述方法包括：
在所述PCIE交换芯片上电使能时，所述时钟管理器从所述频率控制寄存器中读取初始缺省值并生成对应的初始时钟信号提供给所述加载控制器，所述加载控制器按照所述初始时钟信号通过所述SPI接口从所述外接存储器中读取各个端口寄存器的初始化值并加载到对应的端口寄存器中；
当频率控制寄存器的初始化值中包括修调缺省值时，在对所述频率控制寄存器初始化后，所述修调缺省值覆盖替换初始缺省值，所述时钟管理器从所述频率控制寄存器中读取所述修调缺省值并生成对应的修调时钟信号提供给所述加载控制器，所述加载控制器按照所述修调时钟信号通过所述SPI接口继续从所述外接存储器中读取剩余各个端口寄存器的初始化值并加载到对应的端口寄存器中，所述修调时钟信号对应的加载频率高于所述初始时钟信号对应的加载频率。
2.根据权利要求1所述的方法，其特征在于，在所述PCIE交换芯片的不同工作模式下，所述频率控制寄存器对应的端口始终存在且使能，所述PCIE交换芯片在不同工作模式具有不同数量的端口。
3.根据权利要求1所述的方法，其特征在于，当频率控制寄存器的初始化值中包括修调缺省值时，所述频率控制寄存器是所述PCIE交换芯片中第一个被初始化的端口寄存器。
4.根据权利要求1所述的方法，其特征在于，所述修调时钟信号对应的加载频率与所述PCIE交换芯片在当前工作模式下的端口的数量对应。
5.根据权利要求1-4任一所述的方法，其特征在于，所述时钟管理器从所述频率控制寄存器中读取所述修调缺省值并生成对应的修调时钟信号提供给所述加载控制器，包括：
所述时钟管理器在检测到所述频率控制寄存器中的初始缺省值发生变化时，向所述加载控制器发送时钟频率修改请求；
所述加载控制器在接收到所述时钟频率修改请求时，若确定满足预设修改条件，则向所述时钟管理器返回同意修改响应；
所述时钟管理器在接收到所述时钟管理器返回的同意修改响应后，从所述频率控制寄存器中读取所述修调缺省值并生成对应的修调时钟信号提供给所述加载控制器。
6.根据权利要求5所述的方法，其特征在于，所述加载控制器在接收到所述时钟频率修改请求时：
当所述加载控制器停止对所述外接存储器的读操作时，则确定满足所述预设修改条件；若正在从所述外接存储器中读取数据，则继续读取数据直至读完当前在读数据时，确定满足所述预设修改条件；
其中，当所述加载控制器不在从所述外接存储器中读取数据，或者已经从所述外接存储器中读取所有端口寄存器的初始化值时，所述加载控制器停止对所述外接存储器的读操作。
7.根据权利要求1-4任一所述的方法，其特征在于，所述加载控制器按照所述修调时钟信号通过所述SPI接口继续从所述外接存储器中读取剩余各个端口寄存器的初始化值并加载到对应的端口寄存器中，包括：
当所述加载控制器未停止对所述外接存储器的读操作时，所述加载控制器根据所述修调时钟信号生成修调输出时钟，并通过所述SPI接口发送给所述外接存储器，所述外接存储器根据所述修调输出时钟按照所述修调时钟信号向所述加载控制器输出数据；
当所述加载控制器停止对所述外接存储器的读操作时，所述加载控制器不响应于所述修调时钟信号；
其中，当所述加载控制器不在从所述外接存储器中读取数据，或者已经从所述外接存储器中读取所有端口寄存器的初始化值时，所述加载控制器停止对所述外接存储器的读操作。
8.根据权利要求7所述的方法，其特征在于，当所述加载控制器停止对所述外接存储器的读操作后，若所述PCIE交换芯片的热复位操作下重新恢复对所述外接存储器的读操作，则所述加载控制器根据所述修调时钟信号生成修调输出时钟，从而按照所述修调时钟信号通过所述SPI接口继续从所述外接存储器中读取数据实现对所述PCIE交换芯片的重新初始化。
9.根据权利要求1-4任一所述的方法，其特征在于，所述方法还包括：
当所述加载控制器检测到从所述外接存储器中读取的数据是无效数据时，停止通过所述外接存储器对所述PCIE交换芯片进行初始化的操作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114265472A (zh) * 2021-12-30 2022-04-01 杭州海康机器人技术有限公司 一种电子设备及配置文件加载方法
WO2023087901A1 (zh) * 2021-11-18 2023-05-25 腾讯科技（深圳）有限公司 上电操作执行方法、装置、芯片、电子设备和计算机程序产品
CN117762193A (zh) * 2024-02-21 2024-03-26 井芯微电子技术(天津)有限公司 一种可变时钟结构电路

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815734A (en) * 1994-09-19 1998-09-29 Advanced Micro Devices, Inc. System and method for reconfiguring configuration registers of a PCI bus device in response to a change in clock signal frequency
CN1832350A (zh) * 2006-04-14 2006-09-13 西安电子科技大学 多载频数字频率源
CN201444394U (zh) * 2009-08-13 2010-04-28 中国华录·松下电子信息有限公司 可修改配置参数的ddr2控制器
CN101876911A (zh) * 2009-11-04 2010-11-03 杭州海康威视数字技术股份有限公司 基于PCI/PCIe总线多CPU系统启动方法及模块
CN106508008B (zh) * 2007-12-27 2012-03-07 中国航天科技集团公司燎原无线电厂 基于fpga的多路温度芯片接口实现方法
CN103513994A (zh) * 2012-06-19 2014-01-15 记忆科技(深圳)有限公司 一种通过pcie 进行fpga 在线升级的方法和系统
CN105224488A (zh) * 2015-10-20 2016-01-06 中国航天科技集团公司第九研究院第七七一研究所 一种pci总线控制器及其控制方法
CN108021525A (zh) * 2016-10-28 2018-05-11 北京计算机技术及应用研究所 一种基于pcie总线多主互连的冗余交换系统
CN111092830A (zh) * 2019-12-11 2020-05-01 成都九芯微科技有限公司 一种pcie交换芯片端口配置系统和方法
CN111104348A (zh) * 2019-12-24 2020-05-05 江苏芯盛智能科技有限公司 PCIe初始化流程的仿真方法、装置及相关设备
CN112131172A (zh) * 2020-08-28 2020-12-25 中国船舶重工集团公司第七0九研究所 一种减少延时的PCIe设备芯片初始化方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815734A (en) * 1994-09-19 1998-09-29 Advanced Micro Devices, Inc. System and method for reconfiguring configuration registers of a PCI bus device in response to a change in clock signal frequency
CN1832350A (zh) * 2006-04-14 2006-09-13 西安电子科技大学 多载频数字频率源
CN106508008B (zh) * 2007-12-27 2012-03-07 中国航天科技集团公司燎原无线电厂 基于fpga的多路温度芯片接口实现方法
CN201444394U (zh) * 2009-08-13 2010-04-28 中国华录·松下电子信息有限公司 可修改配置参数的ddr2控制器
CN101876911A (zh) * 2009-11-04 2010-11-03 杭州海康威视数字技术股份有限公司 基于PCI/PCIe总线多CPU系统启动方法及模块
CN103513994A (zh) * 2012-06-19 2014-01-15 记忆科技(深圳)有限公司 一种通过pcie 进行fpga 在线升级的方法和系统
CN105224488A (zh) * 2015-10-20 2016-01-06 中国航天科技集团公司第九研究院第七七一研究所 一种pci总线控制器及其控制方法
CN108021525A (zh) * 2016-10-28 2018-05-11 北京计算机技术及应用研究所 一种基于pcie总线多主互连的冗余交换系统
CN111092830A (zh) * 2019-12-11 2020-05-01 成都九芯微科技有限公司 一种pcie交换芯片端口配置系统和方法
CN111104348A (zh) * 2019-12-24 2020-05-05 江苏芯盛智能科技有限公司 PCIe初始化流程的仿真方法、装置及相关设备
CN112131172A (zh) * 2020-08-28 2020-12-25 中国船舶重工集团公司第七0九研究所 一种减少延时的PCIe设备芯片初始化方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023087901A1 (zh) * 2021-11-18 2023-05-25 腾讯科技（深圳）有限公司 上电操作执行方法、装置、芯片、电子设备和计算机程序产品
CN114265472A (zh) * 2021-12-30 2022-04-01 杭州海康机器人技术有限公司 一种电子设备及配置文件加载方法
CN117762193A (zh) * 2024-02-21 2024-03-26 井芯微电子技术(天津)有限公司 一种可变时钟结构电路
CN117762193B (zh) * 2024-02-21 2024-05-10 井芯微电子技术(天津)有限公司 一种可变时钟结构电路

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