CN113545172A - 用于通过电子部件路由电信号的技术以及相关方法 - Google Patents

用于通过电子部件路由电信号的技术以及相关方法 Download PDF

Info

Publication number
CN113545172A
CN113545172A CN201980093738.8A CN201980093738A CN113545172A CN 113545172 A CN113545172 A CN 113545172A CN 201980093738 A CN201980093738 A CN 201980093738A CN 113545172 A CN113545172 A CN 113545172A
Authority
CN
China
Prior art keywords
dielectric material
voids
substrate
conductive material
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980093738.8A
Other languages
English (en)
Other versions
CN113545172B (zh
Inventor
N·加塞米
M·阿利阿默德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Original Assignee
Microsemi Semiconductor ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microsemi Semiconductor ULC filed Critical Microsemi Semiconductor ULC
Publication of CN113545172A publication Critical patent/CN113545172A/zh
Application granted granted Critical
Publication of CN113545172B publication Critical patent/CN113545172B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0047—Drilling of holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种被配置为路由电信号的基板，该基板可包括第一介电材料和定位在第一介电材料的第一侧上的导电材料。第二介电材料可定位在第一介电材料的相反的第二侧上。一系列空隙可由第二介电材料限定，从第一介电材料至少部分地延伸穿过第二介电材料。一系列空隙中的至少一些空隙的占有面积可与导电材料至少部分地侧向重叠。

Description

用于通过电子部件路由电信号的技术以及相关方法
优先权声明
本申请要求于2019年3月8日提交的名称为“Substrates for RoutingElectrical Signals and Related Methods”的美国临时专利申请号62/815,901的提交日期的权益，并且要求于2019年5月21日提交的名称为“TECHNIQUES FOR ROUTINGELECTRICAL SIGNALS THROUGH ELECTRICAL COMPONENTS AND RELATED METHODS”的待审美国专利申请序列号16/418,792的提交日期的权益，这些专利申请各自的公开内容据此全部以引用方式并入本文。
技术领域
本公开整体涉及被配置为路由电信号的基板以及制造此类基板的方法。更具体地讲，公开的实施方案涉及可提高信号质量和准确性的印刷电路板以及印刷电路板的部件的配置。
背景技术
印刷电路板通常可包括具有信号路由传输线的介电芯，该信号路由传输线在介电芯的主表面上包含导电材料。介电材料可在介电芯的至少一侧上与介电芯相邻定位，并且可任选地覆盖传输线。接地层可定位在介电材料的与介电芯相反的一侧上。
附图说明
虽然本公开以特别指出并清楚地要求保护具体实施方案的权利要求书作为结尾，但当结合附图阅读时，通过以下描述可更容易地确定本公开范围内的实施方案的各种特征和优点，在附图中：
图1为被配置为路由电信号的基板的横截面侧视图；
图2为图1的基板的旋转横截面侧视图；
图3为图1的基板的顶部表面视图；
图4为展示结合图1至图3所公开的基板的配置与常规基板相比信号传播速率的差异减小的一对曲线图；
图5为展示结合图1至图3所公开的基板的配置产生基本上一致的频率响应的曲线图；
图6为被配置为路由电信号的基板的另一个实施方案的横截面侧视图；
图7为图6的基板的顶部表面视图；
图8为被配置为路由电信号的基板的另一个实施方案的横截面侧视图；并且
图9为图8的基板的一部分的顶视图。
具体实施方式
本公开所呈现的图示并不旨在为任何特定基板、印刷电路板或其部件的实际视图，而仅仅是用于描述例示性实施方案的理想化表示。因此，附图未必按比例绘制。
公开的实施方案整体涉及可提高信号质量和准确性的印刷电路板以及印刷电路板的部件的配置。更具体地讲，本发明公开了被配置为路由电信号的基板的实施方案，该基板可在邻近传输线的介电材料中包括孔或空隙。
如本文所用，关于给定参数、属性或条件的术语“基本上”和“约”是指并且包括本领域普通技术人员将理解给定参数、属性或条件满足方差程度(诸如，在可接受的制造公差范围内)的程度。例如，基本上或约为指定值的参数可以是指定值的至少约90％、指定值的至少约95％、指定值的至少约99％或甚至指定值的至少约99.9％。
图1为被配置为路由电信号的基板100的横截面侧视图。更具体地讲，基板100可被配置作为例如印刷电路板，该印刷电路板用于路由电信号和电压并且用于与电子部件、或印刷电路板的子部件、印刷电路板的一部分或形成印刷电路板的方法中的中间产品形成电连接和机械连接。基板100可包括第一介电材料102，该第一介电材料可被配置作为例如包括第一介电材料102(或完全由其形成)的晶圆、芯片或层。更具体地讲，第一介电材料102可被配置作为至少基本上由聚合物材料(诸如例如，聚苯醚或聚四氟乙烯)构成的介电芯。作为具体的非限制性示例，第一介电材料102可包括(或基本上由其组成)购自PanasonicCorporation的
Figure BDA0003250093430000031
4、
Figure BDA0003250093430000032
6或
Figure BDA0003250093430000033
7材料。
在至少基本上垂直于第一介电材料102的第一主表面110(具有第一介电材料102的任何表面的最大表面积)的方向上测量的第一介电材料102的第一厚度T1可以是例如约0.005英寸(0.0127cm)或更小。更具体地讲，第一介电材料102的第一厚度T1可以是例如约0.003英寸(0.0076cm)或更小。作为具体的非限制性示例，第一介电材料102的第一厚度T1可以是约0.002英寸(0.0051cm)或更小(例如，约0.001英寸(0.0025cm))。
至少一个量的导电材料104可定位在第一介电材料102的第一侧上(例如，与第一主表面110相邻)。例如，基板100可包括沿着第一介电材料102的第一主表面110延伸的第一量106的导电材料104和侧向相邻的第二量108的导电材料104。更具体地讲，基板100可包括导电材料104的第一迹线106和导电材料104的侧向相邻的第二迹线108，该侧向相邻的第二迹线沿着第一主表面110在与第一迹线106至少基本上相同的方向上(例如，至少基本上平行于该第一迹线)延伸。作为具体的非限制性示例，基板100可包括导电材料104的被配置作为传输线的第一迹线106和导电材料104的被配置作为另一传输线的侧向相邻的第二迹线108，该侧向相邻的第二迹线在与其他设备和/或电源的连接点之间沿着第一主表面110在与第一迹线106至少基本上相同的方向上(例如，至少基本上平行于该第一迹线)延伸。导电材料104可定位在基板100内的任何深度处。例如，导电材料104的多个层或薄层可穿过基板100的厚度存在，并且相关的第一量106和第二量108可定位在那些层或薄层中的任一者中。
针对与本公开相关的基板100的部分具体描绘的第一量106的导电材料104和第二量108的导电材料104，以及基板100的其他部分中的任何其他量的导电材料104，可例如通过以下方式来形成：移除导电材料104的定位在介电芯的第一主表面110上的部分，并且覆盖介电芯的第一主表面110的比迹线106和108更大的区域，从而在第一主表面110上留下导电材料104的一个或多个迹线106和108。更具体地讲，第一量106的导电材料104和第二量108的导电材料104可例如通过以下方式形成：掩模导电材料104的将形成迹线106和108(以及任何其他迹线)的那些部分，并且蚀刻导电材料104的覆盖第一主表面110的剩余部分以显露介电芯的下面的第一介电材料102，从而在第一主表面110上留下导电材料104的一个或多个迹线106和108。导电材料104可包括例如铜、银、金和其合金及镀覆层。
第二介电材料112可定位在第一介电材料102的与导电材料104所在的第一侧相反的第二侧上。例如，第一量116的第二介电材料112可与被配置作为介电芯的第一介电材料102的相反的第二主表面114相邻定位。更具体地讲，第一量116可被配置作为一层或多层第二介电材料112(例如，形成或提供作为片材)，该一层或多层第二介电材料固定到介电芯的第一介电材料102的第二主表面114，使得第一介电材料102可插置在量106的导电材料104和量108的导电材料104与第一量116的第二介电材料112之间。作为具体的非限制性示例，第一量116的第二介电材料112可被配置作为附加介电芯的一个或多个其他薄层、层片、或层，这些其他薄层、层片、或层在其上具有用于路由其他信号和/或电压的其他量的导电材料，堆叠或分层以共同形成第一量116的第二介电材料112。
第一量116的第二介电材料112的第二厚度T2(例如，包括其自身迹线的其他介电芯的各个层片的组合厚度)可大于或等于第一介电材料102的第一厚度T1。例如，第一量116的第二介电材料112的第二厚度T2可介于第一介电材料102的第一厚度T1的约1.25倍与约5倍之间。更具体地讲，第一量116的第二介电材料112的第二厚度T2可例如介于第一介电材料102的第一厚度T1的约1.5倍与约4.5倍之间。作为具体的非限制性示例，第一量116的第二介电材料112的第二厚度T2可介于第一介电材料102的第一厚度T1的约2倍与约4倍(例如，约3倍)之间。又如，第一量116的第二介电材料112的第二厚度T2可介于约0.002英寸(0.0051cm)与约0.01英寸(0.0254cm)之间。更具体地讲，第一量116的第二介电材料112的第二厚度T2可例如介于约0.0025英寸(0.0064cm)与约0.0075英寸(0.0191cm)之间。作为具体的非限制性示例，第一量116的第二介电材料112的第二厚度T2可介于约0.003英寸(0.0076cm)与约0.005英寸(0.0127cm)(例如，约0.003英寸(0.0076cm)或0.004英寸(0.0102cm))之间。
在一些实施方案中，另一量118的第二介电材料112可定位在第一介电材料102的第一侧上，部分地位于保留在第一介电材料102的第一主表面110上的导电材料104上方。例如，第二量118的第二介电材料112可与被配置作为介电芯的第一介电材料102的第一主表面110的部分以及迹线106和108的部分相邻定位。更具体地讲，第二量118可被配置作为一层或多层第二介电材料112，该一层或多层第二介电材料固定到介电芯的第一介电材料102的第一主表面110的部分并固定到量106的导电材料104和量108的导电材料104的部分，使得量106的导电材料104和量108的导电材料104可在一些位置处插置在第二量118的第二介电材料112与第一介电材料102之间，并且第二量118可在其他位置处直接邻接并固定到第一介电材料102的第一主表面110。作为具体的非限制性示例，第二量118的第二介电材料112可被配置作为附加介电芯的一个或多个附加薄层、层片、或层，这些附加薄层、层片、或层在其上具有用于路由其他信号和/或电压的其他量的导电材料，堆叠或分层以共同形成第二量118的第二介电材料112。
在一些实施方案中，第二量118的第二介电材料112的第三厚度T3(例如，包括其自身迹线的其他介电芯的各个层片的组合厚度)可不同于第一量116的第二介电材料112的第二厚度T2。例如，第二量116的第二介电材料112的第三厚度T3可介于第一量116的第二介电材料112的第二厚度T2的约四分之一与约2倍之间。更具体地讲，第一量116的第二介电材料112的第三厚度T3可例如介于第一量116的第二介电材料112的第二厚度T2的约二分之一与约1.5倍之间。作为具体的非限制性示例，第一量116的第二介电材料112的第三厚度T3可介于第一量116的第二介电材料112的第二厚度T2的约四分之三与约1.25倍之间(例如，约三分之二或约1.33倍)。在其他实施方案中，第二量118的第二介电材料112的第三厚度T3可至少基本上等于第一量116的第二介电材料112的第二厚度T2。又如，第二量118的第二介电材料112的第三厚度T3可介于约0.002英寸(0.0051cm)与约0.01英寸(0.0254cm)之间。更具体地讲，第二量118的第二介电材料112的第三厚度T3可例如介于约0.003英寸(0.0076cm)与约0.008英寸(0.0203cm)之间。作为具体的非限制性示例，第二量118的第二介电材料112的第三厚度T3可介于约0.003英寸(0.0076cm)与约0.006英寸(0.0152cm)(例如，约0.004英寸(0.0102cm)或0.005英寸(0.0127cm))之间。
包括第一量116和第二量118并且在实施方案中具有第二量118的第二介电材料112可包括例如聚合物材料。更具体地讲，第二介电材料112可包括例如纤维基质复合材料，该纤维基质复合材料然后可具有支撑在其上或其中(例如，在第二介电材料112的各个薄层、层片或层之间)的一个或多个其他量的导电材料。作为具体的非限制性示例，第二介电材料112可以是或包括嵌入树脂基质材料(例如，
Figure BDA0003250093430000061
4、
Figure BDA0003250093430000062
6、
Figure BDA0003250093430000063
7)内的纤维编织物，该纤维编织物在纤维编织物和树脂基质材料的每个薄层、层片或层上具有导电材料的一个或多个迹线。
当使用纤维(例如，纤维编织物)作为第二介电材料112的一部分时，制造的变化(诸如例如基质材料内的纤维相对于导电材料104的迹线106和108的取向和接近度)可改变信号通过迹线106和108的传输线传播的速率。更具体地讲，第二介电材料112的纤维材料和基质材料的介电特性的差异结合制造的变化可导致第二介电材料112的紧邻第一迹线106的部分的介电常数不同于第二介电材料112的紧邻第二迹线108的部分的介电常数。紧邻相应迹线106和108的第二介电材料112的不同介电特性以及沿着迹线106和108的长度可导致通过迹线106和108传输的信号以不同速率传播。因此，同时发送的信号可以可落在期望阈值(例如，满足标准的产品规格或所需特征)之外的方式在不同时间到达其目的地，或其更一般地可从接收信号的设备产生非预期的和不可取的响应，这种现象有时称为“纤维编织效应”。
另外，制造中的相同变化可降低迹线106和108一致地传输具有不同频率的信号的能力。例如，由于迹线106和108的频率响应在待经由迹线106和108传输的信号的整个频谱上可能不一致，因此某些频率下的信号质量可能劣化。信号劣化对于高频且高速信号可能尤其严重，其中此类频率下的信号的强度可下降到低于可接受水平以用于接收设备的一致操作。
为了减轻这些和其他缺陷，以及提供其他有益效果，由第二介电材料112限定的一系列空隙120可形成于第一量116的第二介电材料112的至少一部分中，该至少一部分与相关量106和108的导电材料104相邻。空隙120可以在垂直于第一主表面110的方向上从第一介电材料102至少部分地延伸穿过(例如，部分地或完全地延伸穿过)至少第一量116的第二介电材料112。通过沿着导电材料104的长度在第二介电材料112中提供空隙120，可减小介电特性的变化，使得通过导电材料104的传播速率的差异减小，并且使得导电材料104(诸如在第一迹线106和第二迹线108内)的频率响应具有更大的一致性。
空隙120可被定位成使得空隙120位于导电材料104下方，并且当在平行于第一介电材料102的第一主表面110的平面中观察时，至少一些空隙120的占有面积可与导电材料104的至少一部分至少部分地侧向重叠。例如，至少一些空隙120的占有面积可与第一量106的导电材料104的第一宽度W1至少部分地侧向重叠。另外，至少一些空隙120的占有面积可与第二量108的导电材料104的第二宽度W2至少部分地侧向重叠。更具体地讲，至少一个空隙120(最多至一系列空隙120中的每个空隙120)的占有面积可与第一量106的导电材料104和第二量108的导电材料104中的每一者至少部分地侧向重叠。作为具体的非限制性示例，至少一个空隙120(最多至一系列空隙120中的每个空隙120)的占有面积可侧向延伸超过第一量106的导电材料104和第二量108的导电材料104中的每一者。
在基板100包括第二量118的第二介电材料112的实施方案中，第二量118的第二介电材料可包括由第二量118的第二介电材料112限定的第二系列空隙122，该第二系列空隙从第一介电材料102和导电材料104至少部分地延伸穿过(例如，部分地或完全地延伸穿过)第二量118的第二介电材料112。空隙122可被定位成使得空隙122覆盖在导电材料104上面，并且第二系列空隙122的至少一些空隙122的第二占有面积可与导电材料104至少部分地侧向重叠。该重叠可表现出具有先前结合第一系列空隙120所公开的变型中的任何一者。在一些实施方案中，第一系列空隙120和第二系列空隙122可具有相同图案，使得第一量116的第二介电材料112中的空隙120可具有与第二量118的第二介电材料112中的空隙122相同的尺寸、形状、深度和侧向位置。在其他实施方案中，第一系列空隙120可具有与第二系列空隙122不同的空隙120的几何中心的尺寸、形状、深度和侧向位置中的至少一者。
第一系列空隙120和第二系列空隙122可通过从一个或多个薄层、层片或层移除第二介电材料112的部分来形成，这些薄层、层片或层可随后组合以形成第一量的第二介电材料112和第二量的第二介电材料112(例如，片材)，从而形成由第二介电材料112限定的孔。例如，第一系列空隙120和第二系列空隙122可通过机械钻孔(例如，铣削)、激光钻孔、水切割来形成，但不限于薄层、层片或层(例如，至少直接相邻的薄层、层片或层并且最多至每个薄层、层片或层)中一者或多者的位置，这些薄层、层片或层可随后组合以形成构成量116的第二介电材料112和量118的第二介电材料112的片材。第二介电材料112的片材(例如，各个薄层、层片或层的分层片材)可在第二侧上被放置成与第二主表面114相邻，以及任选地在第一侧上被放置成与第一主表面110以及导电材料104的剩余区域106和108(以及任何其他区域)相邻，其中空隙120和122在导电材料104的剩余区域106和108(以及任何其他区域)上方和下方至少部分地对准。作为具体的非限制性示例，空隙120和122可形成于具有支撑在其上的其自身迹线(例如，迹线106和108)的第一介电材料102的各种薄层、层片或层的位置中，该第一介电材料可被配置作为介电芯，该第一介电材料将被定位成与某些迹线(例如，被配置为传导信号和/或电压尤其是高速、高频、或高速且高频信号的迹线106和108)相邻，这些迹线由用作相应介电芯的其他第一介电材料102和/或第二介电材料112的上覆或底部加强薄层、层片或层支撑，并且堆叠量的第一介电材料102、堆叠量的第二介电材料112以及其中的空隙120和122可形成连续分层空隙120和122或被介电芯102的中间薄层、层片或层中断的空隙。其他量的第一介电材料102和/或其他量的第二介电材料112的片材可响应于施加压力(以及任选地暴露于热量)而固定到介电芯的第一介电材料102，以形成第一量116的第二介电材料112和第二量118的第二介电材料112。
基板100可任选地包括第一接地层124，该第一接地层定位在第一量116的第二介电材料112的与第一介电材料102相反的一侧上，第一量116的第二介电材料112插置在第一接地层124与第一介电材料102之间。在基板100包括第二量118的第二介电材料112的实施方案中，第二接地层126可定位在第二量118的第二介电材料112的与第一介电材料102和导电材料104相反的一侧上，第二量118的第二介电材料112插置在第二接地层126与第一介电材料102和导电材料104的部分之间。第一接地层124和第二接地层126可包括大量导电材料。例如，第一接地层124和第二接地层126可被提供作为其上具有导电材料的片材的未蚀刻介电芯。第一接地层124和第二接地层126可通过例如以下方式来固定到第一量116的第二介电材料112和第二量118的第二介电材料112：分别将第一接地层124和第二接地层126放置成邻近第一量116的第二介电材料112和第二量118的第二介电材料112，并且施加压力(并且任选地将组件暴露于热量)。
在基板100包括插置在接地层124和126之间的一个或多个量的导电材料104以及在这些接地层之间的一个或多个量116和118的一个或多个介电材料102和112的实施方案中，诸如图1所示，导电材料104可以被称为被配置作为带线。在邻近导电材料104定位的介电材料112中提供空隙(例如，孔)以用于路由信号的有益效果也可在波导和基板的其他配置(例如，微带线、共面波导、背敷金属共面波导，但不限于此)中实现。
图2为图1的基板100的旋转横截面侧视图。具体地讲，图2已围绕空隙120或122中的一者的中心轴线旋转90°，使得迹线106和108在图2的视图中左右延伸，迹线106和108已被取向成延伸到图1中的页面之内和之外。第一系列空隙120和第二系列空隙122可沿着导电材料104的长度L的部分定位。导电材料104的长度L可在平行于第一介电材料102的第一主表面110的方向上延伸，并且可被识别为显著比第一量106的导电材料104的第一宽度W1和第二量108的导电材料104的第二宽度W2(参见图1)长。第一系列空隙120和第二系列空隙122可沿着例如导电材料104的长度L的至少大部分延伸。更具体地讲，第一系列空隙120和第二系列空隙122可沿着例如第一量106的导电材料104和第二量108的导电材料104的整个长度L以重复图案提供。
图3为图1的基板100的顶部表面视图。图3省略了第二接地层126，并且为了清楚地描绘下面的特征部，诸如第一量116的导电材料104和第二量118的导电材料104，将第二量118的第二介电材料112描绘为透明的。空隙120和122的最大侧向尺寸D可大于导电材料104的最大宽度W1和W2。例如，在空隙120和122为圆形的实施方案中，空隙120和122的最大侧向尺寸D可以是其最大直径，并且最大直径可大于单独的第一迹线106的第一宽度W1、单独的第二迹线108的第二宽度W2、或第一宽度W1和第二宽度W2一起的组合。空隙120和122可大致形成一条线并且可以这样的方式与第一量106的导电材料104和第二量108的导电材料104对准：在平行于介电芯的第一介电材料102的第一主表面110的方向上延伸穿过空隙120和122的几何中心的线128可平行于在相同方向上延伸的第一量106的导电材料和第二量108的导电材料之间的几何中心。
空隙120和122可具有沿着量116的导电材料104和量118的导电材料104的长度延伸的任何长度，只要第二介电材料112对于其预期应用保持足够的机械强度和刚度即可。侧向相邻的空隙120和122之间的最短距离d可小于或等于空隙120和122中的任一者的最大侧向尺寸D。例如，侧向相邻的空隙120和122之间的最短距离d可介于空隙120和122中的任一者的最大侧向尺寸D的约十分之一与约十分之九之间。更具体地讲，侧向相邻的空隙120和122之间的最短距离d可介于空隙120和122中的任一者的最大侧向尺寸D的约五分之一与约四分之三之间。作为具体的非限制性示例，侧向相邻的空隙120和122之间的最短距离d可介于空隙120和122中的任一者的最大侧向尺寸D的约四分之一与约二分之一(例如，约三分之一)之间。留下第二介电材料112的邻近(例如，其上方、下方、或上方和下方)导电材料104的位于相邻空隙120和122之间的部分可更好地在结构上增强基板100。
图4为展示根据本公开的基板的配置与常规基板相比信号传播速率的差异减小的一对曲线图。具体地讲，图4展示了根据本公开的基板的配置降低了纤维编织效应可影响行进穿过基板的信号的同步的程度，该基板包括邻近携带那些信号的导电材料定位的纤维基质复合材料。第一曲线图130示出了通过包括纤维基质材料并且不含空隙的常规基板的迹线传输的两个信号(分别表示为m1和m2)相对于那些信号的频率的相位同步，其中频率呈现在x轴上并且相位呈现在y轴上。根据第一曲线图130，所有传输信号至少一定程度地异相，并且相位不匹配随着信号频率增加而增加。相比之下，第二曲线图132示出了表示为m3和m4的两个信号在所有频率上的更大相位同步，其中在第一曲线图132中，在高频下的相位不匹配小于甚至在低频下的相位不匹配，从而反映了通过邻近迹线将空隙120和122引入根据本公开的基板中并且特别是引入纤维基质材料中而实现的纤维编织效应的降低。
穿过邻近介电材料(例如，电介质、纤维基质复合材料)中的空隙的导电材料的信号的传播速率的降低百分比可主要取决于空隙的最大侧向尺寸(例如，就圆柱形空隙而言的直径)和相邻空隙之间的最短距离。例如，可根据以下公式计算穿过邻近介电材料中的空隙的导电材料的信号的传播速率的降低百分比：％＝100×(D/(D+S))；其中％为传播速率的降低百分比，D为空隙的最大侧向尺寸，并且S为空隙之间的最短距离。
图5为展示结合图1至图3所公开的基板的配置产生基本上一致的频率响应的曲线图134。曲线图134描绘了在y轴上以分贝/英寸(厘米)为单位测量的信号的强度与在x轴上的信号的频率，并且不同的标绘线使用不同的材料和基板的配置。最低虚线136表示不含空隙的采用较低成本介电材料(例如，
Figure BDA0003250093430000111
4)的常规基板，并且随着信号频率的增加，示出了信号强度的显著降低。相比之下，次低虚线138表示不含空隙的采用较高成本介电材料(例如，
Figure BDA0003250093430000112
6)的常规基板，并且随着信号频率的增加，示出了信号强度的较小降低。实线140表示根据本公开(即，具有空隙)但采用同一较低成本介电材料(例如，
Figure BDA0003250093430000113
4)的基板，并且示出了相似的特性，但在大多数情况下仍然得到改善，当与线138的常规较高成本基板相比时，随着信号频率的增加，信号强度降低，并且相对于线136的另一个较低成本基板得到显著改善。最后，虚线142表示独立导电材料的响应，由于不存在与任何介电材料的相互作用，该独立导电材料具有最小信号强度降低。
信号强度损失的降低百分比可主要取决于传输线的长度、空隙的最大侧向尺寸(例如，就圆柱形空隙而言的直径)以及空隙之间的最短距离。例如，信号强度损失的降低百分比可根据以下公式计算：
Figure BDA0003250093430000114
Figure BDA0003250093430000115
其中％为信号强度损失的降低百分比，L为迹线的长度，D为空隙的最大侧向尺寸，并且S为空隙之间的最短距离。
图6为被配置为路由电信号的基板150(例如，印刷电路板、印刷电路板的子部件、印刷电路板的一部分、形成印刷电路板的方法中的中间产品)的另一个实施方案的横截面侧视图。在一些实施方案中，基板150可不含第二量118的第二介电材料112(参见图1)，使得导电材料104和介电芯的第一介电材料102的第一主表面110的部分可暴露在基板150的外部处。在一些实施方案中，基板150或其相关部分可不含第二量108的导电材料104，使得第一量106的导电材料104可以是独立传输线以用于利用基板150传输的某些信号。在此类实施方案中，基板150可以被称为被配置作为微带线。
图7为图6的基板150的顶部表面视图。在图7中，第一介电材料102和唯一量106的导电材料104可被描绘为部分透明的，以便在描绘下面的量116的第二介电材料112和相关联的空隙120时提供更大的清晰度，并且图7中未示出图6中所见的与主表面114相反的第一接地层124。在一些实施方案中，空隙120的最大侧向尺寸D可小于导电材料104的最大宽度W。例如，空隙120通常可形成栅格并可以图案侧向重复以在导电材料104的迹线106的宽度W的至少一部分上提供空隙120，并且可以图案纵向重复以沿着导电材料104的长度L延伸。更具体地讲，空隙120的最大侧向尺寸D与空隙120之间的侧向相邻的最短距离d的组合可小于迹线106的宽度W，使得在栅格的侧向延伸行中的空隙120中的至少两个空隙的占有面积的至少部分可与迹线106侧向重叠。作为具体的非限制性示例，空隙120的栅格可包括侧向延伸行中的任何数量的空隙120(例如，3、4、5、6、7)，其中空隙120中的两个或更多个空隙与迹线106至少部分地侧向重叠(例如，与介电材料112至少部分地侧向重叠且侧向居中位于迹线106上方的两个空隙120、与迹线106至少部分地侧向重叠且中心空隙120侧向居中位于迹线106上方的三个空隙120)，并且空隙120的列沿着迹线106的长度L延伸。
当在平行于第一介电材料102的第一主表面110的平面中观察时，空隙120(和/或122(参见图1))的横截面形状可以是例如圆形、卵形、椭圆形、矩形或多边形。在一些实施方案中，每个空隙120可具有相同横截面形状。在其他实施方案中，不同的空隙120可具有不同的横截面形状。
图8为被配置为路由电信号的基板160(例如，印刷电路板、印刷电路板的子部件、印刷电路板的一部分、形成印刷电路板的方法中的中间产品)的另一个实施方案的横截面侧视图。空隙120和122可酌情在整个基板160中被定位或省略，以更好地匹配制造成本和对操作要求的操作能力。例如，空隙120和122可延伸穿过一些量的介电材料102和112，并且可在与一个或多个量的导电材料104相邻的其他量的介电材料102和112中省略(例如，那些量的介电材料102和112可保持完整)。更具体地讲，空隙120和122可以定位在例如纤维基质介电材料102和112的某些薄层、层片或层中，这些薄层、层片或层可以在接地层124和126和/或导电材料104的迹线106和108之间纵向延伸，并且可以从纤维基质介电材料102和112的其他薄层、层片或层中省略。
作为具体的非限制性示例，空隙120和/或122可定位在邻近基板160的外部定位的介电材料102和112的那些薄层、层片或层中，如图8所示的基板160的顶部所示，或者可从邻近基板160的外部定位的介电材料102和112的那些薄层、层片或层中省略，如图8的基板160的底部处所示。作为另一个具体的非限制性示例，空隙120和/或122可定位在介电材料102和112的一个薄层、层片或层中，并且可从介电材料102和112的紧邻薄层、层片或层中省略，如图8的基板160的中心两个薄层、层片或层所示。作为又一个具体的非限制性示例，空隙120和/或122可定位在介电材料102和112的一个薄层、层片或层中，并且还可定位在介电材料102和112的紧邻薄层、层片或层中，如中心两个薄层、层片或层下面的图8的基板160的两个薄层、层片或层中所示。此类层状结构可例如通过在介电材料102和/或112的相应预成型的薄层、层片或层上的适当位置中(在其上/其中具有或不具有相关联的接地层124和126和/或导电材料104的迹线106和108)形成空隙120和/或122来形成，介电材料102和/或112的薄层、层片或层可堆叠(例如，彼此相邻放置或放置在其他薄层、层片或层之间)，并且介电材料102和/或112的薄层、层片或层可响应于施加压力(以及任选地暴露于热量)而互连。
图9为图8的基板160的一部分的顶视图。所描绘的部分可对应于顶部外部，或者可定位在基板160的内部内。在一些实施方案中，空隙120和122可沿着导电材料104的迹线106和108的长度L侧向延伸。空隙120和122中的每一者被示出为细长的圆角矩形。空隙120和122可沿着迹线106和108的长度L延伸的程度可至少部分地取决于基板160的剩余部分的结构支撑和刚度。例如，在平行于迹线106和108的长度L的方向上测量的空隙120和122的尺寸和长度可使得基板160保持足够的刚度以根据对基板160的操作要求在结构上支撑迹线106和108。在该长度不足以覆盖迹线106和108的整个长度L的情况下，空隙120和122仍可伸长到仍提供所需结构刚度的长度，并且可在迹线106和108的适当长度上重复以在信号保真性损失和纤维编织效应方面具有期望降低。
用于配置根据本公开的基板的技术可使得采用较低成本材料的基板能够实现通常仅使用较高成本材料可实现的性能。另外，用于配置根据本公开的基板的技术可使得能够定制基板的不同区域的性能以实现不同的性能要求。例如，在要传输高速、高频和/或高保真信号的区域中，可在邻近用于传输那些信号的导电材料的一定量的介电材料中提供根据本公开的空隙，而可容许低速、低频和低保真信号的区域可不含空隙。当与用于处理高速、高频和/或高保真信号的常规方法相比时，该方法整体涉及由较高成本材料形成整个基板，根据本公开的技术可使得不同区域能够具有不同的性能特征，并且可使得较低成本材料能够表现出较高成本材料的性能。
尽管已结合本公开的实施方案讨论了用于基板和空隙的各种特征部，但那些特征部可彼此组合以产生本发明人所设想的其他实施方案。例如，结合图7和图9所公开的空隙的不同形状可用于代替或联合结合图3所公开的空隙的均匀形状，并且结合图3所公开的空隙的均匀形状可用于代替结合图7和图9所公开的空隙的不同形状。又如，结合图7所公开的空隙栅格可用于代替结合图3所公开的空隙线或结合图9所公开的细长空隙，结合图3所公开的空隙线可用于代替结合图7所公开的空隙栅格或结合图9所公开的细长空隙，或者结合图9所公开的细长空隙可用于代替结合图3所公开的空隙线或结合图7所公开的空隙栅格。
本公开的附加非限制性实施方案包括：
实施方案1：一种被配置为路由电信号的基板，包括：第一介电材料；导电材料，该导电材料定位在第一介电材料的第一侧上；第二介电材料，该第二介电材料定位在第一介电材料的相反的第二侧上；和一系列空隙，该一系列空隙由第二介电材料限定并且从第一介电材料至少部分地延伸穿过第二介电材料，该一系列空隙中的至少一些空隙的占有面积与导电材料至少部分地侧向重叠。
实施方案2：根据实施方案1所述的基板，其中一系列空隙中的至少一些空隙的占有面积与导电材料的宽度至少部分地侧向重叠。
实施方案3：根据实施方案1和2中任一项所述的基板，其中一系列空隙中的至少一个空隙完全延伸穿过第二介电材料。
实施方案4：根据实施方案1至3中任一项所述的基板，其中一系列空隙中的空隙的最大侧向尺寸大于导电材料的最大宽度。
实施方案5：根据实施方案1至4中任一项所述的基板，其中一系列空隙中的空隙的最大侧向尺寸小于导电材料的最大宽度。
实施方案6：根据实施方案1至5中任一项所述的基板，其中一系列空隙中的相邻空隙之间的最短距离为相邻空隙的最大侧向尺寸的约三分之一或更小。
实施方案7：根据实施方案1至6中任一项所述的基板，其中一系列空隙中的至少一个空隙的横截面形状选自由以下项构成的组：圆形、卵形、椭圆形、矩形或多边形。
实施方案8：根据实施方案1至7中任一项所述的基板，还包括另一量的导电材料，该另一量的导电材料在第一介电材料的第一侧上与导电材料侧向相邻定位。
实施方案9：根据实施方案1至8中任一项所述的基板，其中一系列空隙中的至少一些空隙的占有面积与其他量的导电材料至少部分地侧向重叠。
实施方案10：根据实施方案1至9中任一项所述的基板，其中一系列空隙中的至少一个空隙的占有面积与导电材料和其他量的导电材料至少部分地侧向重叠。
实施方案11：根据实施方案1至10中任一项所述的基板，其中一系列空隙中的至少一个空隙的占有面积侧向延伸超过导电材料和其他量的导电材料中的每一者。
实施方案12：根据实施方案1至11中任一项所述的基板，还包括另一量的第二介电材料，该另一量的第二介电材料定位在第一介电材料的第一侧上并且部分地位于导电材料上方，该其他量的第二介电材料包括另一系列空隙，该另一系列空隙由其他量的第二介电材料限定并且从第一介电材料和导电材料至少部分地延伸穿过其他量的第二介电材料，该其他系列空隙中的至少一些空隙的其他占有面积与导电材料至少部分地侧向重叠。
实施方案13：根据实施方案1至12中任一项所述的基板，还包括接地层，该接地层定位在其他量的第二介电材料的与第一介电材料和导电材料相反的一侧上。
实施方案14：根据实施方案1至13中任一项所述的基板，其中导电材料被配置作为带线。
实施方案15：根据实施方案1至14中任一项所述的基板，其中第二介电材料的第一厚度不同于其他量的第二介电材料的第二厚度。
实施方案16：根据实施方案1至15中任一项所述的基板，还包括接地层，该接地层定位在第二介电材料的与第一介电材料相反的一侧上。
实施方案17：根据实施方案1至16中任一项所述的基板，其中导电材料被配置作为微带线。
实施方案18：一种印刷电路板，包括：介电芯；迹线，该迹线包括支撑在介电芯的第一主表面上的导电材料；介电材料，该介电材料定位在介电芯的相反的第二主表面上；和孔的图案，该孔的图案从介电芯至少部分地延伸穿过介电材料，该孔的图案中的至少一些孔的占有面积与迹线的宽度至少部分地侧向重叠，该孔的图案沿着迹线的至少大部分长度延伸。
实施方案19：根据实施方案18所述的印刷电路板，其中介电材料包括纤维基质复合材料。
实施方案20：一种制造基板的方法，包括：移除导电材料的定位在介电芯的第一主表面上的部分，从而在第一主表面上留下导电材料的迹线；通过移除介电材料的部分以留下空隙，从而形成至少部分地穿过介电材料延伸的一系列空隙；将介电材料放置成与介电芯的第二主表面相邻，该介电材料定位在介电芯的与迹线相反的一侧上，该一系列空隙中的至少一些空隙的占有面积与迹线至少部分地侧向重叠；以及将介电材料固定到介电芯。
实施方案21：根据实施方案20所述的方法，其中形成一系列空隙包括完全穿过介电材料钻出一系列空隙。
实施方案22：根据实施方案20和21中任一项所述的方法，其中将介电材料放置成与介电芯的第二主表面相邻包括将包含介电材料的薄层放置成与介电芯的第二主表面相邻。
实施方案23：根据实施方案20至22中任一项所述的方法，还包括将另一薄层放置在介电芯的与薄层相反的一侧上。
实施方案24：一种制造被配置为路由电信号的基板的方法中的中间产品，包括：第一薄层，该第一薄层包含：第一介电材料；导电材料，该导电材料定位在第一介电材料的第一侧上；第二介电材料，该第二介电材料定位在第一介电材料的相反的第二侧上；和一系列空隙，该一系列空隙由第二介电材料限定并且从第一介电材料至少部分地延伸穿过第二介电材料，该一系列空隙中的至少一些空隙的占有面积与导电材料至少部分地侧向重叠；和第二薄层，该第二薄层与第一薄层相邻。
虽然已结合附图描述了某些例示性实施方案，但本领域的普通技术人员将会认识并理解，本公开的范围不限于在本公开中明确示出和描述的那些实施方案。相反，可对本公开所述的实施方案进行许多添加、删除和修改以产生本公开的范围内的实施方案，诸如具体要求保护的那些实施方案，包括法律等同物。另外，来自一个公开的实施方案的特征可与另一个公开的实施方案的特征组合，同时仍然包含在发明人所设想的本公开的范围内。

Claims (24)

1.一种被配置为路由电信号的基板，包括：
第一介电材料；
导电材料，所述导电材料定位在所述第一介电材料的第一侧上；
第二介电材料，所述第二介电材料定位在所述第一介电材料的相反的第二侧上；和
一系列空隙，所述一系列空隙由所述第二介电材料限定并且从所述第一介电材料至少部分地延伸穿过所述第二介电材料，所述一系列空隙中的至少一些空隙的占有面积与所述导电材料至少部分地侧向重叠。
2.根据权利要求1所述的基板，其中所述一系列空隙中的所述至少一些空隙的所述占有面积与所述导电材料的宽度至少部分地侧向重叠。
3.根据权利要求1所述的基板，其中所述一系列空隙中的至少一个空隙完全延伸穿过所述第二介电材料。
4.根据权利要求1所述的基板，其中所述一系列空隙中的所述空隙的最大侧向尺寸大于所述导电材料的最大宽度。
5.根据权利要求1所述的基板，其中所述一系列空隙中的所述空隙的最大侧向尺寸小于所述导电材料的最大宽度。
6.根据权利要求1所述的基板，其中所述一系列空隙中的相邻空隙之间的最短距离为所述相邻空隙的最大侧向尺寸的约三分之一或更小。
7.根据权利要求1所述的基板，其中所述一系列空隙中的至少一个空隙的横截面形状选自由以下项构成的组：圆形、卵形、椭圆形、矩形或多边形。
8.根据权利要求1所述的基板，还包括另一量的所述导电材料，所述另一量的所述导电材料在所述第一介电材料的所述第一侧上与所述导电材料侧向相邻定位。
9.根据权利要求8所述的基板，其中所述一系列空隙中的至少一些空隙的所述占有面积与其他量的所述导电材料至少部分地侧向重叠。
10.根据权利要求9所述的基板，其中所述一系列空隙中的至少一个空隙的所述占有面积与所述导电材料和所述其他量的所述导电材料至少部分地侧向重叠。
11.根据权利要求10所述的基板，其中所述一系列空隙中的所述至少一个空隙的所述占有面积侧向延伸超过所述导电材料和所述其他量的所述导电材料中的每一者。
12.根据权利要求1所述的基板，还包括另一量的所述第二介电材料，所述另一量的所述第二介电材料定位在所述第一介电材料的所述第一侧上并且部分地位于所述导电材料上方，所述其他量的所述第二介电材料包括另一系列空隙，所述另一系列空隙由其他量的所述第二介电材料限定并且从所述第一介电材料和所述导电材料至少部分地延伸穿过所述其他量的所述第二介电材料，所述其他系列空隙中的至少一些空隙的其他占有面积与所述导电材料至少部分地侧向重叠。
13.根据权利要求12所述的基板，还包括接地层，所述接地层定位在所述其他量的所述第二介电材料的与所述第一介电材料和所述导电材料相反的一侧上。
14.根据权利要求12所述的基板，其中所述导电材料被配置作为带线。
15.根据权利要求12所述的基板，其中所述第二介电材料的第一厚度不同于所述其他量的所述第二介电材料的第二厚度。
16.根据权利要求1所述的基板，还包括接地层，所述接地层定位在所述第二介电材料的与所述第一介电材料相反的一侧上。
17.根据权利要求1所述的基板，其中所述导电材料被配置作为微带线。
18.一种印刷电路板，包括：
介电芯；
迹线，所述迹线包括支撑在所述介电芯的第一主表面上的导电材料；介电材料，所述介电材料定位在所述介电芯的相反的第二主表面上；和
孔的图案，所述孔的图案从所述介电芯至少部分地延伸穿过所述介电材料，所述孔的图案中的至少一些孔的占有面积与所述迹线的宽度至少部分地侧向重叠，所述孔的图案沿着所述迹线的至少大部分长度延伸。
19.根据权利要求18所述的印刷电路板，其中所述介电材料包括纤维基质复合材料。
20.一种制造基板的方法，包括：
移除导电材料的定位在介电芯的第一主表面上的部分，从而在所述第一主表面上留下所述导电材料的迹线；
通过移除介电材料的部分以留下所述空隙，从而形成至少部分地穿过所述介电材料延伸的一系列空隙；
将所述介电材料放置成与所述介电芯的第二主表面相邻，所述介电材料定位在所述介电芯的与所述迹线相反的一侧上，所述一系列空隙中的至少一些空隙的占有面积与所述迹线至少部分地侧向重叠；以及
将所述介电材料固定到所述介电芯。
21.根据权利要求20所述的方法，其中形成所述一系列空隙包括完全穿过所述介电材料钻出所述一系列空隙。
22.根据权利要求20所述的方法，其中将所述介电材料放置成与所述介电芯的所述第二主表面相邻包括将包含所述介电材料的薄层放置成与所述介电芯的所述第二主表面相邻。
23.根据权利要求22所述的方法，还包括将另一薄层放置在所述介电芯的与所述薄层相反的一侧上。
24.一种制造被配置为路由电信号的基板的方法中的中间产品，包括：
第一薄层，所述第一薄层包含：
第一介电材料；
导电材料，所述导电材料定位在所述第一介电材料的第一侧上；
第二介电材料，所述第二介电材料定位在所述第一介电材料的相反的第二侧上；和
一系列空隙，所述一系列空隙由所述第二介电材料限定并且从所述第一介电材料至少部分地延伸穿过所述第二介电材料，所述一系列空隙中的至少一些空隙的占有面积与所述导电材料至少部分地侧向重叠；和
第二薄层，所述第二薄层与所述第一薄层相邻。
CN201980093738.8A 2019-03-08 2019-12-09 用于通过电子部件路由电信号的技术以及相关方法 Active CN113545172B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962815901P 2019-03-08 2019-03-08
US62/815,901 2019-03-08
US16/418,792 2019-05-21
US16/418,792 US10986730B2 (en) 2019-03-08 2019-05-21 Techniques for routing electrical signals through electrical components and related methods
PCT/CA2019/000163 WO2020181353A1 (en) 2019-03-08 2019-12-09 Techniques for routing electrical signals through electrical components and related methods

Publications (2)

Publication Number Publication Date
CN113545172A true CN113545172A (zh) 2021-10-22
CN113545172B CN113545172B (zh) 2023-06-30

Family

ID=72335837

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980093738.8A Active CN113545172B (zh) 2019-03-08 2019-12-09 用于通过电子部件路由电信号的技术以及相关方法

Country Status (4)

Country Link
US (1) US10986730B2 (zh)
CN (1) CN113545172B (zh)
DE (1) DE112019006994T5 (zh)
WO (1) WO2020181353A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225568B1 (en) * 1998-08-31 2001-05-01 Advanced Flexible Circuits Co., Ltd. Circuit board having shielding planes with varied void opening patterns for controlling the impedance and the transmission time
US6240636B1 (en) * 1998-04-01 2001-06-05 Mitsui Mining & Smelting Co., Ltd. Method for producing vias in the manufacture of printed circuit boards
US20040174223A1 (en) * 2003-03-05 2004-09-09 Dutta Achyut High speed electronics interconnect and method of manufacture
CN102487573A (zh) * 2010-12-03 2012-06-06 鸿富锦精密工业（深圳）有限公司 印刷电路板
CN102986307A (zh) * 2010-06-29 2013-03-20 Fci公司 结构化电路板和方法
US20150092374A1 (en) * 2013-10-02 2015-04-02 International Business Machines Corporation Solder void reduction between electronic packages and printed circuit boards

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110138A1 (en) * 2003-11-25 2005-05-26 Banpil Photonics, Inc. High Speed Electrical On-Chip Interconnects and Method of Manufacturing
US10153238B2 (en) * 2014-08-20 2018-12-11 Samsung Display Co., Ltd. Electrical channel including pattern voids
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240636B1 (en) * 1998-04-01 2001-06-05 Mitsui Mining & Smelting Co., Ltd. Method for producing vias in the manufacture of printed circuit boards
US6225568B1 (en) * 1998-08-31 2001-05-01 Advanced Flexible Circuits Co., Ltd. Circuit board having shielding planes with varied void opening patterns for controlling the impedance and the transmission time
US20040174223A1 (en) * 2003-03-05 2004-09-09 Dutta Achyut High speed electronics interconnect and method of manufacture
CN102986307A (zh) * 2010-06-29 2013-03-20 Fci公司 结构化电路板和方法
CN102487573A (zh) * 2010-12-03 2012-06-06 鸿富锦精密工业（深圳）有限公司 印刷电路板
US20150092374A1 (en) * 2013-10-02 2015-04-02 International Business Machines Corporation Solder void reduction between electronic packages and printed circuit boards

Also Published As

Publication number Publication date
WO2020181353A1 (en) 2020-09-17
CN113545172B (zh) 2023-06-30
US20200288573A1 (en) 2020-09-10
DE112019006994T5 (de) 2021-11-18
US10986730B2 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
US10375838B2 (en) Sleeved coaxial printed circuit board vias
CN111357152B (zh) 多层波导器件及其制造方法、多层波导装置与层
US7479857B2 (en) Systems and methods for blocking microwave propagation in parallel plate structures utilizing cluster vias
CN108029191B (zh) 具有三层电介质和四层接地层结构的柔性电路板
JP2005183949A (ja) 低クロストークノイズのプリント回路ボード、及びその製造方法
US20180048044A1 (en) High-density stacked grounded coplanar waveguides
CN203040005U (zh) 印制电路板
US9123979B1 (en) Printed waveguide transmission line having layers with through-holes having alternating greater/lesser widths in adjacent layers
JP2007250818A (ja) 回路基板
JP2023530252A (ja) メタサーフェスを有する多層導波管、アレンジメント、およびその製造方法
EP2862228B1 (en) Balun
US20100282504A1 (en) High impedance trace
CN113545172A (zh) 用于通过电子部件路由电信号的技术以及相关方法
JP3617388B2 (ja) プリント配線板及びその製造方法
JP5580437B2 (ja) コルゲートホーン
JP2003197427A (ja) インダクタンス素子
KR20200016632A (ko) 고주파 저손실 전극
CN113346213B (zh) 一种从带状线到共面波导的渐变转接结构
WO2023282042A1 (ja) 電子部品
US11452202B2 (en) Radio frequency filtering of printed wiring board direct current distribution layer
US20240121888A1 (en) Systems and methods for improving high frequency transmission in printed circuit boards
JP2010245573A (ja) 回路基板及びその製造方法
KR101874393B1 (ko) 저유전율 회로기판 및 제조방법
JP2009124475A (ja) インピーダンス整合回路
CN115696785A (zh) 具有波导管的线路板结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant