CN113544957A - 用于内部电源生成的功率晶体管栅极电荷采集器 - Google Patents

用于内部电源生成的功率晶体管栅极电荷采集器 Download PDF

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CN113544957A CN202080018552.9A CN202080018552A CN113544957A CN 113544957 A CN113544957 A CN 113544957A CN 202080018552 A CN202080018552 A CN 202080018552A CN 113544957 A CN113544957 A CN 113544957A
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C·哈德
J·伯纳德
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Texas Instruments Inc
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Abstract

一种栅极电荷采集器(106)包括具有第一板和第二板的采集电容器(Charv)。第二板耦合到下导轨(例如，接地层)，并且第一板经耦合以向调节器(108)发送电压(Vpre)。栅极电荷采集器还包括低侧采集晶体管(MharvLS)，其具有耦合到低侧功率晶体管(M1)的栅极的第一端子和耦合到第一板的第二端子。

Description

用于内部电源生成的功率晶体管栅极电荷采集器
技术领域
本申请通常涉及功率控制电路领域。更具体地说，并且不做任何限制，本描述针对用于内部电源生成的功率晶体管栅极电荷采集器。
发明内容
一些实施例提供了在栅极放电期间恢复部分功率晶体管栅极电荷的电路，以便生成再循环的逻辑电源电压。该再循环的逻辑电源电压代替输入逻辑电源电压的一部分，该部分由输入电压Vin生成；再循环的逻辑电源电压可提高功率电路的整体效率。
在一个方面，描述了栅极电荷采集器的实施例。栅极电荷采集器包括：具有第一板和第二板的采集电容器，第二板耦合到下导轨；以及低侧采集晶体管，其具有耦合到低侧功率晶体管的栅极的第一端子和耦合到第一板的第二端子，其中第一板被进一步耦合以向调节器发送电压。
在另一方面，描述了集成功率电路的实施例。集成功率电路包括：低侧功率晶体管和高侧功率晶体管，它们串联耦合在第一管脚和第二管脚之间；栅极驱动器，其被耦合以向低侧功率晶体管的栅极提供低侧栅极控制信号，并且向高侧功率晶体管的栅极提供高侧栅极控制信号；以及栅极电荷采集器，其包括：采集电容器，其具有第一板和第二板，第二板耦合到下导轨；第一N型金属氧化物硅(NMOS)采集晶体管，其具有耦合到高侧功率晶体管的栅极的第一端子和耦合到第一板的第二端子；以及第二NMOS采集晶体管，其具有耦合到低侧功率晶体管的栅极的第一端子和耦合到第一板的第二端子，其中第一板被进一步耦合以提供采集的电压。
在又一方面，描述了集成功率电路的实施例。集成功率电路包括：功率晶体管，其耦合在第一管脚和第二管脚之间；栅极驱动器，其被耦合以向功率晶体管的栅极提供栅极控制信号；以及栅极电荷采集器，其包含：采集电容器，其具有第一板和第二板，第二板耦合到下导轨；以及N型金属氧化物硅(NMOS)采集晶体管，其具有耦合到功率晶体管的栅极的第一端子和耦合到第一板的第二端子；其中第一板被进一步耦合以提供采集的电压。
附图说明
在附图的图中，说明书的实施例通过示例而非限制的方式示出，在附图中，类似的附图标记指示类似的元件。在本说明书中对“一(an)”或“一个(one)”实施例的不同引用不一定是指同一实施例，并且此类引用可意指至少一个。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，该描述均包括结合其他实施例的这种特征、结构或特性。术语“耦合(couple)”或“耦合(couples)”意指间接或直接电连接，除非有限定，如在可包括无线连接部的“可通信地耦合”中。因此，如果第一设备耦合到第二设备，则该连接可通过直接电连接，或者通过经由其他设备和连接部的间接电连接。
附图并入说明书并形成说明书的一部分，以说明说明书的一个或多个示例性实施例。结合所附权利要求并参考附图，在以下详细说明中描述了各种优点和特征，其中：
图1A描绘了根据实施例的含有栅极电荷采集器的DC/DC升压转换器的示例；
图1B描绘了根据实施例的含有栅极电荷采集器的DC/DC升压转换器的示例；
图1C描绘了根据实施例的含有栅极电荷采集器的DC/DC升压转换器的示例；
图1D描绘了根据实施例的含有栅极电荷采集器的DC/DC降压转换器的示例；
图2描绘了根据实施例的图1A的电路操作期间的各种电压电平；
图3描绘了根据实施例的DC/DC升压转换器内的各种电路的框图；
图4A针对模拟，其比较含有栅极电荷采集器的电路与没有栅极电荷采集器的现有技术电路中增加的逻辑电平电流负载上AVDD电源电流生成的效率；
图4B描绘了图5的现有技术电路和图1A的电路在输出电流Iout范围内的效率计算；
图4C描绘了由栅极电荷采集器提供的效率提高；
图5描绘了根据现有技术的DC/DC升压转换器内的各种电路的框图；
图6描绘了根据现有技术的DC/DC升压转换器的示例；以及
图7描绘了在图6的电路操作期间的各种电压电平。
具体实施方式
现在将参考附图详细描述本发明的具体实施例。为了提供对本发明更彻底的理解，阐述了许多具体细节。然而，本发明可在没有这些具体细节的情况下实施。在其他情况下，未详细描述众所周知的特征，以避免不必要地使描述复杂化。
图5描绘了根据现有技术的DC/DC升压转换器500的高级框图。DC/DC升压转换器500描绘输入电压Vin，其通过电感器L耦合到开关节点SW。低侧功率晶体管M1与高侧功率晶体管M2串联耦合在下导轨(其可为接地层)和输出电压Vout(其示为耦合到输出电容器Cout和由输出电阻器Rout表示的负载)之间。在所示的实施例中，低侧功率晶体管M1是N型金属氧化物硅(NMOS)功率晶体管，而高侧功率晶体管M2是P型金属氧化物硅(PMOS)功率晶体管，尽管这些不是限制。低侧功率晶体管M1的栅极被耦合以接收低侧栅极控制信号LS_GATE，而高侧功率晶体管M2被耦合以接收高侧栅极控制信号HS_GATE，这两种控制信号均由升压栅极驱动器502提供。升压栅极驱动器502从升压控制电路505接收控制信号。操作升压控制电路505和升压栅极驱动器502的功率由内部低压差(LDO)调节器508提供，该调节器负责从输入电压生成栅极驱动器电源电压Vmax(本图中未具体示出)和逻辑电源电压AVDD两者。内部LDO调节器508还可向其他控制电路和任何附加电路，诸如监控电路(未具体示出)提供逻辑电源电压AVDD。栅极驱动器电源电压Vmax是输入电压Vin和输出电压Vout中较大的一个。为了操作DC/DC升压转换器500，内部LDO调节器508有时可汲取大电流，因此期望提高系统效率。该描述旨在通过在低侧功率晶体管M1和高侧功率晶体管M2上采集一部分栅极电荷以提供一部分逻辑电源电压AVDD来减少该问题。栅极电荷以其他方式路由至接地层，并且在每次栅极放电时丢失。为了更好地理解如何采集该栅极电荷，我们首先更仔细地观察升压栅极驱动器502。
图6描绘了根据现有技术的DC/DC升压转换器600的稍微更详细的示例。DC/DC升压转换器600再次包括串联耦合在下导轨和提供输出电压Vout的输出节点之间的低侧功率晶体管M1和高侧功率晶体管M2。低侧功率晶体管M1和高侧功率晶体管M2之间的开关节点SW通过电感器L耦合到输入电压Vin。输出晶体管Cout耦合在输出电压Vout和下导轨之间；输出电阻器Rout表示输出端上的负载。
栅极驱动器602是升压栅极驱动器502的示例实施例。栅极驱动器602耦合到低侧功率晶体管M1的栅极和高侧功率晶体管M2的栅极，并且包括四个栅极控制晶体管。第一P型栅极控制晶体管M3与第一N型栅极控制晶体管M4串联耦合在栅极驱动器电源电压Vmax和下导轨之间，其中第一P型栅极控制晶体管M3和第一N型栅极控制晶体管M4之间的节点提供低侧栅极控制信号LS_GATE。类似地，第二P型栅极控制晶体管M5与第二N型栅极控制晶体管M6串联耦合在栅极驱动器电源电压Vmax和下导轨之间，其中第二P型栅极控制晶体管M5和第二N型栅极控制晶体管M6之间的节点提供高侧栅极控制信号HS_GATE。逻辑电路604接收由前述电压控制和/或电流控制提供的一个或多个升压控制信号。逻辑电路604分别向栅极控制晶体管M3、M4、M5、M6的栅极提供四个中间控制信号：低侧-P控制信号LS_P、低侧-N控制信号LS_N、高侧-P控制信号HS_P和高侧-N控制信号HS_N。
图7描绘了与驱动低侧功率晶体管M1和高侧功率晶体管M2中的一个有关的时序。图7含有两个曲线图700A、700B。曲线图700A描绘了功率晶体管栅极上的电压。尽管低侧功率晶体管M1(其为NMOS)由栅极变高而导通，并且高侧功率晶体管M2(其为PMOS)由栅极变高而关断，但这两个功率晶体管的栅极以相同的方式驱动。由于类似的栅极驱动方法，仅给出一个示例波形，其中名称LS_GATE和HS_GATE由功率栅极控制信号xx_GATE代替，以指示所示电压可指高侧栅极控制信号HS_GATE或低侧栅极控制信号LS_GATE。曲线图700B描绘了驱动曲线图700A中所示的功率栅极控制信号xx_GATE的栅极驱动器602的各个栅极控制晶体管上的电压。类似于上图，名称LS_P和HS_P由中间-P控制信号xx_P代替，以指示电压可指低侧-P控制信号LS_P或高侧-P控制信号HS_P上的电压，并且名称LS_N和HS_N由中间-N控制信号xx_N代替，以指示电压可指低侧-N控制信号LS_N或高侧-N控制信号HS_N上的电压。
中间-P控制信号xx_P和中间-N控制信号xx_N之间的栅极驱动器不重叠是避免交叉传导所必要的。这种不重叠被显示并标记为P-死区时间Tdead,p和N-死区时间Tdead,n，它们均得到了很好的控制。在P-死区时间Tdead,p和N-死区时间Tdead,n两者期间，功率栅极控制信号xx_GATE均是高阻抗的。中间-P控制信号xx_P和中间-N控制信号xx_N在围绕P-死区时间Tdead,p的区域中的转换被分成六个时间段，由圈起的数字1-6表示。为了便于区分时间段，P-死区时间Tdead,p和N-死区时间Tdead,n由长虚线描画，而其他时间段由较短虚线描画。
在时间段(1)期间，中间-N控制信号xx_N和中间-P控制信号xx_P均耦合到地。中间-P控制信号xx_P使得对应的P型栅极控制晶体管(第一P型栅极控制晶体管M3或第二P型栅极控制晶体管M5)导通电流，并且中间-N控制信号xx_N使得对应的N型栅极控制晶体管(第一N型栅极控制晶体管M4或第二N型栅极控制晶体管M6)关断。这导致对应的功率栅极控制信号xx_GATE为高电位，高电位在图6中为栅极驱动器电源电压Vmax的值。在时间段(2)期间，中间-N控制信号xx_N保持关断，并且中间-P控制信号xx_P上升。在P-死区时间Tdead,p(其也是时间段(3))期间，与中间-N控制信号xx_N和中间-P控制信号xx_P相关联的两个栅极控制晶体管均处于关断状态，并且功率栅极控制信号xx_GATE是高阻抗的。这个出现在中间-P控制信号xx_P上升之后和中间-N控制信号xx_N上升之前的P死区时间Tdead,p用于避免栅极驱动器电源电压Vmax和接地层之间的潜在交叉电流，并且还用于提高效率。在时间段(4)期间，P-死区时间Tdead,p已结束，并且中间-N控制信号xx_N上的电压上升到栅极驱动器电源电压Vmax。中间-N控制信号xx_N上的增加电压开始将功率栅极控制信号xx_GATE上的电压拉至接地。在时间段(5)期间，功率栅极控制信号xx_GATE的动态转换随着功率栅极控制信号xx_GATE处于低电位而结束。在持续直到中间-P控制信号xx_P接地的时间段(6)期间，反向操作关断中间-N控制信号xx_N和中间-P控制信号xx_P，这将使得功率栅极控制信号xx_GATE再次充电至高电位。
图1A描绘了根据实施例的含在集成电路芯片101A中并含有栅极电荷采集器106A的DC/DC升压转换器100A的示例。DC/DC升压转换器100A含有串联耦合在第一管脚P1和第二管脚P2之间的低侧功率晶体管M1和高侧功率晶体管M2，其中开关节点SW耦合到第三管脚。在DC/DC升压转换器100A的操作期间，第一管脚P1耦合到接地层，第二管脚P2耦合到输出电容器Cout和由电阻器Rout表示的负载，并且第三管脚P3耦合到电感器L并通过电感器L耦合到输入电压Vin。为了简单且不失一般性，假设低侧功率晶体管M1和高侧功率晶体管M2的栅极既在低侧功率晶体管M1的情况下承受栅极驱动器电源电压Vmax，又在高侧功率晶体管M2的情况下承受接地层，从而不违反最大允许栅极/源极或栅极/体电位。在其他实施例中(未具体示出)，低侧栅极控制信号LS_GATE的高电位和高侧栅极控制信号HS_GATE的低电位被箝位到安全电位，使得低侧功率晶体管M1和高侧功率晶体管M2的栅极是安全的。
低侧功率晶体管M1和高侧功率晶体管M2被反相位启用，使得DC/DC升压转换器100A以连续操作操作，以对电感器L进行充电和放电，用于向输出电容器Cout的能量传输。低侧功率晶体管M1和高侧功率晶体管M2的栅极的导通和关断表现出特征性的非重叠行为，以避免交叉传导。这种不重叠由逻辑电路104提供的适当的栅极驱动拓扑来保证，以通过栅极驱动器102控制低侧栅极控制信号LS_GATE和高侧栅极控制信号HS_GATE。低侧-P控制信号LS_P和低侧-N控制信号LS_N之间以及高侧-P控制信号HS_P和高侧-N控制信号HS_N之间类似的栅极驱动不重叠可用来避免栅极驱动器交叉传导。这种方法在高功率和/或高效率系统中或者在峰值效率和/或轻负载效率至关重要的系统中可能特别重要，其中低侧功率晶体管M1和高侧功率晶体管M2很大，并且还需要不可忽略的栅极驱动电路。
栅极驱动器102含有第一P型栅极控制晶体管M3和第一N型栅极控制晶体管M4以及第二P型栅极控制晶体管M5和第二N型栅极控制晶体管M6，晶体管M3和晶体管M4串联耦合在栅极驱动器电源电压Vmax和下导轨之间，以提供低侧栅极控制信号LS_GATE，，晶体管M5和晶体管M6串联耦合在栅极驱动器电源电压Vmax和下导轨之间，以提供高侧栅极控制信号HS_GATE。栅极驱动器102从逻辑电路104接收低侧-P控制信号LS_P、低侧-N控制信号LS_N、高侧-P控制信号HS_P和高侧-N控制信号HS_N，逻辑电路104本身接收升压控制信号作为输入。
栅极电荷采集器106A含有两个控制栅极电荷采集的晶体管和一个可临时存储采集的栅极电荷的电容器。低侧采集晶体管MharvLS耦合在低侧栅极控制信号LS_GATE和采集电容器Charv的第一板之间，并且高侧采集晶体管MharvHS耦合在高侧栅极控制信号HS_GATE和采集电容器Charv的第一板之间。在本申请中给出的示例中的每一个中，低侧采集晶体管MharvLS和高侧采集晶体管MharvHS为简单起见被示为NMOS晶体管，尽管可使用任何类型的晶体管。采集栅极控制信号Gharv控制低侧采集晶体管MharvLS和高侧采集晶体管MharvHS的时序。采集电容器Charv的第二板耦合到下导轨。如下所示，采集的电压Vpre是未调节的电压，其小于栅极驱动器电源电压Vmax且大于逻辑电源电压AVDD。采集的电压Vpre也会随时间发生很大变化，不适合用作电源电压。因此，采集的电压Vpre被提供给采集调节器108，采集调节器108可调节采集的电压Vpre以在AVDD电容器Cavdd上生成再循环逻辑电源电压AVDDrecyl，从而为电阻器负载Ravdd供电。采集调节器108可为简单的LDO调节器或任何其他电路，其从不受控的采集的电压Vpre生成具有受控电压的再循环逻辑电源电压AVDDrecyl。参考图2描述栅极电荷采集器106A的操作如何与栅极驱动器102的操作相适应。
图2类似于图7，但描述了由栅极电荷采集器106A带来的差异。曲线图200A再次描绘了功率栅极控制信号xx_GATE上的电荷，其中功率栅极控制信号202描绘了当没有电荷采集时的电荷损失，并且功率栅极控制信号204描绘了当采集电荷时的电荷损失。还示出了采集的电压Vpre 206和再循环的逻辑电源电压AVDDrecyl。曲线图200B再次描绘了中间-N控制信号xx_N和中间-P控制信号xx_P，并且还描绘了采集栅极控制信号Gharv。
中间-P控制信号xx_P和中间-N控制信号xx_N在时间段Tdead,p期间的转换再次分为六个部分，其再次由圈起的数字1-6表示。在时间段(1)期间，中间-N控制信号xx_N和中间-P控制信号xx_P两者均连接到接地层。中间-P控制信号xx_P上的低值使得第一P型栅极控制晶体管M3和第二P型栅极控制晶体管M5中相应的一个导通电流。中间-N控制信号xx_N上的低值使得第一N型栅极控制晶体管M4和第二N型栅极控制晶体管M6中的相应一个关断。功率栅极控制信号xx_GATE为高电位，在本例中，高电位的值等于栅极驱动器电源电压Vmax。在时间段(2)，中间-N控制信号xx_N保持低电位，并且中间-P控制信号xx_P上升到高电位。在P-死区时间Tdead,p(其也是时间段(3))的开始时，中间-N控制信号xx_N将N型栅极控制晶体管M4、M6中的各自一个保持在关断状态，并且中间-P控制信号xx_P将P型栅极控制晶体管M3、M5中的各自一个保持在关断状态。
一旦中间控制晶体管xx_N和xx_P两者在时间段(3)内保持各自的栅极控制晶体管关断，采集栅极控制信号Gharv被拉至高电位，使得相应的栅极/源极电压Vgs,harv现在大于采集的电压Vpre加上采集晶体管的阈值电压Vth，并且低侧采集晶体管MharvLS和高侧采集晶体管MharvHS被启用。代替如由功率栅极控制信号202中的旧波形所指示的具有浮动电位的功率栅极控制信号xx_GATE，功率栅极控制信号204现在减少如由波形所指示的采集电流。然后，采集的电压Vpre 206增加到接近功率栅极控制信号xx_栅极204的值，并且跟随栅极电位直到P-死区时间Tdead,p的结束。
在时间段(4)期间，中间-N控制信号xx_N上升至高电位，并且开始将功率栅极控制信号xx_GATE拉至低电位。同时，采集栅极控制信号Gharv被拉至低电位，以停止采集。功率栅极控制信号204现在进一步放电到低电位，并且由于功率栅极控制信号204的采样，采集电容器Charv上的采集的电压Vpre处于高值。在时间段(5)和(6)期间，栅极切换没有从较旧的切换模式改变。从非受控采集的电压Vpre 206，诸如采集调节器108的后调节器进一步将存储在采集电容器Charv上的电荷降频转换为逻辑电源电压AVDDrecyl，该逻辑电源电压AVDDrecyl可存储在逻辑电平电容器Cavdd上并提供给电阻器负载Ravdd。
考虑到还需要在低侧功率晶体管M1和高侧功率晶体管M2之间提供死区时间，尽管为了简单起见，图1A描绘了单个采集栅极控制信号Gharv，但是低侧采集栅极控制信号GharvLS和高侧采集栅极控制信号GharvHS可用于分别控制来自功率晶体管的栅极采集的时序，如将在其他示例中示出的。
图3描绘了根据实施例的DC/DC升压转换器300的高级框图。该图中对输入逻辑电源电压AVDDin、再循环逻辑电源电压AVDDrecyl和包括AVDDin和AVDDrecl两者的多路复用逻辑电源电压AVDDmux之间进行区分。先前看到的内部LDO调节器308向升压控制电路305和升压栅极驱动器302提供电源导轨，现在由栅极电荷采集器306和判定电路310支持提供电源导轨。栅极电荷采集器306被耦合以在低侧功率晶体管M1和高侧功率晶体管M2上存在切换活动的任何时候采集低侧功率晶体管M1和高侧功率晶体管M2上的一部分栅极电荷。在调节采集的电压Vpre之后，结果被提供给判定电路310作为再循环的逻辑电源电压AVDDrecyl。判定电路310多路复用来自内部LDO调节器308的输入逻辑电源电压AVDDin和来自栅极电荷采集器306的再循环的逻辑电源电压AVDDrecyl，以提供多路复用的逻辑电源电压AVDDmux。因为在DC/DC升压转换器300的操作期间可存在低侧功率晶体管M1和高侧功率晶体管M2不切换的时间段，所以判定电路310必须保证再循环逻辑电源电压AVDDrecyl的使用不干扰关键的切换操作。在一个实施例中，判定电路310利用再循环的逻辑电源电压AVDDrecyl仅向升压转换器的非切换关键的部分供电。在一个实施例中，一旦低侧功率晶体管M1和高侧功率晶体管M2的切换开始或停止，并且再循环的逻辑电源电压AVDDrecyl建立或崩溃，判定电路310就确保输入逻辑电源电压AVDDin和再循环的逻辑电源电压AVDDrecyl的适当复用。
图4A针对模拟，其比较含有栅极电荷采集器的电路与没有栅极电荷采集器的现有技术电路中增加的逻辑电平电流负载上AVDD电源电流生成的效率。首先模拟了电流负载I_AVDD增加水平下的电流消耗，表1示出了现有技术电路的结果，并且表2提供了具有栅极电荷采集器的电路的结果。
表1没有栅极电荷采集器
I_AVDD I_SUM I_VMAX I_VIN I_HARV
0 1.334mA 1.33mA 4.5uA 0
20uA 1.354mA 1.33mA 24.5uA 0
40uA 1.374mA 1.33mA 44.4uA 0
60uA 1.393mA 1.33mA 64.3uA 0
80uA 1.413mA 1.33mA 84.2uA 0
100uA 1.433mA 1.33mA 104uA 0
在这些表中，I_AVDD是电流负载，I_VMAX是为提供栅极驱动器电源电压而生成的电流，I_VIN是为提供逻辑电源电压而生成的电流，I_SUM是生成的电流之和(I_VMAX+I_VIN)，并且I_HARV是栅极电荷采集器采集的电流。在表1中，未采集任何栅极电荷，并且采集的电流I_HARV对于电流负载I_AVDD的所有值均为零。随着电流负载I_AVDD值的增加，作为I_MAX汲取的栅极电流保持不变，但是为提供逻辑电源电压而生成的电流I_VIN增加，因此I_SUM也随着电流负载I_AVDD的增加而增加。
表2具有栅极电荷采集器
I_AVDD I_SUM I_VMAX I_VIN I_HARV
0 1.33mA 1.33mA 0 0
20uA 1.33mA 1.33mA 0 24.5uA
40uA 1.33mA 1.33mA 0 44.4uA
60uA 1.33mA 1.33mA 0 64.3uA
80uA 1.33mA 1.33mA 0 84.2uA
100uA 1.33mA 1.33mA 0 104uA
在表2中，栅极电荷采集器提供逻辑电源电压，因此无需为此目的生成电流I_VIN。由于为提供栅极驱动器电源电压I_VMAX而生成的电流是恒定的，因此I_SUM的值也是恒定的。基于以上两个表中所示的生成的电流之和I_SUM的值，在输入电压Vin等于3.8V、输出电压Vout等于4.6V且输出电流Iout等于10mA的情况下进行效率计算。结果在下面的表3和图4A中示出，其描述了现有技术电路的效率随着电流负载I_AVDD的增加而线性降低，同时电路的效率在电流负载I_AVDD的值之间保持恒定。
表3效率提高
Figure BDA0003244984640000101
图4B描绘了图5的现有技术电路和图1A的电路在输出电流Iout范围内的效率计算。在图4B中，两个电路的效率随着输出电流Iout的增加而增加。在最低输出电流Iout值为1.00E-03时，使用栅极电荷采集器提供微小但明显的改进，而在最高输出电流Iout值为1.00E-01时，效率实际上是相同的。在图4C中更清楚地量化了相对于现有技术的效率提高。在该曲线中，可看出，栅极电荷采集器在最低输出电流Iout为1.00E-3时的效率提高约1.44％，而在最高输出电流Iout为1.00E-1时的效率提高约0.08％。
还执行了模拟，以确定采集的电压Vpre和再循环的逻辑电源电压AVDDrecyl的斜坡时间。采集的电压Vpre上升的速率取决于采集晶体管MharvLS和MharvHS的大小，而再循环的逻辑电源电压AVDDrecyl上升的速率取决于调节器108的带宽。在输入电压Vin为3.8V且输出电压Vout为4.6V的情况下执行模拟。在一个实施例中，采集的电压Vpre在约10μs内斜坡上升至约4.5V的平均电压，而再循环的逻辑电源电压AVDDrecyl在约60μs内斜坡上升至约1.8V的值。
尽管栅极电荷采集器106A已被描述为具有用于高侧功率晶体管M2的PMOS功率晶体管的DC/DC升压转换器100A的一部分，但是栅极电荷采集器可用于其他电路中。图1B描绘了根据实施例的实施在IC芯片101B上并含有栅极电荷采集器106B的DC/DC升压转换器100B。DC/DC升压转换器100B在大多数方面类似于DC/DC升压转换器100A，但在几个重要方面有所不同。为了避免重复，相似之处不再重复，只注重不同之处。在DC/DC升压转换器100B中，没有为高侧功率晶体管M2配备PMOS功率晶体管，而是利用了NMOS功率晶体管来配备。众所周知，自举栅极驱动器(未具体示出)向高侧驱动器电路提供自举电压Vboot。此外，尽管栅极电荷采集器106A中示出了单个采集栅极控制信号Gharv，但是栅极电荷采集器106B含有两个单独的栅极控制信号。高侧采集栅极控制信号GharvHS提供给高侧采集晶体管MharvHS，并且低侧采集栅极控制信号GharvLS提供给低侧采集晶体管MharvLS。在至少一个实施例中，在第一P型栅极控制晶体管M3和第一N型栅极控制晶体管M4两者的第一死区时间期间，低侧采集栅极控制信号GharvLS被耦合为高，第一死区时间发生在第一P型栅极控制晶体管M3已经关断且N型栅极控制晶体管M4尚未导通时。类似地，在第二P型栅极控制晶体管M5和第二N型栅极控制晶体管M6两者的第二死区时间期间，高侧采集栅极控制信号GharvHS被耦合为高，第二死区时间发生在第二P型栅极控制晶体管M5已经关断且第二N型栅极控制晶体管M6尚未导通时。
图1C描绘了DC/DC升压转换器100C，其实施在IC芯片101C上，并且含有在第一管脚P1和第二管脚P2之间与二极管D1串联耦合的低侧功率晶体管M1。开关节点SW位于低侧功率晶体管M1和二极管D1之间。在DC/DC升压转换器100C的操作期间，第一管脚P1耦合到接地层，管脚P2耦合到输出电容器Cout以向由电阻器Rout表示的负载提供输出电压Vout。因为在该应用中仅使用单个功率晶体管，所以栅极驱动器102C仅含有与栅极驱动器电源电压Vmax和下导轨之间的第一N型栅极控制晶体管串联耦合的第一P型栅极控制晶体管，并且从逻辑电路104接收低侧-P控制信号LS_P和高侧-N控制信号LS_N。栅极电荷采集器106C包括低侧采集晶体管MharvLS，其耦合在低侧功率晶体管M1的栅极和采集电容器Charv的第一板之间。
图1D描绘了根据实施例的实施在IC芯片101D上并含有栅极电荷采集器106D的DC/DC降压转换器100D的高级框图。对于DC/DC降压转换器100D，低侧功率晶体管M1与高侧功率晶体管M2串联耦合在第一管脚P1和第二管脚P2之间。低侧功率晶体管M1和高侧功率晶体管M2之间的节点耦合到第三管脚P3。在DC/DC降压转换器100D的操作期间，管脚P1耦合到接地层，管脚P2耦合到输入电压Vin，并且管脚P3被耦合以提供输出电压Vout。栅极驱动器102再次被耦合以向低侧功率晶体管M1的栅极提供低侧栅极控制信号LS_GATE，并且向高侧功率晶体管M2的栅极提供高侧栅极控制信号HS_GATE。栅极电荷采集器106D以类似于先前描述的栅极电荷采集器106A、106B的方式操作。在所示的实施例中，高侧功率晶体管M2是PMOS功率晶体管，并且低侧功率晶体管M1是NMOS功率晶体管。然而，高侧功率晶体管M2和低侧功率晶体管M1两者均可为NMOS功率晶体管。在一个实施例中，高侧功率晶体管M2可由二极管代替，如图1C所示。
栅极电荷采集器从一个或多个功率晶体管中采集当前在功率晶体管的栅极放电时被浪费的一部分栅极电荷。栅极电荷采集器对于每个功率晶体管只需要一个相应的采集晶体管，其中采集控制信号提供电荷采集的适当时序和在其上存储采集的电荷的采集电容器。采集过程提供不受控的采集的电荷，然后可将其发送到调节器，该调节器将采集的电荷降频转换为具有恒定电压的逻辑电源电压。用于导通和关断功率晶体管的栅极电荷最初从输入电压Vin或输出电压Vout汲取，在一些实施例中，其本身可通过升频转换从输入电压Vin获得。栅极电荷采集可允许这些电荷中的一些被再循环和降频转换，以提供低于功率栅极电压的逻辑电平电压。通过接管部分内部逻辑电源的生成，提高了IC芯片的整体效率。
权利要求不限于任何特定实施例或示例，并且没有任何特定部件、元件、步骤、动作或功能是必要的，因此必须将其包括在权利要求的范围内。除非明确说明，否则以单数形式提及的元件并不意指“一个且仅一个”，而是“一个或多个”。该描述包括上述元件的所有结构和功能等同物，并且这些等同物涵盖在权利要求中。因此，在下面所附权利要求的精神和范围内，可通过各种修改和变更来实践本文所描述的示例性实施例。

Claims (20)

1.一种栅极电荷采集器，其包含：
采集电容器，其具有第一板和第二板，所述第二板耦合到下导轨；以及
低侧采集晶体管，其具有耦合到低侧功率晶体管的栅极的第一端子和耦合到所述第一板的第二端子；
其中所述第一板被进一步耦合以向调节器发送电压。
2.根据权利要求1所述的栅极电荷采集器，其还包含耦合到所述低侧采集晶体管的栅极的低侧采集栅极控制信号，对于驱动所述低侧功率晶体管的栅极的第一P型栅极控制晶体管和第一N型栅极控制晶体管两者，所述低侧采集栅极控制信号在第一死区时间期间被耦合为高，所述第一死区时间发生在所述第一P型栅极控制晶体管已经关断且所述第一N型栅极控制晶体管尚未导通时。
3.根据权利要求2所述的栅极电荷采集器，其还包含：
高侧采集晶体管，其具有耦合到高侧功率晶体管的栅极的第一端子和耦合到所述第一板的第二端子；以及
高侧采集栅极控制信号，其耦合到所述高侧采集晶体管的栅极，对于驱动所述高侧功率晶体管的所述栅极的第二P型栅极控制晶体管和第二N型栅极控制晶体管两者，所述高侧采集栅极控制信号在第二死区时间期间被耦合为高，所述第二死区时间发生在所述第二P型栅极控制晶体管已经关断且所述第二N型栅极控制晶体管尚未导通时。
4.根据权利要求2所述的栅极电荷采集器，其中所述低侧采集晶体管是N型金属氧化物硅晶体管即NMOS晶体管。
5.根据权利要求3所述的栅极电荷采集器，其中所述低侧采集晶体管和所述高侧采集晶体管是N型金属氧化物硅晶体管即NMOS晶体管。
6.一种集成功率电路，其包含：
低侧功率晶体管和高侧功率晶体管，它们串联耦合在第一管脚和第二管脚之间；
栅极驱动器，其被耦合以向所述低侧功率晶体管的栅极提供低侧栅极控制信号，并且向所述高侧功率晶体管的栅极提供高侧栅极控制信号；以及
栅极电荷采集器，其包含：
采集电容器，其具有第一板和第二板，所述第二板耦合到下导轨；
第一N型金属氧化物硅采集晶体管即第一NMOS采集晶体管，其具有耦合到所述高侧功率晶体管的所述栅极的第一端子和耦合到所述第一板的第二端子；以及
第二NMOS采集晶体管，其具有耦合到所述低侧功率晶体管的栅极的第一端子和耦合到所述第一板的第二端子，
其中所述第一板被进一步耦合以提供采集的电压。
7.根据权利要求6所述的电路，其中所述栅极电荷采集器还包含：
低侧采集栅极控制信号，其耦合到所述低侧采集晶体管的栅极，对于驱动所述低侧功率晶体管的栅极的第一P型栅极控制晶体管和第一N型栅极控制晶体管两者，所述低侧采集栅极控制信号在第一死区时间期间被耦合为高，所述第一死区时间发生在所述第一P型栅极控制晶体管已经关断且所述第一N型栅极控制晶体管尚未导通时；以及
高侧采集栅极控制信号，其耦合到所述高侧采集晶体管的栅极，对于驱动所述高侧功率晶体管的所述栅极的第二P型栅极控制晶体管和第二N型栅极控制晶体管两者，所述高侧采集栅极控制信号在第二死区时间期间被耦合为高，所述第二死区时间发生在所述第二P型栅极控制晶体管已经关断且所述第二N型栅极控制晶体管尚未导通时。
8.根据权利要求7所述的电路，其还包含：
采集调节器，其被耦合以接收所述采集的电压并提供再循环的逻辑电源电压；以及
采集电容器，其具有耦合到所述采集调节器的输出端的第一端子和耦合到下供电导轨的第二端子。
9.根据权利要求8所述的电路，其还包含：
低压差调节器，其被耦合以接收输入电压并提供输入逻辑电源电压；
判定电路，其被耦合以多路复用所述输入逻辑电源电压和所述再循环的逻辑电源电压，并且提供多路复用的逻辑电源电压。
10.根据权利要求9所述的电路，其还包含耦合以接收所述多路复用的逻辑电源电压和下导轨的逻辑电路。
11.根据权利要求10所述的电路，其中所述逻辑电路向所述第一P型栅极控制晶体管、所述第一N型栅极控制晶体管、所述第二P型栅极控制晶体管和所述第二N型栅极控制晶体管的相应栅极提供信号。
12.根据权利要求10所述的电路，其中所述逻辑电路包含监控电路。
13.根据权利要求6所述的电路，其中所述集成功率电路是DC/DC升压转换器。
14.根据权利要求6所述的电路，其中所述集成功率电路是DC/DC降压转换器。
15.根据权利要求6所述的电路，其中所述高侧功率晶体管和所述低侧功率晶体管是NMOS晶体管。
16.根据权利要求6所述的电路，其中所述高侧功率晶体管是PMOS晶体管且所述低侧功率晶体管是NMOS晶体管。
17.根据权利要求6所述的电路，其中所述栅极驱动器包含在栅极驱动器电源电压和下导轨之间与NMOS晶体管串联耦合的PMOS晶体管，所述栅极驱动器电源电压被选择为具有来自所述电路的输入电压和输出电压组成的组中的较高电压。
18.一种DC/DC升压转换器，其包含：
低侧功率晶体管，其与二极管串联耦合在第一管脚和第二管脚之间，位于所述低侧功率晶体管和所述二极管之间的开关节点耦合到第三管脚；
栅极驱动器，其被耦合以向所述低侧功率晶体管的栅极提供栅极控制信号；以及
栅极电荷采集器，其包含：
采集电容器，其具有第一板和第二板，所述第二板耦合到下导轨；以及
低侧采集晶体管，其具有耦合到所述低侧功率晶体管的所述栅极的第一端子和耦合到所述第一板的第二端子；
其中所述第一板被进一步耦合以提供采集的电压。
19.根据权利要求18所述的DC/DC升压转换器，其中所述栅极电荷采集器还包含：
低侧采集栅极控制信号，其耦合到所述低侧采集晶体管的栅极，对于驱动所述低侧功率晶体管的栅极的P型栅极控制晶体管和N型栅极控制晶体管两者，所述低侧采集栅极控制信号在死区时间期间被耦合为高，所述死区时间发生在所述P型栅极控制晶体管已经关断且所述N型栅极控制晶体管尚未导通时。
20.根据权利要求19所述的DC/DC升压转换器，其还包含：
采集调节器，其被耦合以接收所述采集的电压并提供再循环的逻辑电源电压；以及
采集电容器，其具有耦合到所述采集调节器的输出端的第一端子和耦合到下供电导轨的第二端子。
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