CN113439307A - 具有可变存取粒度的存储器 - Google Patents

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Abstract

集成电路存储器组件接收标识第一量的数据的第一列存取命令和标识第二量的数据的第二列读命令，作为相应的第一存储器读取事务和第二存储器读取事务的一部分，第二量的数据由不超过第一量的数据一半的数据比特构成。响应于接收到第一列存取命令，集成电路存储器组件通过N个外部信令链路将第一量的数据作为N个并行比特串行数据信号发送。响应于接收到第二列存取命令，集成电路存储器组件通过N个外部信令链路中的M个外部信令链路将第二量的数据作为M个并行比特串行数据信号的发送，其中M小于N。

Description

具有可变存取粒度的存储器
技术领域
本公开总体上涉及数据处理，并且更具体地，涉及存储器系统及其组件。
附图说明
本文公开的各种实施例在附图的附图中以示例的方式而不是以限制的方式示出，并且其中相同的参考数字表示类似的元件，并且其中：
图1示出了可以用具有不同存取粒度的至少两个事务模式中的任一个存取的双通道存储器组件的实施例；
图2示出了关于量和解析工作模式之间的转换的更多细节；
图3示出了可用于实现图2所示的子列解码器的子列解码器的实施例；
图4示出了示例性行和列命令包，它们可分别用于在解析模式存取期间指定子行激活和子列存取；
图5示出了可响应于存储器控制器指令和配置数据而被编程以配置可变存取粒度存储器组件的操作模式的示例性配置寄存器；
图6示出了与参考图1至图4描述的量和解析模式操作进行对比的示例性时序图；
图7示出了具有以存储器阵列垫(mat)组织的存储器体的示例性存储通道；
图8示出了可用于在图7的基于垫的体架构中实现垫的存储器单元垫的更详细的实施例；以及
图9示出了具有支持合并体操作的电路装置的双通道、可变粒度存储器组件的替代实施例。
具体实施方式
在这里的各种实施例中，存储器控制器和存储器组件根据编程设置和/或粒度指定命令交换粒度变化的数据。在多个实施例中，具有本机读/写数据传输粒度的存储器组件包括支持部分数据传输(即，传输是本机大小数据量的一小部分的数据量)的电路，从而在需要存取相对较小、位置不同的数据量的应用中实现改进的存取效率(例如，更高的存取能量/比特)。在其它实施例中，经由各自/分离的存储器通道存取的两组或更多组存储器体是经由共享通道存取的--实际上，在逻辑上将这些单独的存储器体合并成一个更大的统一组，并因此相应地降低在每个存储器体存取中必须检索的数据量，以维持峰值数据吞吐量。下面将更详细地讨论这些和其他特征和实施例。
图1示出了双通道存储器组件100的实施例，双通道存储器组件100可以使用具有不同存取粒度的至少两种事务模式中的任一种进行存取：具有相对粗的本地粒度的量模式存取和具有相对细的(较小的量的数据)粒度的解析模式存取。在所描述的示例中，存储器组件100包括两个相同实现且独立可操作/可配置的存储器通道101和103(通道A和B，其实质上分别可以是在单个集成电路管芯中或在多管芯集成电路封装的相应管芯中实现的两个存储器组件)，使得例如通道A描述的事务同样适用于通道B。在其他实施例中，特别是在两个存储器通道可在合并模式下操作的情况下(即，增加有效的体(bank)计数并因此减少在顺序体存取中所需的数据传输粒度以维持峰值数据吞吐量)，存储器通道101和103可分散地实现。
在图1的示例中，每个存储器通道101、103包括16个存储器体105、每个体214行(107)的存储器单元、每行26列的存储器单元、每列28个存储器单元和双向16比特数据信令接口109。在量模式数据传输期间，数据信令接口109(“数据接口”或“DQ接口”)在数据时钟信号DCK的每个半周期期间经由16个外部数据链路(DQ)同时(并行)输出/接收16比特，并且因此可以在8个DCK周期的“突发间隔”上输出/接收整个256比特数据列--每个链路每个DCK周期两比特乘以8个DCK周期乘以16个DQ链路。
命令接口111响应于系统时钟信号(CK)的连续上升/下降或下降/上升沿，对在CA信令路径上传送的命令/地址(CA)比特进行采样，从而在所示的11比特宽的示例中，每个CK周期接收一个22比特的命令/地址分组。在图1的实施例中，系统时钟周期是数据时钟周期的四倍(tCK＝4tDCK)，使得每8tDCK量模式数据突发间隔可以接收两个命令/地址分组(packet)。
构成存储行107的存储器单元是在两个阶段中存取的单比特动态随机存取存储器单元--行激活阶段(响应于行激活CA分组)，其中存储在地址指定的存储器单元行或“数据页”中的数据被传送到读出放大器体113，以及列存取阶段(响应于列存取CA分组)，在列存取阶段中，经由数据信令接口109输出读出放大器体113内的地址选择数据列(列读操作，输出“读”数据)或用经由数据信令接口109接收的类似量的“写”数据覆盖。由于数据页在读出放大器体113(或“页缓冲器”)内保持驻留和可存取，直到读出放大器体被预充电(即，在准备后续行激活时被刷新或“解锁”)，因此可以利用空间和时间局部性原则，每个行激活执行多个列存取操作。
所有上述实现细节--体、行和列数量、数据和CA接口大小、数据突发大小、CA分组大小、相对数据和系统时钟速率等--以及下面关于资源定时约束、时钟频率、时间间隔等讨论的那些细节仅出于示例的目的在本文中呈现。在可选实施例中，这些实现细节中的任一个或全部可以改变。此外，虽然在本文中假定存储器组件100(和下面讨论的替代实施例)具有DRAM核，但是在替代可变存取粒度存储器实施例中，代替DRAM或除了DRAM之外，可以部署各种其他核心存储技术(例如，闪存、静态随机存取存储器、相变存储器、磁阻存储器等)。
仍然参考图1，与各种资源定时约束相关的系统和数据时钟频率暗示用于持续峰值数据吞吐量(即，最大存储器带宽)的控制序列。例如，指向同一存储器体的重复行激活操作受到行循环时间(tRC)的约束，假设最佳情况下循环体存取，行循环时间意味着tRC的每次激活数据传输间隔除以存储器体计数。在16-体存储器通道101中，例如，32nS tRC间隔为从每个存储器体读出的数据留出2nS，因此，假设0.125nS tDCK(数据时钟周期)和每个tDCK每个链路两位的双倍数据速率传输，为每个体的每个DQ链路上的两次16比特数据传输提供时间；在16比特宽的数据接口109上进行两次256比特数据传输的时间，以及因此每个体(即，该体内的每个打开页(激活的行))的平均两次列存取操作的平均值。所述的另一种方式是，具有平衡的体存取的峰值数据吞吐量(即，在DQ链路上没有空闲时间，并且以基本上相同的速率存取所有体)要求每行激活将512比特(64字节(64B))的数据传送到给定的存储器通道/从给定的存储器通道传送--即，每行激活64字节数据粒度和每列读/写操作32字节数据粒度。
仍然参考图1，量模式操作反映了上面描述的相对粗的存取粒度，每列存取传输一个完整的32字节数据量(每行激活64字节，每列存取32字节)，平均每行激活传输一个64字节的量(每行激活两个列操作)。在需要相对频繁地存取较小的、局部化程度较低的数据单元(即，可能分散在给定存储器体的不同行之间的较小数量的数据)的应用中，粗量模式存取粒度造成显著的能量/比特损失，因为读/写数据的主要(或至少实质性)份额被不必要地检索(存储器读)或覆盖(写)。在这些情况下，存储器组件100或其任一个或两个存储器通道可转换到解析模式-响应于输入命令而动态地或响应于寄存器设置而编程地-以实现更细粒度的数据存取，从而避免不必要数据的浪费检索和重写。在所示的特定实施例中，解析模式数据存取在行激活和列存取操作中都被缩放，如121所示(例如，从16Kb到4Kb)，将激活数据的量(因此有效数据页大小)减少4倍，并且还将列读/写数据存取减少4倍，如123所示(例如，从256比特到64比特)。这些4：1缩放因子在本文中描述的许多实施例中被推进--在所有情况下，可以应用较大或较小粒度的缩放因子，并且存储器组件和控制组件可以支持多个模式编程和/或命令指定的缩放因子。在图1实施例中，部分地通过如125处所示的数据接口109的宽度缩放来减少解析模式列数据量(即，在所描绘的示例中减少4倍)。在量和解析模式之间的转换是动态执行的情况下(即，例如在运行中通过命令码)，在所示的4：1量减小示例中，DQ接口内的成比例数量的信令链路和相应的信令电路是未使用/禁用的-16个链路和信令电路中的12个。
图2详细说明了量和解析工作模式之间的转换。在所描述的示例中，子列使能信号(sce)在量模式存储器存取期间被取消断言(sce＝0)，并且在解析模式存取期间被断言(sce＝1)。首先参考151处的量模式细节，在行激活期间将完整的数据行(包含28个数据单元的26列，因此214个数据比特的行‘n’)传送到读出放大器体(SA体)，然后在列存取操作中选择单个256比特的数据列。更具体地说，列解码逻辑153执行64：1复用操作，在64个读出放大器组(c00-c63)和256个列输入/输出(I/O)线155中的选定一个之间传送整个256比特数据列，其中数据在列读操作中从选定的读出放大器组复用到列I/O线155上，在列写操作中从列I/O线155解复用到选定的读出放大器组中。在数据接口157内，列I/O线的16个16比特子组中的每一个耦合到相应的串行化/解串化电路159，串行化/解串化电路159串行化出站(读)数据以便经由相应的DQ焊盘161(和外部DQ信令链路)作为16个顺序比特的流传输，并且相反地，将16个写数据比特的入站流(即，经由相应的DQ链路/DQ焊盘到达)解串成主题列I/O线上的并行16比特值。
现在转向181所示的解析模式操作，在行激活操作期间应用两位子行地址“SR[1:0]”，以更精细地将激活的存储器单元解析为行地址指定行内的四个子行中的一个子行。在一个实施例中，例如，子行地址被应用于(i)与行地址组合以选择(并允许从)行地址指定的存储器单元行内的四个子行存储器单元中的一个子行，以及(ii)被应用于读出放大器体(SA体)以允许在对应于选择用于数据传输的子行的四组读出放大器中的一组(四个“子页”中的一个)中的数据锁存。通过该操作，三个未选择的存储器单元子行的内容不被干扰，并且读出放大器体内的三个未选择的子页保持待命状态并且不需要预充电--“子行激活”，其实质上减少了激活整行存储器单元所消耗的能量消耗。
在一个实施例中，子行组织分层在存储器单元阵列内的列组织之上，使得给定子行的激活构成地址选择存储器行内每列数据的相应部分(例如，四个中的一个)的激活。仍然参考图2，例如，解析模式激活导致对象存储器行内64列存储器单元中的每列内单元组0、1、2或3的激活(单元组1的激活通过阴影示出)，并将每列内激活的单元组的内容转移到相应的读出放大器组。由于四个单元组中的任何一个可以在每个列中被激活(根据子行地址SR[1:0])，来自被激活单元组的数据在这里被称为数据的“子列”--在这种情况下总共为64比特(256比特量模式数据列的四分之一)。
因为在子行激活中对应于未选择子列的读出放大器保持未锁存(准备用于后续激活)，所以子行激活之后的列存取被限制在激活的数据子列。因此，为将列解码解析到64个激活的数据子列中的特定一个而提供的子列地址值(SC[1:0])与子行地址值具有一对一的对应关系(例如，匹配或唯一地映射到)。如下文所述，该对应关系对子列地址来源具有影响，使得能够在存储器组件内从子行地址导出子列地址(例如，子行地址的副本与子行激活一起存储，并随后提供给列解码逻辑153作为子列地址值)，或者由存储器控制组件以与子行激活所需的对应关系提供子列地址。在任一情况下，当子列使能信号被断言(sce＝1)时，子列地址被应用在子列解码器187内(即，在列解码逻辑153内)以使能由64：1列解码器185输出的整个256位数据列的4：1解码。在所示的示例中，列地址选择数据列内的64位数据子列(即子列‘1’)被传递到DQ接口157内的四个使能的I/O电路159。那些使能的I/O电路(即，阴影实例)经由相应的DQ焊盘161(即，在所示示例中标记为DQ0、DQ1、DQ2和DQ3的焊盘)输出64比特数据子列的相应的16比特部分作为串行比特流。
图3示出了可用于实现图2的子列解码器187的4：1子列解码器201的实施例。如图所示，选择器电路203耦合在相应组的列I/O线155和数据I/O电路159之间--在该示例中，四个选择器电路，每个选择器203耦合在相应组的64列I/O线(每个选择器的四组16列I/O线)和耦合到焊盘DQ0-DQ3的四个I/O电路159中的一个之间。参考选择器电路203的详细视图209(其他选择器电路可以相同地实现)，子列使能信号(sce)分别在门211和213中与子列地址位SC[0]和SC[1]相匹配，以将两位选择信号214传送到多路复用器215，作为响应，多路复用器215将四组16列I/O线(耦合到选择器的总共64列I/O线内)中的一组切换地耦合到在选择器和相应的数据I/O电路之间延伸的16线(217)。通过这种安排，当子列使能信号被断言时，选择器203根据子列地址将四组16列I/O线中的一组耦合到相应的一个数据I/O电路159，从而将子列读数据路由到数据I/O电路以在相应的信令链路上进行比特串行传输，并将由数据I/O电路接收/并行化的子列写数据路由到数据子页的子列地址指定部分(即，在包含数据子页的读出放大器内覆盖数据)。当子列使能信号被取消断言(例如，逻辑低)时，选择信号214被门211和213驱动为低电平(即，‘00’)，以选择16列I/O线，该16列I/O线在完整的量模式存取内构成专用于256列I/O线的组件的相应的I/O电路159。如图所示，其余三组16列I/O线直接耦合到相应的I/O电路159，以在量模式存取期间向其传导读数据和从其传导写数据。
图4示出了示例性行和列命令包251和253，它们可分别用于在解析模式存取期间指定子行激活和子列存取。在一个实施例中，相对于常规实现，命令信令接口被加宽一个或多个比特(例如，从10比特到11比特，如图所示或12比特)，以传送允许子行激活和子列解码的附加地址比特。在其他实施例中，可以征用预先存在的命令分组协议中的未使用比特来传送附加地址比特，避免CA宽度扩展。在支持区分命令的量模式和解析模式操作(即，通过命令编码在量模式和解析模式存取之间指定)的实现中，增加的CA接口宽度和/或预先存在的命令协议内的未使用比特可以为这种区分提供净空(额外的命令码)。例如，存储器控制组件可以将行激活命令分组内的其他未使用的位(或通过接口宽度增加传递的附加位)驱动为高或低，以区分解析和量模式存取。
仍然参考图4，响应于两个连续的系统时钟沿(例如，先上升后下降或反之亦然)对每个命令/地址分组(251或253)进行采样，因此，在11位CA接口宽度示例中，包含22个命令/地址位。假设图1所示的示例性存储器配置(每个通道24个体、每个体214行、每行26列)，每个激活命令分组251传送1比特或2比特激活命令码、4比特体地址和14比特行地址，以及2比特子行地址。在单个比特足以对激活命令进行编码的情况下(例如，在命令分组内断言预定比特就足够了，其中激活命令构成唯一的存储体特定行命令)，地址和命令比特总计为22个可用CA分组比特中的21个，从而留下可用于传送附加子行地址或体地址信息(例如，指示如下所述的合并的体/通道操作)或用于区分量模式和解析模式行激活的备用比特。
在列命令包253中，多比特列命令码(指定在所示示例中读取的列)伴随有4比特组地址、6比特列地址和2比特子列地址。相对较小的地址比特计数(12比特，而不是行命令分组中的20比特)留有空间来编码相对大量的列命令(例如，以各种预充电选项和比特掩蔽选项区分的读和写命令)以及一个或多个比特，以指定给定的读或写存取是以量模式还是以解析模式执行。
如上所述，在解析模式存取中，子行和子列地址可以相同(或具有一对一的对应关系)，以便在至少一些实施例中，在解析模式行激活CA分组中提供的子行地址可以被临时存储，然后在随后的列存取期间作为子列地址值应用(或用于导出子列地址值)--该动作避免了在列CA分组内传送子列地址比特，为附加命令区分或地址信息(包括更果断的列地址信息)释放了净空间。图4从概念上说明了这种子行存储方法。如图所示，命令解码器271响应于解码解析模式行激活命令(例如，命令251)而断言子地址存储信号，从而将伴随的子行地址位选通到子列地址寄存器(SC寄存器)273中。当接收到指向激活子行的解析模式列读或写命令(例如，命令253没有子列地址位)时，应用子列地址寄存器273的内容来解码(选择)数据子列。
图5示出了示例性配置寄存器281(例如，配置数据存储器、模式寄存器等)，其可响应于存储器控制器指令和配置数据而被编程，以配置可变存取粒度存储器组件的操作模式。在所描述的实施例中，配置寄存器281包括用于在量模式和解析模式操作之间编程地选择的比特字段(即，每存储器存取粗粒度的全数据量与每存储器存取细粒度的部分数据量)，用于指定子列地址信息的来源，以及用于启用或禁用体-合并操作。在一个实现中，配置寄存器281内的量模式操作的规范(例如，将位“V/R”设置为‘0’)允许基于命令选择解析模式操作(即，命令码指示给定存储器事务是在量模式还是解析模式中执行)，而解析模式规范(V/R＝1)触发全时解析模式操作。在存储器组件和控制器之间的数据链路被限制在解析模式数据宽度的情况下(例如，在图1至图3)中，可以在系统初始化时指定(即，在寄存器281中编程)解析模式操作，以便此后接收的所有存储器存取命令(例如，行激活、列读/写)以解析模式粒度执行，避免需要在命令码中指定/区分解析模式操作。在替代实施例中，特别是在DQ链路计数适应量模式操作的情况下，可以在解析模式而不是量模式中启用动态粒度转换(即，在量模式和解析模式操作之间基于命令的选择)(例如，除非寄存器281被编程为解析模式，否则所有存储器存取命令都在量模式中执行)。
仍然参考图5，配置寄存器281内的子列地址(SCA)设置指示在解析模式列读写操作期间要应用的子列地址位的来源--将在前面的行激活命令中接收的子行地址位(例如，如图4所示存储的子行地址位)重新应用为子列地址位，或者用单独的列存取命令接收子列地址位。配置寄存器281内的通道合并设置(CHM)指示主存储器组件内的各个存储器通道(例如，图1中所示的通道A和B)是被单独操作(即，每个作为N-体存储器设备)还是被逻辑地组合以使有效体计数加倍。在后一种情况下(加倍(2N)体计数)，通过一组共享的信令链路传输写入或从两组N个存储器体中的任一组读取的数据。在多个实施例中，通道合并(或体-合并)模式结合解析模式操作来实现，以进一步降低峰值数据吞吐量所需的每行激活事务粒度(即，如下所述)。可选地，体-合并模式可以与量模式操作结合实现，以减少每行激活所需的列存取操作的数量，而不损害数据吞吐量。
图6示出了对比参考图1至图4所描述的量和解析模式操作的示例性时序图。在所示的示例中，CA分组在多链路命令/地址路径(CA)上发送，并响应于系统时钟信号的上升沿和下降沿进行采样(即，每个CA链路每个系统时钟周期，tCK)，而数据在多链路数据路径(DQ)上传送，并响应于数据时钟信号的上升沿和下降沿进行采样/发送(即，每个DQ链路每个tDCK间隔进行两次采样或比特发送)。如上面讨论的和图6所示，在解析模式下，比在量模式下更宽的命令/地址分组可以在命令/地址路径上传送(即，并行传输的更多比特，更具体地说是11比特，而不是所示示例中的10比特)，以适应指定解析模式操作所需的附加子行和子列地址比特和/或附加命令码比特。在替代实施例中，命令/地址分组宽度可以在不同粒度模式上是一致的。
参考图6所示的示例性量模式定时，在305处接收的行激活命令在预定时间后(即，RAS到CAS延迟，tRCD)由指向激活的行的列存取命令307跟随，在该示例中，列读命令307本身在预定读取等待时间(tRL)之后经由DQ路径触发突发数据输出309。注意，与激活命令305的阴影一样，读命令307和数据突发309指示它们与相同存储器体的对应关系，而未阴影的激活命令、读命令和数据传输指的是其他存储器体内的事务。假设上面讨论的32字节量模式列存取粒度，在16DQ链路上传输数据列消耗8tDCK突发间隔(16比特间隔(16tBIT)，每个间隔具有0.5tDCK持续时间)，因此消耗2tCK间隔--假设0.5nS tCK间隔(0.125nS tDCK间隔)的1nS数据突发间隔。具有32nS行循环时间(tRC)约束的每通道-16-体布置意味着每行激活2nS数据传输窗口(即，对于无资源冲突的峰值数据吞吐量)，因此，平均每行激活两个列存取操作。该事务处理安排由305处的激活命令、两个对应的列读命令307和311以及309、313处的两个背靠背读数据突发来显示--总体而言，每行激活64B的数据粒度。
在解析模式操作中，应用相同的一般定时(32nS tRC、0.5nS CA接收间隔、1nS列数据突发)，但激活和发送/接收的数据的量减少了4倍。也就是说，代替32字节列存取粒度和64字节平均粒度每行激活325，每列存取327、331(通过四个链接而不是16个链接)传输8个字节(329、331)，平均每行激活16个字节。
图7示出了具有组织在存储器“垫(mat)”369阵列中的存储器体367的示例性存储器通道365。更具体地，每个256Mb体(每体214个存储行，每存储器行214位)被组织成1024个(32行和32列)存储器垫369，每个垫包括512b×512b单元阵列、512位读出放大器体、子行解码逻辑和子列解码逻辑。在所示的特定存储器体中，独热(one-hot)子行使能值“ENSR[3:0]”(例如，根据对两位子行地址值的解码而断言的四个子行使能信号之一)被施加到跨越存储器体的每一行的八组四个垫中的每一组。通过这种布置，解析模式存储器事务将允许在地址选择的垫行(即，包含由行地址指定的存储器单元行的垫行)内的四分之一垫369的行激活，激活的垫在行内彼此最大偏移(即，每激活四个垫)。独热码子列使能值“ENSC[3:0]”(即，根据两位子列地址字段的解码而断言的四个子列使能信号之一)同样被施加到构成地址选择行的四个垫的8组中的每一组，以使能从中输出列数据。对于量模式存取，所有四个子行启用信号和所有四个子列启用信号都被断言以启用存储器体内的全量存取(而不是细粒度存取)。
图8示出了可用于在图7所示的基于垫的体架构内实现垫369的存储器单元垫401的更详细的实施例--在这种情况下，在DRAM存储器单元403的上下文中，每个存储器单元具有存取晶体管405和电容性存储元件407，尽管在替代实施例中可使用其他核心存储技术。如图所示，四个解码(独热码)子行使能信号(ESR[0]-ENSR[3])中的一个耦合到垫401内的行解码电路装置411(另外三个子行使能信号同样耦合到相应行分布的垫内的行解码电路装置411)并施加到其中的行选通逻辑(概念上描述为逻辑与门415和行驱动器417)。因此，如果在解析模式行激活中提供的子行地址对应于耦合到存储器单元垫401中的行解码电路装置411的子行使能信号(即，被解码以产生断言)，并且行地址还被解码到垫中的单元行，则垫401中耦合到主题存储器单元行中的存取晶体管405的栅极的字线将被接通，从而使电容性存储元件407的内容能够驱动列位线420。如图所示，子行使能信号还使能垫401内的读出放大器421的操作(该操作还以垫内的单元行的行地址选择为条件)，以便在行激活期间，在给定行内的一个部分(四个中的一个)垫内使能读出放大器。
仍然参考图8，四个经解码的子列使能信号(ENSC[0]-ENSC[3])之一耦合到垫内的列解码逻辑(多路复用逻辑)，以使能经由通过-栅晶体管423从读出放大器体输出的选择性数据。更具体地，如果在解析模式列存取中提供的子列地址(包括为以后的应用而捕获的子列地址作为子列选择)对应于主题存储器单元垫，并且行地址还被解码为垫内的单元行，栅极425将在晶体管423的栅极处断言列使能信号，从而使主题读出放大器体(即，子列地址选择的存储器单元垫内的读出放大器体)能够将数据信号驱动到列数据I/O线427上并从列数据I/O线427接收数据-将读出数据从读出放大器421传送到数据I/O接口，并使能从数据I/O接口写入数据以覆盖读出放大器21的内容(并将该数据驱动回激活的存储器单元行403)。
图9示出具有支持合并-体操作的电路装置的双通道可变粒度存储器组件450的替代实施例。如在图1实施例中，存储器通道A和B中的每一个包括以行和列(例如示出相同尺寸的行和列计数)以及数据和命令/地址信令接口组织的15个存储器体。为了简化对体-合并操作的解释，每个通道(A和B)内的数据接口451被示为具有根据解析模式存取的4位数据宽度--可在每个数据接口内存在足以支持量模式数据传输(例如，每个通道16位)的附加I/O电路装置。
仍然参考图9，在一个或两个存储器通道中提供通道多路复用器455(仅在所描述的实施例中在通道A中示出)，以使得通过耦合到通道A的外部数据路径传送的读/写数据能够路由到通道A/B数据接口中的任一个/从通道A/B数据接口中的任一个路由-实际上使得能够通过单个数据接口451存取两个存储器通道中的每一个，并因此实现两个16-体存储器通道的逻辑合并到单个32-体存储器通道中。在一个实施例中，通过编程设置(例如，如参考图5所讨论的)来启用这种“体-合并”操作，以便两个存储器通道可以在体-合并模式下或独立地操作(在这种情况下，通道多路复用器455静态地在外部数据链路和通道A数据接口之间传递数据)。在其他实施例中，例如，可以通过命令规范(即，命令码指示给定事务或事务序列是否将在体-合并模式下执行)来动态选择体-合并操作。在任何情况下，可以在输入命令/地址分组内提供附加的存储器体地址位(例如，如果需要，将CA路径拓宽到12位以容纳附加的地址位)以支持体-合并操作--该附加位在通道A的16个体或通道B的16个体之间选择，而在给定通道内解码剩余的4个体地址位以执行行激活和列存取操作。添加的体地址位，这里称为通道选择位，也被提供给通道多路复用器，以在列存取操作期间将数据路由到选择的存储器通道/从选择的存储器通道路由数据。
在一个实施例中，复制的命令/地址分组以反转的通道选择位同时发送到两个存储器通道中的每一个内的CA接口，从而在一个或另一个存储器通道内实现命令事务(例如，行激活或列读或写)。在替代实施例中，两个通道接口可以在体-合并操作期间可切换地耦合在一起，并且体-合并使能位(例如，在可编程寄存器或命令传送中)可以翻转发送到通道B命令/地址接口的通道选择信号的状态，从而使一个通道或另一个通道能够响应其他共享的命令。
在一个实施例中，如图9的时序细节471所示，存储器组件450受制于上面讨论的32nS行周期约束，并且以相同的系统和数据时钟速率(即，2GHz系统时钟，8GHz数据时钟)操作。假设4位的解析模式数据接口宽度，每个解析模式列存取命令后面都跟着相应的8字节读或写数据突发(16tBIT间隔内的4位，因此8个DCK周期或两个CK周期)。当启用体-合并操作时，通过给定存储器通道可存取的体的数量从16翻倍到32，可以通过在32个体中的每一行激活中的单个8B列存取来实现峰值数据吞吐量(即，数据路径上没有空闲时间)-避免了每一行激活多列存取操作的需要，从而进一步降低存取粒度(每一行激活8B而不是16B)，并提高存取效率(例如，降低存取能量/比特)。
应当注意，本文中公开的各种电路可以使用计算机辅助设计工具来描述，并且根据它们的行为、寄存器传输、逻辑组件、晶体管、布局几何形状和/或其他特性，将其表示(或表示)为包含在各种计算机可读介质中的数据和/或指令。其中可以实现这样的电路表达式的文件和其他对象的格式包括但不限于支持行为语言如C、Verilog和VHDL的格式、支持寄存器级描述语言如RTL的格式、以及支持几何描述语言如GDSII、GDSIII、GDSIV、CIF、MEBES和任何其他合适的格式和语言的格式。其中可包含这种格式化数据和/或指令的计算机可读介质包括但不限于各种形式的计算机存储介质(例如，光、磁或半导体存储介质，无论是以这种方式独立分布的，还是在操作系统中“原位”存储的)。
当经由一个或多个计算机可读介质在计算机系统内接收时，上述电路的这种数据和/或基于指令的表达式可由计算机系统内的处理实体(例如，一个或多个处理器)与包括但不限于网表生成程序、放置和路由程序等的一个或多个其他计算机程序的执行一起处理，以生成这种电路的物理表现形式的表示或图像。这样的表示或图像此后可用于器件制造中，例如，通过允许产生一个或多个掩模，所述掩模用于在器件制造工艺中形成电路的各种组件。
在前述描述和附图中，已经阐述了特定术语和附图符号，以提供对所公开实施例的透彻理解。在一些实例中，术语和符号可以暗示实践那些实施例不需要的特定细节。例如，特定的比特数、信号路径宽度、信令或工作频率等中的任何一个可以不同于以上在替代实施例中描述的那些。此外，集成电路器件或内部电路元件或块之间的链路或其他互连可以示为总线或单信号线。总线中的每一个可以替代地是单个信号线，并且单个信号线中的每一个可以替代地是总线。信号和信令链路，无论如何示出或描述，都可以是单端的或差分的。集成电路器件“编程”可以包括，例如但不限于，响应于主机指令(并因此控制器件的操作方面和/或建立器件配置)或通过一次性编程操作(例如，在器件生产期间熔断配置电路内的熔丝)将控制值加载到集成电路器件内的寄存器或其他存储电路中，和/或将器件的一个或多个选定的引脚或其他接触结构连接到参考电压线(也称为带子)以建立器件的特定器件配置或操作方面。当信号驱动电路在耦合在信号驱动电路和信号接收电路之间的信号线上断定(或断定，如果明确地说明或由上下文指示)信号时，信号驱动电路被称为“输出”信号到信号接收电路。这里使用术语“耦合”来表示直接连接以及通过一个或多个中间电路或结构的连接。术语“示例性”和“实施例”用于表示示例，而不是偏好或要求。此外，术语“可”和“可以”可互换地用于表示可选的(允许的)主题。任何一个术语的缺失都不应被解释为需要给定的功能或技术。
在不脱离本公开的更广泛的精神和范围的情况下，可以对本文中呈现的实施例进行各种修改和改变。例如，任何实施例的特征或方面可以与任何其他实施例组合应用，或者代替其对应的特征或方面。因此，说明书和附图应被视为说明性的而不是限制性的。

Claims (21)

1.一种集成电路存储器组件，包括：
第一数据接口，经由N个外部信令链路并行地发送多达N个比特串行数据信号；
控制电路装置：
接收第一列存取命令作为第一存储器读取事务的一部分，所述第一列存取命令标识第一量的数据；
响应于所述第一列存取命令，使所述第一数据接口能够通过所述N个外部信令链路，将所述第一量的数据作为N个并行比特串行数据信号发送；
接收第二列读命令作为第二存储器读取事务的一部分，所述第二列读命令标识第二量的数据，所述第二量的数据由不超过所述第一量的数据的一半的数据比特构成；以及
响应于所述第二列读命令，使所述第一数据接口能够通过所述N个外部信令链路中的M个外部信令链路，将所述第二量的数据作为M个并行比特串行数据信号发送，其中M小于N。
2.根据权利要求1所述的集成电路存储器组件，其中所述第一量的数据由第一数量(Q1)的比特构成，并且所述第二量的数据由第二数量(Q2)的比特构成，其中Q2＝Q1/(N/M)，其中‘/’表示除法。
3.根据权利要求1所述的集成电路存储器组件，其中接收所述第一列读命令和所述第二列读命令的所述控制电路装置包括命令/地址接口，以：
接收第一列读命令码和第一列地址值作为所述第一列读命令，所述第一列地址值唯一标识所述第一量的数据，以及
接收第二列读命令码和第二列地址值作为所述第二列读命令，所述第二列地址值唯一标识所述第一量的数据，所述第二列地址值具有比所述第一列地址值更多的组成比特。
4.根据权利要求3所述的集成电路存储器组件，其中所述第二列地址比所述第一列地址多包括log2(N/M)个比特。
5.根据权利要求3所述的集成电路存储器组件，其中所述第一列读命令码和所述第二列读命令码的一个或多个组成比特的状态彼此不同。
6.根据权利要求5所述的集成电路存储器组件，其中所述第二列读命令码内的所述一个或多个组成比特的所述状态指示：所述第二列地址将具有比由所述第二列读命令码内的所述一个或多个组成比特的不同状态所指示的更多的比特。
7.根据权利要求1所述的集成电路存储器组件，还包括第二数据接口，以经由N个外部信令链路并行地发送多达N个比特串行数据信号，该N个外部信令链路不同于所述第一数据接口将多达N个比特串行数据信号发送到其上的所述N个外部信令链路。
8.根据权利要求1所述的集成电路存储器组件，其中接收所述第一列存取命令和所述第二列存取命令并使所述第一数据接口能够发送所述第一量的数据和所述第二量的数据的所述控制电路装置包括：第一命令/地址电路装置，所述集成电路组件还包括第二命令/地址电路装置，以：
接收第三列存取命令作为第三存储器读取事务的一部分，所述第三列存取命令标识第三量的数据；
响应于所述第三列存取命令，使第二数据接口能够通过所述第二数据接口要被耦合到的N个外部信令链路，将所述第三量的数据作为N个并行比特串行数据信号发送；以及
接收第四列读命令作为第四存储器读取事务的一部分，所述第四列读命令标识第四量的数据，所述第四量的数据由不超过所述第三量的数据的一半的数据比特构成；以及
响应于所述第四列读命令，使所述第二数据接口能够通过所述第二数据接口要被耦合到的所述N个外部信令链路，将所述第四量的数据作为M个并行比特串行数据信号发送。
9.根据权利要求8所述的集成电路存储器组件，还包括第一核心存储阵列和第二核心存储阵列，每个核心存储阵列被组织成相应的多个存储器体，并且其中所述第一命令/地址电路装置包括：分别作为所述第一存储器读取事务的一部分和所述第二存储器读取事务的一部分，从所述第一核心存储阵列取回所述第一量的数据和所述第二量的数据的电路装置，并且所述第二命令/地址电路装置包括：分别作为所述第三存储器读取事务的一部分和所述第四存储器读取事务的一部分，从所述第二核心存储阵列检索所述第三量的数据和所述第四量的数据的电路装置。
10.根据权利要求9所述的集成电路存储器组件，还包括多路复用电路装置，所述多路复用电路装置被耦合到所述第一数据接口和所述第二数据接口，并且其中所述控制电路装置进一步：
接收第五列存取命令作为第五存储器读取事务的一部分，所述第五列存取命令标识所述第一核心存储阵列或所述第二核心存储阵列中的任一个内的第五量的数据；以及
响应于所述第五列存取命令，使所述第一数据接口能够通过要被耦合到所述第一数据接口的所述N个外部信令链路中的多个外部信令链路，将所述第五量的数据作为多个并行比特串行数据信号发送。
11.一种集成电路存储器组件内的操作方法，所述方法包括：
接收第一列存取命令作为第一存储器读取事务的一部分，所述第一列存取命令标识第一量的数据；
响应于接收到所述第一列存取命令，使第一数据接口能够通过N个外部信令链路，将所述第一量的数据作为N个并行比特串行数据信号发送；以及
接收第二列读命令作为第二存储器读取事务的一部分，所述第二列读命令标识第二量的数据，所述第二量的数据由不超过所述第一量的数据的一半的数据比特构成；以及
响应于接收到所述第二列存取命令，使所述第一数据接口能够通过所述N个外部信令链路中的M个外部信令链路，将所述第二量的数据作为M个并行比特串行数据信号发送，其中M小于N。
12.根据权利要求11所述的方法，其中所述第一量的数据由第一数量(Q1)的比特构成，并且所述第二量的数据由第二数量(Q2)的比特构成，其中Q2＝Q1/(N/M)，其中‘/’表示除法。
13.根据权利要求11所述的方法，其中接收所述第一列读命令和所述第二列读命令包括：
接收第一列读命令码和第一列地址值作为所述第一列读命令，所述第一列地址值唯一标识所述第一量的数据，以及
接收第二列读命令码和第二列地址值作为所述第二列读命令，所述第二列地址值唯一标识所述第一量的数据，所述第二列地址值具有比所述第一列地址值更多的组成比特。
14.根据权利要求13所述的方法，其中所述第二列地址比所述第一列地址多包括log2(N/M)个比特。
15.根据权利要求13所述的方法，其中所述第一列读命令码和所述第二列读命令码的一个或多个组成比特的状态彼此不同。
16.根据权利要求15所述的方法，其中所述第二列读命令码内的所述一个或多个组成比特的所述状态指示：所述第二列地址将具有比由所述第二列读命令码内的所述一个或多个组成比特的不同状态所指示的更多的比特。
17.根据权利要求11所述的方法，还包括：使第二数据接口能够经由N个外部信令链路并行地发送多达N个比特串行数据信号，作为第三存储器存取事务的一部分，该N个外部信令链路不同于在其上发送所述第一量的数据和所述第二量的数据的所述N个外部信令链路。
18.根据权利要求11所述的方法，还包括：
接收第三列存取命令作为第三存储器读取事务的一部分，所述第三列存取命令标识第三量的数据；
响应于所述第三列存取命令，使第二数据接口能够通过所述第二数据接口被耦合到的N个外部信令链路，将所述第三量的数据作为N个并行比特串行数据信号发送；以及
接收第四列读命令作为第四存储器读取事务的一部分，所述第四列读命令标识第四量的数据，所述第四量的数据由不超过所述第三量的数据的一半的数据比特构成；以及
响应于所述第四列读命令，使所述第二数据接口能够通过所述第二数据接口要被耦合到的所述N个外部信令链路中的M个外部信令链路，将所述第四量的数据作为M个并行比特串行数据信号发送。
19.根据权利要求18所述的方法，还包括：分别作为所述第一存储器读取事务的一部分和所述第二存储器读取事务的一部分，从第一核心存储阵列检索所述第一量的数据和所述第二量的数据；以及分别作为所述第三存储器读取事务的一部分和所述第四存储器读取事务的一部分，从第二核心存储阵列检索所述第三量的数据和所述第四量的数据。
20.根据权利要求19所述的方法，还包括：
接收第五列存取命令作为第五存储器读取事务的一部分，所述第五列存取命令标识所述第一核心存储阵列或所述第二核心存储阵列中的任一个内的第五量的数据；以及
响应于所述第五列存取命令，使所述第一数据接口能够通过耦合到所述第一数据接口的所述N个外部信令链路中的多个外部信令链路，将所述第五量的数据作为多个并行比特串行数据信号发送。
21.一种集成电路存储器组件，包括：
数据存储装置；
用于接收第一列存取命令和第二列存取命令的装置，所述第一列存取命令标识所述数据存储装置内的第一量的数据，所述第二列存取命令标识所述数据存储装置内的第二量的数据；以及
用于响应于所述第一列存取命令，通过N个外部信令链路将所述第一量的数据作为N个并行比特串行数据信号发送，以及用于响应于所述第二列存取命令，通过所述N个外部信令链路中的M个外部信令链路，将所述第二量的数据作为M个并行比特串行数据信号发送的装置，其中M小于N。
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