CN113437963A - 比较器、模数转换电路及传感器接口 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 23
- 230000003321 amplification Effects 0.000 claims abstract description 55
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 55
- 235000003642 hunger Nutrition 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- 230000037351 starvation Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims 2
- 150000004706 metal oxides Chemical class 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000004146 energy storage Methods 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
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Abstract
本发明提供一种比较器、模数转换电路及传感器接口，包括：电荷饥饿型放大模块，接收差分输入电压，对所述差分输入电压进行比较并放大后输出，在比较过程中不断降低输入对管的过驱动电压；锁存模块，连接于所述电荷饥饿型放大模块的输出端，对所述电荷饥饿型放大模块的输出信号进行锁存并输出比较结果。本发明的比较器、模数转换电路及传感器接口基于浮动储能电容结构使得输入对管的过驱动电压随着比较过程中不断降低，大大提高了比较器的能效；基于共源共栅的反相器结构提高了放大器的增益；其中放大单元的电流复用提高了比较器电路的能效。
Description
技术领域
本发明涉及CMOS模拟集成电路设计技术领域，特别是涉及一种比较器、模数转换电路及传感器接口。
背景技术
物联网节点下传感器芯片中，供电电池设备对能效的传感器接口电路的低功耗要求进一步提出挑战。模数转换器作为传感器接口的核心，其主要组成成分比较器消耗了大量的功耗，限制了物联网的发展。
因此，近几十年来，无数国内外学者都在针对低功耗比较器进行研究与优化。如何降低比较器的功耗、提高能效，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种比较器、模数转换电路及传感器接口，用于解决现有技术中比较器功耗高的问题。
为实现上述目的及其他相关目的，本发明提供一种比较器，所述比较器至少包括：
电荷饥饿型放大模块，接收差分输入电压，对所述差分输入电压进行比较并放大后输出，在比较过程中不断降低输入对管的过驱动电压；
锁存模块，连接于所述电荷饥饿型放大模块的输出端，对所述电荷饥饿型放大模块的输出信号进行锁存并输出比较结果。
可选地，所述电荷饥饿型放大模块包括第一放大单元、第二放大单元、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一电容、第二电容及第三电容；
所述第一放大单元接收正相输入电压，反相放大后输出；所述第一电容的一端连接所述第一放大单元的输出端，另一端接地；所述第一开关的一端连接所述第一放大单元的输出端，另一端连接共模电压；
所述第二放大单元接收反相输入电压，反相放大后输出；所述第二电容的一端连接所述第二放大单元的输出端，另一端接地；所述第二开关的一端连接所述第二放大单元的输出端，另一端连接所述共模电压；
所述第三开关的一端连接所述第一放大单元及所述第二放大单元的高压端，另一端经由所述第五开关连接电源电压；所述第四开关的一端连接所述第一放大单元及所述第二放大单元的低压端，另一端经由所述第六开关连接参考地；
所述第三电容的一端连接所述第三开关与所述第五开关的连接节点，另一端连接所述第四开关与所述第六开关的连接节点。
更可选地，复位状态时，所述第一开关、所述第二开关、所述第五开关及所述第六开关导通，所述第三开关及所述第四开关关断；放大状态时，所述第一开关、所述第二开关、所述第五开关及所述第六开关关断，所述第三开关及所述第四开关导通。
更可选地，所述第一放大单元及所述第二放大单元采用共源共栅反相器结构。
更可选地，所述第一放大单元包括第一NMOS管、第二NMOS管、第一PMOS管及第二PMOS管；所述第一NMOS管的源极作为低压端，漏极连接所述第二NMOS管的源极；所述第二NMOS管的漏极连接所述第一PMOS管的漏极，并作为输出端；所述第一PMOS管的源极连接所述第二PMOS管的漏极；所述第二PMOS管的源极作为高压端；所述第一NMOS管及所述第二PMOS管的栅极连接正相输入电压，所述第二NMOS管及所述第一PMOS管的栅极连接第一偏置电压；
所述第二放大单元包括第三NMOS管、第四NMOS管、第三PMOS管及第四PMOS管；所述第三NMOS管的源极作为低压端，漏极连接所述第四NMOS管的源极；所述第四NMOS管的漏极连接所述第三PMOS管的漏极，并作为输出端；所述第三PMOS管的源极连接所述第四PMOS管的漏极；所述第四PMOS管的源极作为高压端；所述第三NMOS管及所述第四PMOS管的栅极连接反相输入电压，所述第四NMOS管及所述第三PMOS管的栅极连接第二偏置电压。
可选地，所述锁存模块包括差分输入单元、锁存单元及控制单元；
所述差分输入单元接收所述电荷饥饿型放大模块的输出信号；
所述锁存单元连接所述差分输入单元的输出端，对输入的信号进行锁存；
所述控制单元连接于所述差分输入单元及所述锁存单元的输出端，当处于复位状态时将所述差分输入单元及所述锁存单元的输出端复位至电源电压。
更可选地，所述差分输入单元包括第五NMOS管、第六NMOS管及第七NMOS管；所述第五NMOS管的源极接地，栅极连接时钟信号，漏极连接所述第六NMOS管及所述第七NMOS管的源极；所述第六NMOS管的栅极连接所述电荷饥饿型放大模块的第一输出端，漏极作为所述差分输入单元的第一输出端；所述第七NMOS管的栅极连接所述电荷饥饿型放大模块的第二输出端，漏极作为所述差分输入单元的第二输出端。
更可选地，复位状态时，所述第五NMOS管关断；锁存状态时，所述第五NMOS管导通。
更可选地，所述锁存单元包括第八NMOS管、第九NMOS管、第五PMOS管及第六PMOS管；所述第八NMOS管及所述第九NMOS管的源极分别连接所述差分输入单元的输出端；所述第八NMOS管的漏极连接所述第五PMOS管的漏极；所述第五PMOS管的源极连接所述电源电压；所述第九NMOS管的漏极连接所述第六PMOS管的漏极；所述第六PMOS管的源极连接所述电源电压；所述第八NMOS管及所述第五PMOS管的栅极连接所述第九NMOS管及所述第六PMOS管的漏极，并作为正相输出端；所述第九NMOS管及所述第六PMOS管的栅极连接所述第八NMOS管及所述第五PMOS管的漏极，并作为反相输出端。
更可选地，所述控制单元包括第七PMOS管、第八PMOS管、第九PMOS管及第十PMOS管；所述第七PMOS管的漏极连接所述差分输入单元的第一输出端，栅极连接时钟信号，源极连接所述电源电压；所述第八PMOS管的漏极连接所述差分输入单元的第二输出端，栅极连接所述时钟信号，源极连接所述电源电压；所述第九PMOS管的漏极连接所述锁存单元的第一输出端，栅极连接时钟信号，源极连接所述电源电压；所述第十PMOS管的漏极连接所述锁存单元的第二输出端，栅极连接时钟信号，源极连接所述电源电压。
更可选地，复位状态时，所述第七PMOS管、所述第八PMOS管、所述第九PMOS管及所述第十PMOS管导通；锁存状态时，所述第七PMOS管、所述第八PMOS管、所述第九PMOS管及所述第十PMOS管关断。
为实现上述目的及其他相关目的，本发明还提供一种模数转换电路，所述模数转换电路至少包括：上述比较器。
为实现上述目的及其他相关目的，本发明还提供一种传感器接口，所述传感器接口至少包括：上述模数转换电路。
如上所述，本发明的比较器、模数转换电路及传感器接口，具有以下有益效果：
1、本发明的比较器、模数转换电路及传感器接口基于浮动储能电容结构使得输入对管的过驱动电压随着比较过程中不断降低，大大提高了比较器的能效。
2、本发明的比较器、模数转换电路及传感器接口基于共源共栅的反相器结构提高了放大器的增益。
3、本发明的比较器、模数转换电路及传感器接口中放大单元的电流复用提高了比较器电路的能效。
附图说明
图1显示为本发明的比较器的结构示意图。
图2显示为本发明的电荷饥饿型放大模块的结构示意图。
图3显示为本发明的锁存模块的结构示意图。
元件标号说明
1 电荷饥饿型放大模块
11 第一放大单元
12 第二放大单元
2 锁存模块
21 差分输入单元
22 锁存单元
23 控制单元
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种比较器，所述比较器包括：
电荷饥饿型放大模块1及锁存模块2。
如图1所示，所述电荷饥饿型放大模块1接收差分输入电压，对所述差分输入电压进行比较并放大后输出，在比较过程中不断降低输入对管的过驱动电压。
具体地，如图2所示，在本实施例中，所述电荷饥饿型放大模块1包括第一放大单元11、第二放大单元12、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第五开关SW5、第六开关SW6、第一电容C1、第二电容C2及第三电容C3。
更具体地，所述第一放大单元11接收正相输入电压VIP，反相放大后输出第二输出电压VO2。作为示例，所述第一放大单元11采用共源共栅反相器结构，包括第一NMOS管N1、第二NMOS管N2、第一PMOS管P1及第二PMOS管P2；所述第一NMOS管N1的源极作为低压端(电位为VB)，漏极连接所述第二NMOS管N2的源极；所述第二NMOS管N2的漏极连接所述第一PMOS管P1的漏极，并作为输出端；所述第一PMOS管P1的源极连接所述第二PMOS管P2的漏极；所述第二PMOS管P2的源极作为高压端(电位为VA)；所述第一NMOS管N1及所述第二PMOS管P2构成反相器结构，栅极均连接正相输入电压VIP；所述第二NMOS管N2及所述第一PMOS管P1构成反相器结构，栅极均连接第一偏置电压VB1；所述第一NMOS管N1与所述第二NMOS管N2构成共源共栅结构，所述第一PMOS管P1与所述第二PMOS管P2构成共源共栅结构。在实际使用中，任意可构成共源共栅反相器结构的器件及连接关系均适用于本发明，不以本实施例为限。
更具体地，所述第一电容C1的一端连接所述第一放大单元11的输出端，另一端接地。
更具体地，所述第一开关SW1的一端连接所述第一放大单元11的输出端，另一端连接共模电压Vcm。
更具体地，所述第二放大单元12接收反相输入电压VIN，反相放大后输出第一输出电压VO1。作为示例，所述第二放大单元12采用共源共栅反相器结构，包括第三NMOS管N3、第四NMOS管N4、第三PMOS管P3及第四PMOS管P4；所述第三NMOS管N3的源极作为低压端(电位为VB，与所述第一放大单元11的低压端连接在一起)，漏极连接所述第四NMOS管N4的源极；所述第四NMOS管N4的漏极连接所述第三PMOS管P3的漏极，并作为输出端；所述第三PMOS管P3的源极连接所述第四PMOS管P4的漏极；所述第四PMOS管P4的源极作为高压端(电位为VA，与所述第一放大单元11的高压端连接在一起)；所述第三NMOS管N3及所述第四PMOS管P4构成反相器结构，栅极均连接反相输入电压VIN；所述第四NMOS管N4及所述第三PMOS管P3构成反相器结构，栅极均连接第二偏置电压VB2；所述第三NMOS管N3与所述第四NMOS管N4构成共源共栅结构，所述第三PMOS管P3与所述第四PMOS管P4构成共源共栅结构。在实际使用中，任意可构成共源共栅反相器结构的器件及连接关系均适用于本发明，不以本实施例为限。
更具体地，所述第二电容C2的一端连接所述第二放大单元12的输出端，另一端接地。
更具体地，所述第二开关SW2的一端连接所述第二放大单元12的输出端，另一端连接所述共模电压Vcm。
更具体地，所述第三开关SW3的一端连接所述第一放大单元11及所述第二放大单元12的高压端，另一端经由所述第五开关SW5连接电源电压VDD。
更具体地，所述第四开关SW4的一端连接所述第一放大单元11及所述第二放大单元12的低压端，另一端经由所述第六开关SW6连接参考地。
更具体地，所述第三电容C3的一端连接所述第三开关SW3与所述第五开关SW5的连接节点，另一端连接所述第四开关SW4与所述第六开关SW6的连接节点。
如图2所示，在本实施例中，可通过时钟信号CLK控制各开关的状态，进而实现状态切换。作为示例，所述时钟信号CLK为低电平时，所述电荷饥饿型放大模块1工作在复位状态，所述第一开关SW1、所述第二开关SW2、所述第五开关SW5及所述第六开关SW6导通，所述第三开关SW3及所述第四开关SW4关断；所述第一电容C1及所述第二电容C2的上极板被充电至所述共模电压Vcm，所述第三电容C3的上极板被充电至所述电源电压VDD，所述第三电容C3的下极板被放电至参考地。所述时钟信号CLK为高电平时，所述电荷饥饿型放大模块1工作在放大状态，所述第一开关SW1、所述第二开关SW2、所述第五开关SW5及所述第六开关SW6关断，所述第三开关SW3及所述第四开关SW4导通；在比较放大的过程中，所述第一放大单元11及所述第二放大单元12的高压端电位VA不断下降，所述第一放大单元11及所述第二放大单元12的低压端电位VB不断上升；由于反相输入电压VIN和正相输入电压VIP是差分信号，使得输出节点VO1和VO2一个充电一个放电，假设正相输入电压VIP大于反相输入电压VIN，则VO1大于VO2电位。需要说明的是，时钟信号的电平高低与工作状态的关系可根据实际需要进行调整，不以本实施例为限。
需要说明的是，任意放大单元结构均适用于本发明，在比较过程中放大单元的高压端电位不断下降，低压端电位不断上升，基于浮动储能电容结构使得输入对管(所述第一NMOS管N1与所述第三NMOS管N3构成输入对管，所述第二PMOS管P2与所述第四PMOS管P4构成输入对管)的过驱动电压随着比较过程中不断降低，大大提高了比较器的能效。
进一步，本实施例基于共源共栅的反相器结构提高了放大器的增益。另一方面，放大单元中同一输入信号对应的NMOS管和PMOS管共用同一个电流并且同时贡献跨导，等效跨导的值变成了Gm＝gmp+gmn，其中gmp为PMOS管的跨导，gmn为NMOS管的跨导；相比于套筒OTA(operational transconductance amplifier，跨导放大器)结构的比较器，本实施例的比较器可以实现2倍的本征电流效率；相比于折叠共源共栅结构的比较器，本实施例的比较器可以实现4倍的本征电流效率；同样提高了比较器电路的能效。
如图1所示，所述锁存模块2连接于所述电荷饥饿型放大模块1的输出端，对所述电荷饥饿型放大模块1的输出信号进行锁存并输出比较结果。
具体地，如图3所示，在本实施例中，所述锁存模块2包括差分输入单元21、锁存单元22及控制单元23。
更具体地，所述差分输入单元21接收所述电荷饥饿型放大模块11的输出信号。在本实施例中，所述差分输入单元21包括第五NMOS管N5、第六NMOS管N6及第七NMOS管N7。所述第五NMOS管N5的源极接地，栅极连接时钟信号CLK，漏极连接所述第六NMOS管N6及所述第七NMOS管N7的源极；所述第六NMOS管N6的栅极连接所述电荷饥饿型放大模块11的第一输出端(输出电压为VO1)，漏极作为所述差分输入单元21的第一输出端；所述第七NMOS管N7的栅极连接所述电荷饥饿型放大模块11的第二输出端(输出电压为VO2)，漏极作为所述差分输入单元21的第二输出端。所述第六NMOS管N6及所述第七NMOS管N7构成输入对管。
更具体地，所述锁存单元22连接所述差分输入单元21的输出端，对输入的信号进行锁存。在本实施例中，所述锁存单元22包括第八NMOS管N8、第九NMOS管N9、第五PMOS管P5及第六PMOS管P6。所述第八NMOS管N8及所述第九NMOS管N9的源极分别连接所述差分输入单元11的输出端(作为示例，所述第八NMOS管N8的源极连接所述第六NMOS管N6的漏极，所述第九NMOS管N9的源极连接所述第七NMOS管N7的漏极)；所述第八NMOS管N8的漏极连接所述第五PMOS管P5的漏极；所述第五PMOS管P5的源极连接所述电源电压VDD；所述第九NMOS管N9的漏极连接所述第六PMOS管P6的漏极；所述第六PMOS管P6的源极连接所述电源电压VDD；所述第八NMOS管N8及所述第五PMOS管P5的栅极连接所述第九NMOS管N9及所述第六PMOS管P6的漏极，并作为所述比较器的正相输出端SP；所述第九NMOS管N9及所述第六PMOS管P6的栅极连接所述第八NMOS管N8及所述第五PMOS管P5的漏极，并作为所述比较器的反相输出端SN。
具体地，所述控制单元23连接于所述差分输入单元21及所述锁存单元22的输出端，当处于复位状态时将所述差分输入单元21及所述锁存单元22的输出端复位至电源电压VDD。作为示例，所述控制单元23包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9及第十PMOS管P10。所述第七PMOS管P7的漏极连接所述差分输入单元21的第一输出端(所述第六NMOS管N6的漏极)，栅极连接时钟信号CLK，源极连接所述电源电压VDD；所述第八PMOS管P8的漏极连接所述差分输入单元21的第二输出端(所述第七NMOS管N7的漏极)，栅极连接所述时钟信号CLK，源极连接所述电源电压VDD；所述第九PMOS管P9的漏极连接所述锁存单元22的第一输出端(正相输出端)，栅极连接所述时钟信号CLK，源极连接所述电源电压VDD；所述第十PMOS管P10的漏极连接所述锁存单元22的第二输出端(反相输出端)，栅极连接所述时钟信号CLK，源极连接所述电源电压VDD。
需要说明的是，任意能基于输入信号进行锁存并输出比较结果的结构均适用于本发明，不以本实施例为限。
如图3所示，在本实施例中，通过时钟信号CLK控制相应MOS管实现状态切换，所述时钟信号CLK为低电平时，所述锁存模块2工作在复位状态，所述第七PMOS管P7、所述第八PMOS管P8、所述第九PMOS管P9及所述第十PMOS管P10导通，所述第五NMOS管N5关断；所述锁存单元22的输出端(所述第八NMOS管N8与所述第五PMOS管P5的漏极，所述第九NMOS管N9与所述第六PMOS管P6的漏极)被复位至电源电位VDD，所述差分输入单元21的输出端(所述第六NMOS管N6的漏极，所述第七NMOS管N7的漏极)被复位至电源电位VDD。所述时钟信号CLK为低电平时，所述锁存模块2工作在锁存状态，所述第七PMOS管P7、所述第八PMOS管P8、所述第九PMOS管P9及所述第十PMOS管P10关断，所述第五NMOS管N5导通；由于所述电荷饥饿型放大模块1的输出信号VO1和VO2一个上升一个下降，导致所述第六NMOS管N6和所述第七NMOS管N7的漏极放电速度不一样，所述第八NMOS管N8和所述第九NMOS管N9的导通存在时间差；假设正相输入电压VIP大于反相输入电压VIN，则所述电荷饥饿型放大模块1的第一输出电压VO1大于所述电荷饥饿型放大模块1的第二输出电压VO2，所述第八NMOS管N8的源极节点电位下降更快，所述第八NMOS管N8先导通，这将导致反相输出端(SN节点)电位下降得更快，使得所述第六PMOS管P6比所述第五PMOS管P5先导通，所述第六PMOS管P6导通后通过正反馈的作用进一步减缓了所述第五PMOS管P5的导通，使得正相输出端(SP节点)充电为电源电位VDD，反相输出端(SN节点)放电至地电位。当正相输入电压VIP小于反相输入电压VIN时原理相同，输出比较结果不同，在此不一一赘述。
实施例二
本实施例提供一种模数转换电路，所述模数转换电路至少包括实施例一的比较器。所述比较器通过浮动储能电容、共源共栅结构、电流复用结构，实现了一种高能效的比较器电路，适用于低功耗的模数转换器结构。
需要说明的是，任意具有比较器的模数转换电路均适用于本发明，模数转换电路的具体结构在此不一一赘述。
实施例三
本实施例提供一种传感器接口，所述传感器接口至少包括实施例二的模数转换电路。
综上所述，本发明提供一种比较器、模数转换电路及传感器接口，包括：电荷饥饿型放大模块，接收差分输入电压，对所述差分输入电压进行比较并放大后输出，在比较过程中不断降低输入对管的过驱动电压；锁存模块，连接于所述电荷饥饿型放大模块的输出端，对所述电荷饥饿型放大模块的输出信号进行锁存并输出比较结果。本发明的比较器、模数转换电路及传感器接口基于浮动储能电容结构使得输入对管的过驱动电压随着比较过程中不断降低，大大提高了比较器的能效。本发明的比较器、模数转换电路及传感器接口基于共源共栅的反相器结构提高了放大器的增益。本发明的比较器、模数转换电路及传感器接口中放大单元的电流复用提高了比较器电路的能效。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种比较器，其特征在于，所述比较器至少包括：
电荷饥饿型放大模块，接收差分输入电压，对所述差分输入电压进行比较并放大后输出，在比较过程中不断降低输入对管的过驱动电压；
锁存模块，连接于所述电荷饥饿型放大模块的输出端，对所述电荷饥饿型放大模块的输出信号进行锁存并输出比较结果。
2.根据权利要求1所述的比较器，其特征在于：所述电荷饥饿型放大模块包括第一放大单元、第二放大单元、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一电容、第二电容及第三电容；
所述第一放大单元接收正相输入电压，反相放大后输出；所述第一电容的一端连接所述第一放大单元的输出端，另一端接地；所述第一开关的一端连接所述第一放大单元的输出端，另一端连接共模电压；
所述第二放大单元接收反相输入电压，反相放大后输出；所述第二电容的一端连接所述第二放大单元的输出端，另一端接地；所述第二开关的一端连接所述第二放大单元的输出端，另一端连接所述共模电压；
所述第三开关的一端连接所述第一放大单元及所述第二放大单元的高压端，另一端经由所述第五开关连接电源电压；所述第四开关的一端连接所述第一放大单元及所述第二放大单元的低压端，另一端经由所述第六开关连接参考地；
所述第三电容的一端连接所述第三开关与所述第五开关的连接节点，另一端连接所述第四开关与所述第六开关的连接节点。
3.根据权利要求2所述的比较器，其特征在于：复位状态时，所述第一开关、所述第二开关、所述第五开关及所述第六开关导通，所述第三开关及所述第四开关关断；放大状态时，所述第一开关、所述第二开关、所述第五开关及所述第六开关关断，所述第三开关及所述第四开关导通。
4.根据权利要求2所述的比较器，其特征在于：所述第一放大单元及所述第二放大单元采用共源共栅反相器结构。
5.根据权利要求4所述的比较器，其特征在于：所述第一放大单元包括第一NMOS管、第二NMOS管、第一PMOS管及第二PMOS管；所述第一NMOS管的源极作为低压端，漏极连接所述第二NMOS管的源极；所述第二NMOS管的漏极连接所述第一PMOS管的漏极，并作为输出端；所述第一PMOS管的源极连接所述第二PMOS管的漏极；所述第二PMOS管的源极作为高压端；所述第一NMOS管及所述第二PMOS管的栅极连接正相输入电压，所述第二NMOS管及所述第一PMOS管的栅极连接第一偏置电压；
所述第二放大单元包括第三NMOS管、第四NMOS管、第三PMOS管及第四PMOS管；所述第三NMOS管的源极作为低压端，漏极连接所述第四NMOS管的源极；所述第四NMOS管的漏极连接所述第三PMOS管的漏极，并作为输出端；所述第三PMOS管的源极连接所述第四PMOS管的漏极；所述第四PMOS管的源极作为高压端；所述第三NMOS管及所述第四PMOS管的栅极连接反相输入电压，所述第四NMOS管及所述第三PMOS管的栅极连接第二偏置电压。
6.根据权利要求1所述的比较器，其特征在于：所述锁存模块包括差分输入单元、锁存单元及控制单元；
所述差分输入单元接收所述电荷饥饿型放大模块的输出信号；
所述锁存单元连接所述差分输入单元的输出端，对输入的信号进行锁存；
所述控制单元连接于所述差分输入单元及所述锁存单元的输出端，当处于复位状态时将所述差分输入单元及所述锁存单元的输出端复位至电源电压。
7.根据权利要求5所述的比较器，其特征在于：所述差分输入单元包括第五NMOS管、第六NMOS管及第七NMOS管；所述第五NMOS管的源极接地，栅极连接时钟信号，漏极连接所述第六NMOS管及所述第七NMOS管的源极；所述第六NMOS管的栅极连接所述电荷饥饿型放大模块的第一输出端，漏极作为所述差分输入单元的第一输出端；所述第七NMOS管的栅极连接所述电荷饥饿型放大模块的第二输出端，漏极作为所述差分输入单元的第二输出端。
8.根据权利要求7所述的比较器，其特征在于：复位状态时，所述第五NMOS管关断；锁存状态时，所述第五NMOS管导通。
9.根据权利要求5所述的比较器，其特征在于：所述锁存单元包括第八NMOS管、第九NMOS管、第五PMOS管及第六PMOS管；所述第八NMOS管及所述第九NMOS管的源极分别连接所述差分输入单元的输出端；所述第八NMOS管的漏极连接所述第五PMOS管的漏极；所述第五PMOS管的源极连接所述电源电压；所述第九NMOS管的漏极连接所述第六PMOS管的漏极；所述第六PMOS管的源极连接所述电源电压；所述第八NMOS管及所述第五PMOS管的栅极连接所述第九NMOS管及所述第六PMOS管的漏极，并作为正相输出端；所述第九NMOS管及所述第六PMOS管的栅极连接所述第八NMOS管及所述第五PMOS管的漏极，并作为反相输出端。
10.根据权利要求5所述的比较器，其特征在于：所述控制单元包括第七PMOS管、第八PMOS管、第九PMOS管及第十PMOS管；所述第七PMOS管的漏极连接所述差分输入单元的第一输出端，栅极连接时钟信号，源极连接所述电源电压；所述第八PMOS管的漏极连接所述差分输入单元的第二输出端，栅极连接所述时钟信号，源极连接所述电源电压；所述第九PMOS管的漏极连接所述锁存单元的第一输出端，栅极连接时钟信号，源极连接所述电源电压；所述第十PMOS管的漏极连接所述锁存单元的第二输出端，栅极连接时钟信号，源极连接所述电源电压。
11.根据权利要求10所述的比较器，其特征在于：复位状态时，所述第七PMOS管、所述第八PMOS管、所述第九PMOS管及所述第十PMOS管导通；锁存状态时，所述第七PMOS管、所述第八PMOS管、所述第九PMOS管及所述第十PMOS管关断。
12.一种模数转换电路，其特征在于，所述模数转换电路至少包括：如权利要求1-11任意一项所述的比较器。
13.一种传感器接口，其特征在于，所述传感器接口至少包括：如权利要求12所述的模数转换电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110777423.4A CN113437963B (zh) | 2021-07-09 | 2021-07-09 | 比较器、模数转换电路及传感器接口 |
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| Publication Number | Publication Date |
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| CN113437963A true CN113437963A (zh) | 2021-09-24 |
| CN113437963B CN113437963B (zh) | 2022-07-08 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113437963B (zh) |
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