CN113394117A - 一种多芯片堆叠的底层传感区域裸露方法及封装结构 - Google Patents

一种多芯片堆叠的底层传感区域裸露方法及封装结构 Download PDF

Info

Publication number
CN113394117A
CN113394117A CN202110654839.7A CN202110654839A CN113394117A CN 113394117 A CN113394117 A CN 113394117A CN 202110654839 A CN202110654839 A CN 202110654839A CN 113394117 A CN113394117 A CN 113394117A
Authority
CN
China
Prior art keywords
chip
substrate
positioning
protection rod
bottom chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110654839.7A
Other languages
English (en)
Inventor
刘昭麟
崔广军
宋超超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shandong Shengxin Electronic Technology Co ltd
Original Assignee
Shandong Shengxin Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shandong Shengxin Electronic Technology Co ltd filed Critical Shandong Shengxin Electronic Technology Co ltd
Priority to CN202110654839.7A priority Critical patent/CN113394117A/zh
Publication of CN113394117A publication Critical patent/CN113394117A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Abstract

本公开提出了一种多芯片堆叠的底层传感区域裸露方法及封装结构，包括：将底层芯片保护杆固定块与底座连接固定，将底层芯片保护杆插入底层芯片保护杆固定块的对应定位孔内，保护杆底部与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域；保护杆顶部放置弹性部件，将盖板盖在弹性部件上并与底层芯片保护杆固定块固定，实现保护杆与芯片动态紧密接触；将需要堆叠放置的芯片依次逐层堆叠粘结，待胶水固化后，将保护杆取出，避免破坏刚刚形成的规则通道；完成多芯片堆叠。本公开技术方案取出定位杆之后能形成完整且规则的通道，实现底层传感芯片与外界的互联互通。

Description

一种多芯片堆叠的底层传感区域裸露方法及封装结构
技术领域
本公开属于半导体芯片封装技术领域，尤其涉及一种多芯片堆叠的底层传感区域裸露方法及封装结构。
背景技术
本部分的陈述仅仅是提供了与本公开相关的背景技术信息，不必然构成在先技术。
具有特殊封装要求的客户定制化设计，特别是带有Sensor的芯片，需要芯片传感区域裸露来收集外界的信号。现有的多芯片堆叠使用时需要将带有传感作用的芯片置于顶层，实现其获取外界信号的功能，若有特殊需求，需将带有传感作用的芯片置于堆叠芯片的底层，再用胶水将多个芯片粘结时，溢出的胶水会覆盖底层芯片的传感区域，造成底层芯片传感功能减弱，甚至失效。
另外，发明人在研究中发现，现有的保护底层芯片传感区域的方法多为在涂每层胶水时根据上层芯片的形状设计围挡，每层围挡的区域不均匀会导致最终的腔体形状不规则，导致传感功能受限，尤其是对光感芯片的影响更为明显。
发明内容
为克服上述现有技术的不足，本公开提供了一种多芯片堆叠的底层传感区域裸露方法，能够有效的保护芯片堆叠时底层传感芯片的功能，同时使得多层胶水固化成型后，通道形状更为规则。
为实现上述目的，本公开的一个或多个实施例提供了如下技术方案：
第一方面，公开了一种多芯片堆叠的底层传感区域裸露方法，包括：
将底层芯片保护杆固定块与底座连接固定，将底层芯片保护杆插入底层芯片保护杆固定块的对应定位孔内，保护杆底部与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域；
保护杆顶部放置弹性部件，将盖板盖在弹性部件上并与底层芯片保护杆固定块固定，实现保护杆与芯片动态紧密接触；
将需要堆叠放置的芯片依次逐层堆叠粘结，待胶水固化后，将保护杆取出，避免破坏刚刚形成的规则通道；
完成多芯片堆叠。
进一步的技术方案，将底层芯片保护杆固定块与底座连接固定之前，需要将基板放置到底座上并进行固定。
更进一步的技术方案，将基板放置到底座上并进行固定时，通过不断调整位于其周边的定位块将基板XY方向准确定位，通过拧紧定位块上的标准螺栓将基板固定。
进一步的技术方案，将保护杆取出之后，将基板定位块、基板取出，完成多芯片堆叠过程。
第二方面，公开了一种封装结构，包括：
基板、定位组件及底层芯片保护杆组件；
所述基板固定在底座上，所述定位组件布置在基板的周边位于底座之上，用于将基板XY方向准确定位；
所述底层芯片保护杆组件用于与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域且实现与芯片动态紧密接触，待胶水固化后，形成的规则通道。
进一步的技术方案，所述定位组件为多组，分别位于基板的前后左右位置，每组定位组件均包括第一定位块及第二定位块，第一定位块靠近基板的边缘，第二定位块与第一定位块位于一条直线上并施加力于第一定位块。
进一步的技术方案，所述第二定位块上设置有紧固部件，在基板位置XY方向准确定位后，利用紧固部件将基板固定。
进一步的技术方案，靠近第二定位块且位于底座的周边位置上分别布设有定位销。
进一步的技术方案，所述底层芯片保护杆组件包括：底层芯片保护杆固定块及底层芯片保护杆；
所述底层芯片保护杆固定块的两端通过定位销与底座连接固定，底层芯片保护杆插入底层芯片保护杆固定块中部的对应定位孔内。
进一步的技术方案，所述底层芯片保护杆组件还包括：标准弹簧及盖板，标准弹簧放置在底层芯片保护杆的顶部，盖板盖在标准弹簧上。
以上一个或多个技术方案存在以下有益效果：
基于基板定位块能实现基板的自适应定位，在基板的周边的四个方向进行调整，确保基本前后左右的精确定位。
本公开技术方案的底层芯片保护杆能通过标准弹簧实现保护杆与芯片动态紧密接触。
本公开技术方案取出定位杆之后能形成完整且规则的通道，实现底层传感芯片与外界的互联互通。
本发明附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。
图1为本公开实施例多芯片堆叠裸露保护治具分体部分组成图；
图2为本公开实施例多芯片堆叠裸露保护治具分体组成图
图3为本公开实施例组合状态的多芯片堆叠裸露保护治具。
图中，1、底层芯片保护杆，2、底层传感芯片，301、盖板，302、底层芯片保护杆固定块，4、底座，501，第一固定挡块，502、第一定位块，503、第二定位块，504、第二固定挡块，6、基板。
具体实施方式
应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
实施例一
本实施例公开了一种多芯片堆叠的底层传感区域裸露方法，参见附图1、2所示，包括：
(1)首先将基板6放置到底座4上。
(2)通过不断调整第一定位块502和第二503将基板XY方向准确定位，通过拧紧定位块503上的标准螺栓504将基板6固定。
(3)通过设备将底层传感芯片2粘结在基板6上。
(4)将底层芯片保护杆固定块302通过标准定位销501与底座4连接固定。
(5)将底层芯片保护杆1插入底层芯片保护杆固定块302的对应定位孔内，保护杆底部与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域。
(6)保护杆顶部放置标准弹簧，将盖板301盖上并与固定块302通过标准螺栓连接固定，实现保护杆与芯片动态紧密接触。
(7)将需要堆叠放置的芯片依次逐层堆叠粘结在底层传感芯片非传感区域之上。
(8)待胶水固化后，取下盖板，再将底层芯片保护杆轻轻取出，避免破坏刚刚形成的规则通道，取下保护杆定位块。
(9)将基板第一定位块502和第二定位块503依次取下，将基板取出，完成多芯片堆叠过程。
本公开技术方案取出定位杆之后能形成完整且规则的通道，实现底层传感芯片与外界的互联互通。底层芯片保护杆能通过标准弹簧实现保护杆与芯片动态紧密接触。由组成的基板定位块能实现基板的自适应定位。
能够应用于多芯片堆叠封装、传统IC封装、开窗式塑封料封装体、开腔式塑封料封装体、SIP等封装形式。
实施例二
参见附图3所示，本实施例的目的是提供一种封装结构，包括：
基板、定位组件及底层芯片保护杆组件；
所述基板固定在底座上，所述定位组件布置在基板的周边位于底座之上，用于将基板XY方向准确定位；
所述底层芯片保护杆组件用于与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域且实现与芯片动态紧密接触，待胶水固化后，形成的规则通道。
定位组件为多组，分别位于基板的前后左右位置，每组定位组件均包括第一定位块及第二定位块，第一定位块靠近基板的边缘，第二定位块与第一定位块位于一条直线上并施加力于第一定位块。
第二定位块上设置有紧固部件，在基板位置XY方向准确定位后，利用紧固部件将基板固定。
靠近第二定位块且位于底座的周边位置上分别布设有定位销。
底层芯片保护杆组件包括：底层芯片保护杆固定块及底层芯片保护杆；
所述底层芯片保护杆固定块的两端通过定位销与底座连接固定，底层芯片保护杆插入底层芯片保护杆固定块中部的对应定位孔内。
底层芯片保护杆组件还包括：标准弹簧及盖板，标准弹簧放置在底层芯片保护杆的顶部，盖板盖在标准弹簧上。
具体的，盖板的中部为开有孔，便于放置保护杆及弹簧，其形状为四角弧状，方便加工且作业过程中不易划伤手，盖板的周边为固定孔，底层芯片保护杆固定块的形状为盖板相同，大小为盖板的近2倍，其靠近一侧位置对称开设有8个孔，一侧四个，底层芯片保护杆固定块的两端为固定孔，底层芯片保护杆固定块的两端分别固定在标准定位销上，标准定位销固定在底座上，安装定位销的底座上开设有条形轨道，便于调节定位销的位置，底座为一角缺失的方体结构，便于操作且节省材料。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (10)

1.一种多芯片堆叠的底层传感区域裸露方法，其特征是，包括：
将底层芯片保护杆固定块与底座连接固定，将底层芯片保护杆插入底层芯片保护杆固定块的对应定位孔内，保护杆底部与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域；
保护杆顶部放置弹性部件，将盖板盖在弹性部件上并与底层芯片保护杆固定块固定，实现保护杆与芯片动态紧密接触；
将需要堆叠放置的芯片依次逐层堆叠粘结，待胶水固化后，将保护杆取出，避免破坏刚刚形成的规则通道；
完成多芯片堆叠。
2.如权利要求1所述的一种多芯片堆叠的底层传感区域裸露方法，其特征是，将底层芯片保护杆固定块与底座连接固定之前，需要将基板放置到底座上并进行固定。
3.如权利要求1所述的一种多芯片堆叠的底层传感区域裸露方法，其特征是，将基板放置到底座上并进行固定时，通过不断调整位于其周边的定位块将基板XY方向准确定位，通过拧紧定位块上的标准螺栓将基板固定。
4.如权利要求1所述的一种多芯片堆叠的底层传感区域裸露方法，其特征是，将保护杆取出之后，将基板定位块、基板取出，完成多芯片堆叠过程。
5.一种封装结构，其特征是，包括：
基板、定位组件及底层芯片保护杆组件；
所述基板固定在底座上，所述定位组件布置在基板的周边位于底座之上，用于将基板XY方向准确定位；
所述底层芯片保护杆组件用于与底层传感芯片传感区域顶面接触，避免胶水渗入传感区域且实现与芯片动态紧密接触，待胶水固化后，形成的规则通道。
6.如权利要求5所述的一种封装结构，其特征是，所述定位组件为多组，分别位于基板的前后左右位置，每组定位组件均包括第一定位块及第二定位块，第一定位块靠近基板的边缘，第二定位块与第一定位块位于一条直线上并施加力于第一定位块。
7.如权利要求5所述的一种封装结构，其特征是，所述第二定位块上设置有紧固部件，在基板位置XY方向准确定位后，利用紧固部件将基板固定。
8.如权利要求5所述的一种封装结构，其特征是，靠近第二定位块且位于底座的周边位置上分别布设有定位销。
9.如权利要求5所述的一种封装结构，其特征是，所述底层芯片保护杆组件包括：底层芯片保护杆固定块及底层芯片保护杆；
所述底层芯片保护杆固定块的两端通过定位销与底座连接固定，底层芯片保护杆插入底层芯片保护杆固定块中部的对应定位孔内。
10.如权利要求5所述的一种封装结构，其特征是，所述底层芯片保护杆组件还包括：标准弹簧及盖板，标准弹簧放置在底层芯片保护杆的顶部，盖板盖在标准弹簧上。
CN202110654839.7A 2021-06-11 2021-06-11 一种多芯片堆叠的底层传感区域裸露方法及封装结构 Pending CN113394117A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110654839.7A CN113394117A (zh) 2021-06-11 2021-06-11 一种多芯片堆叠的底层传感区域裸露方法及封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110654839.7A CN113394117A (zh) 2021-06-11 2021-06-11 一种多芯片堆叠的底层传感区域裸露方法及封装结构

Publications (1)

Publication Number Publication Date
CN113394117A true CN113394117A (zh) 2021-09-14

Family

ID=77620663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110654839.7A Pending CN113394117A (zh) 2021-06-11 2021-06-11 一种多芯片堆叠的底层传感区域裸露方法及封装结构

Country Status (1)

Country Link
CN (1) CN113394117A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014313A (en) * 1996-12-19 2000-01-11 Telefonaktiebolgey Lm Ericsson Packaging structure for integrated circuits
CN109037169A (zh) * 2018-07-06 2018-12-18 昆山丘钛微电子科技有限公司 封装模具、封装结构、封装方法和摄像头模组
CN210403661U (zh) * 2019-09-27 2020-04-24 北京燕东微电子有限公司 一种芯片封装治具
CN111653507A (zh) * 2020-06-16 2020-09-11 中山绿威科技有限公司 一种芯片定位装置及方法
CN212517130U (zh) * 2020-08-21 2021-02-09 烟台台芯电子科技有限公司 一种多芯片加压焊接工装

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014313A (en) * 1996-12-19 2000-01-11 Telefonaktiebolgey Lm Ericsson Packaging structure for integrated circuits
CN109037169A (zh) * 2018-07-06 2018-12-18 昆山丘钛微电子科技有限公司 封装模具、封装结构、封装方法和摄像头模组
CN210403661U (zh) * 2019-09-27 2020-04-24 北京燕东微电子有限公司 一种芯片封装治具
CN111653507A (zh) * 2020-06-16 2020-09-11 中山绿威科技有限公司 一种芯片定位装置及方法
CN212517130U (zh) * 2020-08-21 2021-02-09 烟台台芯电子科技有限公司 一种多芯片加压焊接工装

Similar Documents

Publication Publication Date Title
JP3859318B2 (ja) 電子回路のパッケージ方法
US5545922A (en) Dual sided integrated circuit chip package with offset wire bonds and support block cavities
US6664615B1 (en) Method and apparatus for lead-frame based grid array IC packaging
US7692931B2 (en) Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US6252772B1 (en) Removable heat sink bumpers on a quad flat package
US20070085222A1 (en) Molded integrated circuit package with exposed active area
US4907065A (en) Integrated circuit chip sealing assembly
DE102016111931B4 (de) Belastungsisolationsmerkmale für gestapelte Dies und Verfahren zum Herstellen eines Integriertes-Bauelement-Packages
US10170508B2 (en) Optical package structure
DE102008024802A1 (de) CMOS-Bildsensor-Chip-Packung in Chipgröße mit Chip aufnehmendem Durchgangsloch und Verfahren derselben
US8852986B2 (en) Integrated circuit package system employing resilient member mold system technology
JPH01206658A (ja) 周辺キャリア構造体を有するパッケージ式電子デバイス
US5563380A (en) Apparatus for mounting integrated circuit chips on a Mini-Board
US5951813A (en) Top of die chip-on-board encapsulation
KR100355795B1 (ko) 반도체패키지 및 그 제조 방법
CN113394117A (zh) 一种多芯片堆叠的底层传感区域裸露方法及封装结构
US20020148112A1 (en) Encapsulation method for ball grid array semiconductor package
CA2121960A1 (en) Method and apparatus for providing electrical access to devices in a multi-chip module
US20100148363A1 (en) Step cavity for enhanced drop test performance in ball grid array package
JP3226244B2 (ja) 樹脂封止型半導体装置
US4816896A (en) Compliant standoff for semiconductor packages
KR20010061886A (ko) 적층 칩 패키지
US20090186450A1 (en) Ic packaging process by photo-curing adhesive
US20070111389A1 (en) Micro chip-scale-package system
JP2503360Y2 (ja) 樹脂封止型半導体集積回路装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
AD01 Patent right deemed abandoned

Effective date of abandoning: 20230307