CN113381711A - 基于功耗自感知动态电荷域放大器阵列电容传感芯片 - Google Patents

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Abstract

本公开提供了基于功耗自感知动态电荷域放大器阵列电容传感芯片，所述电容传感芯片基于缩放Zoom型架构，包括：至少两级架构进行电容量化，其中，一级架构采用逐次逼近算法SAR进行粗量化以及二级架构采用调制器DELTA‑SIGMA进行细量化。本公开采用不同于传统静态/动态放大器构成的DELTA‑SIGMA，而是采用一种高能效的悬浮电容供电的反相器型放大器，有效提高电荷利用效率，无需共模反馈电路，有效节省DELTA‑SIGMA中积分器的功耗开销，极大提升系统能效，并且为了增大输入动态范围，采用了Zoom架构，第一级采用SAR CDC对输入进行粗量化，后级的DELTA‑SIGMA进行后续的细量化，并采用一种功耗自感知的动态电荷域放大器阵列的方法，能根据输入电容的大小，自适应分配后级放大器的驱动能力。

Description

基于功耗自感知动态电荷域放大器阵列电容传感芯片
技术领域
本申请涉及集成电路技术领域，具体涉及基于功耗自感知动态电荷域放大器阵列电容传感芯片。
背景技术
物联网技术作为一种新兴的应用技术，主要分为传感层，传输层和计算层三个层面，其中传感层主要负责的是高能效、高精度地采集环境中的物理信号，这种物理信号种类繁多，例如：湿度、压力、加速度、位移、温度等等。这些传感芯片若要在物联网节点广泛部署，需要考虑部署成本和后期维护成本，因为有限的电池容量对传感芯片的整机功耗提出了更高的要求。电容传感作为一种高能效、低成本的传感方案，广泛应用于多种传感场景，例如：湿度、压力、加速度、位移传感等。传统的电容传感有基于SAR的电容传感(SAR-basedCDC)，基于DELTA-SIGMA的电容传感(ΔΣ-based CDC)、基于频率锁定环路的电容传感(FLL-based CDC)、基于Zoom架构的电容传感(Zoom-based CDC)。其中基于SAR的电容传感通常具有更高的能效，但是转换分辨率较低，在实际传感应用时会受到精度不足的限制；基于DELTA-SIGMA的电容传感具有较高的转换分辨率，但是通常积分器都需要一个高耗能的放大器，从而恶化能效；基于频率锁定环路的电容传感也具有较高的精度，但是环路中的有源滤波器和偏置电路会消耗大量功耗，从而恶化能效；传统Zoom架构的电容传感存在较大的冗余，并且DELTA-SIGMA的设计是按照最大电容输入进行设计的，在小输入信号的情况下，能效会恶化，需要在能效和动态范围之间做权衡。因此亟待一种高能效、高精度、大动态范围的电容传感芯片技术，在保证能效的情况下兼容不同类型的传感器，从而推动电容传感器芯片在超低功耗物联网场景的应用。
发明内容
为解决现有技术不能满足用户需求一种高能效、高精度、大动态范围的电容传感芯片的技术问题。
为实现上述技术目的，本公开提供了一种电容传感芯片，所述电容传感芯片基于缩放Zoom型架构，包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
至少两级架构进行电容量化，其中，一级架构采用逐次逼近算法SAR进行粗量化以及二级架构采用调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述一级架构的具体结构为：
依次连接的逐次逼近算法SAR单元、电容阵列DAC、比较器以及待测的输入传感电容。
进一步，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列DAC或参考电容Cref。
进一步，所述比较器为1bit的比较器或多bit的比较器以及所述比较器为动态比较器或静态比较器。
进一步，当所述二级架构的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容Cref时，所述参考电容Cref为：插指电容或平板电容。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，所述积分器由差分浮动反相器型放大器构成。
另一方面，为了解决上述技术问题，本公开还提供了一种电容传感芯片，其特征在于，包括：采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
采用由依次连接不少于一个积分器、比较器以及电容阵列DAC或参考电容Cref组成的调制器DELTA-SIGMA进行电容细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，当所述调制器DELTA-SIGMA的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容Cref时，所述参考电容Cref为：插指电容或平板电容。
另一方面，为了解决上述技术问题，一种电容传感芯片，所述电容传感芯片基于缩放型架构，包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
并联连接的两路差分电容量化回路，其中一路用于输入正向激励，另一路用于输入反向激励；
所述两路差分电容量化回路每路均至少两级架构进行电容量化，其中，一级架构用于逐次逼近算法SAR进行粗量化以及二级架构用于调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述一级架构的具体结构为：
依次连接的逐次逼近算法SAR单元、电容阵列DAC、比较器以及待测的输入传感电容。
进一步，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列DAC或参考电容Cref。
进一步，所述比较器为1bit的比较器或多bit的比较器以及所述比较器为动态比较器或静态比较器。
进一步，当所述二级架构的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容Cref时，所述参考电容Cref为：插指电容或平板电容。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，所述积分器由差分浮动反相器型放大器构成。
本公开的有益效果为：
本公开实施例提供的电容传感器芯片，采用不同于传统静态/动态放大器构成的DELTA-SIGMA，而是采用一种高能效的悬浮电容供电的反相器型放大器，可以有效提高电荷利用效率，并且无需共模反馈电路，能有效节省DELTA-SIGMA中积分器的功耗开销，极大提升系统能效，并且为了增大输入动态范围，采用了Zoom架构，第一级采用SAR CDC对输入进行粗量化，后级的DELTA-SIGMA进行后续的细量化，并且采用一种功耗自感知的动态电荷域放大器阵列的方法，能根据输入电容的大小，自适应分配后级放大器的驱动能力，并且因为放大器采用的是电荷域的放大器(即基于悬浮电容供电的放大器)，放大器本身的能效就已经很高了，通过这种自适应配置功耗的方法，可以进一步提升系统的能效。
附图说明
图1示出了本公开的实施例一的电容传感芯片的示意图；
图2示出了本公开的实施例二的电容传感芯片的示意图；
图3示出了本公开的实施例四的电容传感芯片的示意图；
图4示出了本公开的实施例一的电容传感芯片的示意图；
图5示出了本公开的实施例一的电容传感芯片的动态电荷域放大器的详细电路图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
实施例一：
如图1所示：
本公开提供了一种电容传感芯片，所述电容传感芯片基于缩放Zoom型架构，包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
所述电容传感芯片包括至少两级架构进行电容量化，其中，一级架构采用逐次逼近算法SAR进行粗量化以及二级架构采用调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述一级架构的具体结构为：
依次连接的逐次逼近算法SAR单元、电容阵列DAC、比较器以及待测的输入传感电容。
进一步，所述参考电容Cref为：插指电容或平板电容。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，所述积分器由差分浮动反相器型放大器构成。
具体地，本申请的一个实施例提供了一种电容传感芯片，该芯片采用缩放(Zoom)型架构，第一级采用逐次逼近算法(SAR)进行设计，对输入电容进行粗量化，可以有效扩展电容传感器的动态范围，并且可以减小基线(Baseline)电容的影响，SAR环路中的DAC为电容阵列，用于量化输入电容CSENSE，在第一级SAR CDC对输入粗量化后，第二级的ΔΣ调制器(DELTA-SIGMA)将会进一步地进行细量化，提升最终的转换精度，其中ΔΣ调制器中的积分器采用的是基于悬浮电容供电的反相器型放大器，其具备动态电荷域偏置的特性，在放大结束后，由于供电电容上的电压差会自动下降，使得晶体管自动关闭，从而节省功耗，此外由于采用悬浮电容供电，使得放大器输出共模天然稳定，所以不需要共模反馈电路，也进一步节省了功耗开销，这种悬浮电容供电的放大器，相比传统直流电压供电的放大器，能显著提高电荷的利用效率，提高电路和芯片系统的能效。基于这种悬浮电容供电的反相器型放大器设计的积分器具有很高的能效，同样地，基于这样的积分器设计的ΔΣ调制器也具有极高的能效，可以显著降低基于ΔΣ调制器设计的电容传感芯片的功耗，并且保持很高的转换精度和极短的转换时间。此外，该电容传感芯片还采用了一种功耗自感知的技术，可根据输入电容大小使后级电路自适应分配最佳功耗开销，从而达到提升能效的目的。该电容传感芯片通过SAR CDC对输入信号进行粗量化，输出的数字码经过转换后可用于控制后级DELTA-SIGMA的功耗开销，因为DELTA-SIGMA采用基于动态电荷域(基于悬浮电容供电)放大器阵列的积分器，在大电容输入时，需要的电流驱动能力强，小电容输入时，需要的电流驱动能力弱，因此应该根据输入进行自适应动态分配功耗，能保证在整个动态范围内达到最佳的能效。
例如，如图1所示的电容传感芯片的系统示意图，采用的Zoom架构，分为多级对输入电容进行量化，其中第一级采用逐次逼近算法(SAR)进行设计，对输入电容进行粗量化，可以有效扩展电容传感器的动态范围，并且可以减小基线(Baseline)电容的影响，SAR环路中的DAC为电容阵列，用于量化输入电容CSENSE，其中DAC阵列的大小和最小电容单元的大小根据设计需求确定，可以采用最简单的SAR Loop的架构，也可以采用相应的改进版本。在第一级SAR CDC对输入粗量化后，第二级的ΔΣ调制器(DELTA-SIGMA)将会进一步地进行细量化，提升最终的转换精度，ΔΣ调制器的阶数可以是1阶、2阶、3阶、4阶甚至更高阶均可，这根据设计需求进行选定。其中ΔΣ调制器中的积分器采用的是基于悬浮电容供电的反相器型放大器，其具备动态电荷域偏置的特性，在放大结束后，由于供电电容上的电压差会自动下降，使得晶体管自动关闭，从而节省功耗，此外由于采用悬浮电容供电，使得放大器输出共模天然稳定，所以不需要共模反馈电路，也进一步节省了功耗开销，这种悬浮电容供电的放大器，相比传统直流电压供电的放大器，能显著提高电荷的利用效率，提高电路和芯片系统的能效。这种放大器核心在于悬浮电容供电，采用反相器型放大器能进一步提升能效，并且结构也相对简单，不过此处不限定放大器选定的类型，甚至可以是提出结构的相应衍生版本。此外，该电容传感芯片还采用了一种功耗自感知的技术，可根据输入电容大小使后级电路自适应分配最佳功耗开销，从而达到提升能效的目的。该电容传感芯片通过SAR CDC对输入信号进行粗量化，输出的数字码经过转换后可用于控制后级DELTA-SIGMA的功耗开销，因为DELTA-SIGMA采用基于动态电荷域(基于悬浮电容供电)放大器阵列的积分器，在大电容输入时，需要的电流驱动能力强，小电容输入时，需要的电流驱动能力弱，因此应该根据输入进行自适应动态分配功耗，能保证在整个动态范围内达到最佳的能效。
从本公开的电容传感芯片的应用层面讲：
如图4所示，本实施例中输入电容Cx采用一个多路选通器(MUX)对片上输入电容和片外输入电容进行选择，片上输入电容CSENSE可以但不限于是一个，也可以是多个片上输入电容，同样的道理，片外输入电容也可以是多个电容。第一级采用一个SAR ADC对输入电容进行粗量化，其中SAR DAC是一组电容阵列，DAC有M-bit的电容单元(M＝1，2，3，4，…)，用于量化输入电容和消除输入电容的基线电容，后级采用的是一个K阶(K＝1，2，3，4，…)的DELTA-SIGMA，DELTA-SIGMA的积分器均采用基于悬浮电容供电的反相器型放大器进行设计，并且通常第一级积分器会被设计成一个N-bit的阵列，该阵列打开的单元个数(阵列拥有2N个放大器/积分器单元)由输入电容的大小决定，整个通路采用伪差分结构，能有效抑制共模噪声带来的不利影响。DELTA-SIGMA Loop和SAR Loop的比较器可以采用静态/动态比较器均可，还可以采用基于悬浮电容供电的反相器型放大器作为预放大级的比较器，图4中的Cref作为DELTA-SIGMA Loop的参考电容，可以但不限于采用片上插指电容、片上平板电容等。最后DELTA-SIGMA会输出一串码流(bitstream，bs)，通过数字滤波后处理的方式，即可解析出输入电容的大小。
如图5所示，本实施例中的动态电荷域放大器阵列(悬浮电容供电的反相器型放大器阵列)，阵列规模为N-bit，拥有2N个放大器单元，这些放大器单元有多少接入到DELTA-SIGMAloop中，是由输入电容的大小决定的，输入电容越大，接入的放大器单元就越大，这样可以保证放大器输入虚地点能正常建立稳态。伪差分的放大器结构如图5所示，采用CMOS互补的反相器结构，差分的反相器采用悬浮电容进行供电，在放大器不工作时，即开关电容在采样的相位时，悬浮电容两端通过断开开关φ22，闭合开关
Figure BDA0003083100000000101
将电容极板分别接到电源和地，保证电容充满电；在放大器工作时，断开开关
Figure BDA0003083100000000102
闭合开关φ22，使供电电容给放大器供电，随着放大/积分的进行，悬浮供电电容上的压降会逐渐减小，在放大/积分基本完成时，由于供电电容两端的电压太小，从而自动切断晶体管的电流，从而节省功耗开销。并且由于悬浮电容供电的原因，输出共模电压天然稳定，无需额外的共模反馈电路。此外，由于DELTA-SIGMA对第一级放大器的offset和1/f噪声较为敏感，可以通过加入chopper进行一定程度的抑制。
本实施方式实现高能效电容传感的核心原理为：采用了一种基于功耗自感知动态电荷域(悬浮电容供电)放大器阵列的技术，能有效提升信号通路对电荷的利用率，其特有的动态电荷域偏置的特性，在放大结束后，由于供电电容上的电压差会自动下降，使得晶体管自动关闭，从而节省功耗，此外由于采用悬浮电容供电，使得放大器输出共模天然稳定，所以不需要共模反馈电路，也进一步节省了功耗开销，这种悬浮电容供电的放大器，相比传统直流电压供电的放大器，能显著提高电荷的利用效率，提高电路和芯片系统的能效。这种放大器核心在于悬浮电容供电，采用反相器型放大器能进一步提升能效，并且结构也相对简单，不过此处不限定放大器选定的类型，甚至可以是提出结构的相应衍生版本。此外，该电容传感芯片提出的功耗自感知的技术，可根据输入电容大小使后级电路自适应分配最佳功耗开销，从而达到提升能效的目的。该电容传感芯片通过SAR CDC对输入信号进行粗量化，输出的数字码经过转换后可用于控制后级DELTA-SIGMA的功耗开销，因为DELTA-SIGMA采用基于动态电荷域(基于悬浮电容供电)放大器阵列的积分器，在大电容输入时，需要的电流驱动能力强，打开的放大器单元多；小电容输入时，需要的电流驱动能力弱，打开的放大器单元少；因此根据输入信号大小进行功耗的自适应动态分配，能保证在整个动态范围内达到最佳的能效。该高能效电容传感芯片，由于具备极高的能效指标，使其在未来物联网、人工智能、存算一体芯片、通信芯片、生物传感芯片、传感芯片等领域均可发挥更大的作用。
根据本申请实施例的一个方面，提供一种电容传感器芯片，该电容数字转换器(CDC)芯片基于功耗自感知动态电荷域放大器阵列进行设计，相比传统结构具备更高的能效。该芯片采用缩放(Zoom)型架构，第一级采用逐次逼近算法(SAR)进行设计，对输入电容进行粗量化，可以有效扩展电容传感器的动态范围，并且可以减小基线(Baseline)电容的影响，SAR环路中的DAC为电容阵列，用于量化输入CSENSE，在第一级SAR CDC对输入粗量化后，第二级的ΔΣ调制器(DELTA-SIGMA)将会进一步地进行细量化，提升最终的转换精度，其中ΔΣ调制器中的积分器采用的是基于悬浮电容供电的反相器型放大器，其具备动态电荷域偏置的特性，在放大结束后，由于供电电容上的电压差会自动下降，使得晶体管自动关闭，从而节省功耗，此外由于采用悬浮电容供电，使得放大器输出共模天然稳定，所以不需要共模反馈电路，也进一步节省了功耗开销，这种悬浮电容供电的放大器，相比传统直流电压供电的放大器，能显著提高电荷的利用效率，提高电路和芯片系统的能效。基于这种悬浮电容供电的反相器型放大器设计的积分器具有很高的能效，同样地，基于这样的积分器设计的ΔΣ调制器也具有极高的能效，可以显著降低基于ΔΣ调制器设计的电容传感芯片的功耗，并且保持很高的转换精度和极短的转换时间。此外，该电容传感芯片还采用了一种功耗自感知的技术，可根据输入电容大小使后级电路自适应分配最佳功耗开销，从而达到提升能效的目的。该电容传感芯片通过SAR CDC对输入信号进行粗量化，输出的数字码经过转换后可用于控制后级DELTA-SIGMA的功耗开销，因为DELTA-SIGMA采用基于动态电荷域(基于悬浮电容供电)放大器阵列的积分器，在大电容输入时，需要的电流驱动能力强，小电容输入时，需要的电流驱动能力弱，因此应该根据输入进行自适应动态分配功耗，才能在整个动态范围内达到最佳的能效。
实施例二：
如图2所示：
本公开还提供了一种电容传感芯片，所述电容传感芯片基于缩放Zoom型架构，包括：采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
所述电容传感芯片包括至少两级架构进行电容量化，其中，一级架构采用逐次逼近算法SAR进行粗量化以及二级架构采用调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述一级架构的具体结构为：
依次连接的逐次逼近算法SAR单元、电容阵列DAC、比较器以及待测的输入传感电容。
进一步，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列DAC。
进一步，所述比较器为1bit的比较器或多bit的比较器以及所述比较器为动态比较器或静态比较器。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，所述积分器由差分浮动反相器型放大器构成。
实施例三：
本公开还提供了一种电容传感芯片，其特征在于，包括：
采用由依次连接不少于一个积分器、比较器以及电容阵列DAC或参考电容Cref组成的调制器DELTA-SIGMA进行电容细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，当所述调制器DELTA-SIGMA的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容Cref时，所述参考电容Cref为：插指电容或平板电容。
实施例四
如图3所示：
本公开还提供了一种电容传感芯片，所述电容传感芯片基于缩放型架构，包括：采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
并联连接的两路差分电容量化回路，其中一路用于输入正向激励，另一路用于输入反向激励；
所述两路差分电容量化回路每路均至少两级架构进行电容量化，其中，一级架构用于逐次逼近算法SAR进行粗量化以及二级架构用于调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
进一步，所述一级架构的具体结构为：
依次连接的逐次逼近算法SAR单元、电容阵列DAC、比较器以及待测的输入传感电容。
进一步，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列DAC或参考电容Cref。
进一步，所述比较器为1bit的比较器或多bit的比较器以及所述比较器为动态比较器或静态比较器。
进一步，当所述二级架构的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容Cref时，所述参考电容Cref为：插指电容或平板电容。
进一步，所述调制器DELTA-SIGMA为一阶、二阶或高阶，其中调制器DELTA-SIGMA的阶数表示所述二级架构中连接的积分器个数。
进一步，所述积分器由差分浮动反相器型放大器构成。
本申请的技术方案提出了一种基于功耗自感知动态电荷域放大器阵列的电容传感芯片技术，可广泛用于电容数字转化器领域，如：湿度传感、压力传感、加速度传感、位移传感、陀螺仪、电子皮肤、触摸传感等等，由于该技术方案显著提升了芯片的能效水平，极其适用于需要超低功耗的应用场景。可加速推进物联网芯片、人工智能芯片、存算一体芯片、通信芯片、生物传感芯片、传感芯片等领域的发展。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种基于功耗自感知动态电荷域放大器阵列的电容传感芯片，所述电容传感芯片基于缩放型架构，其特征在于，所述电容传感芯片具体包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
所述电容传感芯片包括至少两级架构进行电容量化，其中，一级架构用于逐次逼近算法进行粗量化以及二级架构用于调制器进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
2.根据权利要求1所述的电容传感芯片，其特征在于，所述一级架构的具体结构为：
依次连接的逐次逼近算法单元、电容阵列、比较器以及待测的输入传感电容。
3.根据权利要求1所述的电容传感芯片，其特征在于，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列或参考电容。
4.根据权利要求2或3中所述的电容传感芯片，其特征在于，所述比较器为1bit的比较器或多bit的比较器,以及,所述比较器为动态比较器或静态比较器。
5.根据权利要求3所述的电容传感芯片，其特征在于，所述参考电容为：插指电容或平板电容。
6.根据权利要求3所述的电容传感芯片，其特征在于，所述调制器为一阶、二阶或高阶，其中调制器的阶数表示所述二级架构中连接的积分器个数。
7.根据权利要求3或6中所述的电容传感芯片，其特征在于，所述积分器由差分浮动反相器型放大器构成。
8.一种基于功耗自感知动态电荷域放大器阵列的电容传感芯片，其特征在于，所述电容传感芯片具体包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
采用由依次连接的不少于一个积分器、比较器以及电容阵列或参考电容组成的调制器进行电容细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
9.根据权利要求8所述的电容传感芯片，其特征在于，所述调制器为一阶、二阶或高阶，其中调制器的阶数表示所述二级架构中连接的积分器个数。
10.根据权利要求8所述的电容传感芯片，其特征在于，当所述调制器的具体结构为：依次连接的不少于一个积分器、比较器以及参考电容时，所述参考电容为：插指电容或平板电容。
11.一种基于功耗自感知动态电荷域放大器阵列的电容传感芯片，所述电容传感芯片基于缩放型架构，其特征在于，所述电容传感芯片具体包括：
采用悬浮电容供电的放大器；
其中，所述放大器具体为采用悬浮电容供电的反相器型放大器阵列；
阵列规模为N-bit，拥有2N个放大器单元，N为正整数；
所述反相器型放大器阵列具体采用CMOS互补的反相器结构；
悬浮电容两端通过断开开关以及闭合开关将所述电容传感芯片的电容极板分别接到电源和地；
并联连接的两路差分电容量化回路，其中一路用于输入正向激励，另一路用于输入反向激励；
所述两路差分电容量化回路每路均至少两级架构进行电容量化，其中，一级架构用于逐次逼近算法SAR进行粗量化以及二级架构用于调制器DELTA-SIGMA进行细量化；
功耗感知模块，用于电容传感对输入量化后，输出的控制码以控制后级电路的功耗开销。
12.根据权利要求11所述的电容传感芯片，其特征在于，所述一级架构的具体结构为：
依次连接的逐次逼近算法单元、电容阵列、比较器以及待测的输入传感电容。
13.根据权利要求11所述的电容传感芯片，其特征在于，所述二级架构的具体结构为：
依次连接的不少于一个积分器、比较器以及电容阵列或参考电容。
14.根据权利要求12或13中所述的电容传感芯片，其特征在于，所述比较器为1bit的比较器或多bit的比较器,以及,所述比较器为动态比较器或静态比较器。
15.根据权利要求13所述的电容传感芯片，其特征在于，所述参考电容为：插指电容或平板电容。
16.根据权利要求13所述的电容传感芯片，其特征在于，所述调制器为一阶、二阶或高阶，其中调制器的阶数表示所述二级架构中连接的积分器个数。
17.根据权利要求13或16中所述的电容传感芯片，其特征在于，所述积分器由差分浮动反相器型放大器构成。
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