CN113377145A - 一种适用于低电压的带隙基准修调电路 - Google Patents
一种适用于低电压的带隙基准修调电路 Download PDFInfo
- Publication number
- CN113377145A CN113377145A CN202110884009.3A CN202110884009A CN113377145A CN 113377145 A CN113377145 A CN 113377145A CN 202110884009 A CN202110884009 A CN 202110884009A CN 113377145 A CN113377145 A CN 113377145A
- Authority
- CN
- China
- Prior art keywords
- circuit
- pmos transistor
- nmos transistor
- trimming
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000009966 trimming Methods 0.000 title claims abstract description 93
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 48
- 238000010586 diagram Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种适用于低电压的带隙基准修调电路。该电路包括带隙基准修调电路、振荡器电路、电压侦测电路、电荷泵电路和逻辑电路。本发明在采用MOS开关管来控制修调带隙基准电压的基础之上，通过引入振荡器电路、电荷泵电路和电源切换电路等，在输入电源VDD偏低的情况下，提高MOS开关管的控制电压，确保MOS开关管能够充分导通，减小导通电阻对带隙基准修调电路中的电阻影响，有效的解决带隙基准电路在输入供电电源低电压状态下基准电压升高的问题，提高带隙基准电路在全电压输入下的基准电压的一致性。
Description
技术领域
本发明涉及锂电池电源管理技术领域，具体涉及一种适用于低电压的带隙基准修调电路。
背景技术
现有技术的直接用低阻抗poly或Metal Al fuse电阻连接可修调的电阻串联结构。在基准电压修调时，只能单向从最低电压开始往高电压方向修调基准电压。在测试开始时就必须先烧写修调基准电压值到目标值，才能得到比较合理的基准电压值，不然与基准相关的电路可能存在初始基准电压过低，导致测试与基准电压有联系的其他功能或电参数时存在测试功能或电参数异常，无法在烧写前先判断系统功能是否正常。同时存在Fuse烧写电阻烧写后还存在不确定的阻抗，会因为后续的封装由于外界条件的沾污影响已经烧断的电阻值，直接影响基准电压值。不适用于高精度的基准电压电路。
后来出现有技术的改进方案采用MOS开关管的开关来屏蔽或释放基准修调电阻值，并且通过修调逻辑单元，可以设置最大烧写位初始电阻被释放，使基准电压初始值就设定在中心值，解决了直接采用fuse电阻初始短接修调基准电阻存在初始基准值低，修调后的Fuse电阻阻抗不确定影响基准电压值。参见图7，采用MOS晶体管开关替代直接的低阻抗FUSE电阻存在输入电压过低（在1.8V-2.5V内）时，MOS管开启导通电阻增大，影响基准电压值，在带隙基准电路输入低电压工作时会导致基准电压值增大，影响基准电压的一致性。输入低电压应用领域存局限性。在低电压电源输入情况下，不能实现很好的基准电压一致性。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种适用于低电压的带隙基准修调电路。
为实现上述目的，本发明提供了一种适用于低电压的带隙基准修调电路，包括：
带隙基准修调电路，与输入电源VDD连接，用以产生基准电压VREF、分压VBER、控制电压信号VBP和控制电压信号VBN；
振荡器电路，与所述输入电源VDD和带隙基准修调电路分别连接，用以根据基准电压VREF和分压VBER产生一个时钟信号CLK；
电压侦测电路，用以根据输入电源VDD和基准电压VREF对所述输入电源VDD的电压进行侦测，并在所述输入电源VDD的电压低于设定阈值范围时，输出高电平的使能信号EN；
电荷泵电路，与电压侦测电路和振荡器电路分别连接，用以根据所述时钟信号CLK和使能信号EN对输入电源VDD进行升压，并获得升压后的电源VCC；
逻辑电路，与输入电源VDD、电源VCC和带隙基准修调电路分别连接，用以接收所述控制电压信号VBP和控制电压信号VBN，并根据控制电压信号VBP和控制电压信号VBN输出修调信号，当所述输入电源VDD在设定阈值以上时，所述修调信号中的高电平为电源VDD，当所述输入电源VDD的电压低于设定阈值范围时，所述修调信号中的高电平为电源VCC，所述带隙基准修调电路根据所述修调信号调整基准电压值VREF。
进一步的，所述带隙基准修调电路包括依次连接的启动电路、带隙基准电路和修调电路RT，所述带隙基准电路包括由PMOS晶体管P11、NMOS晶体管N11、电阻R11、双极PNP晶体管Q11、PMOS晶体管P12、NMOS晶体管N12、双极PNP晶体管Q12组成Widllar电流偏置电路，还包括源极与输入电源VDD连接的PMOS晶体管P13，所述PMOS晶体管P13的漏极依次与修调电路RT、电阻R12和电阻R13串联，所述电阻R13与双极PNP晶体管Q13的发射极连接，所述双极PNP晶体管Q13的集电极和基极均接地，所述基准电压VREF产生于PMOS晶体管P13的漏极与修调电路RT之间，所述分压VBER产生于电阻R12和电阻R13之间。
进一步的，所述修调电路RT包括若干修调电阻，每一修调电阻的两端均并联有一PMOS晶体管和一NMOS晶体管，所述PMOS晶体管和NMOS晶体管的栅极分别与逻辑电路连接。
进一步的，所述逻辑电路包括若干修调逻辑驱动电路，每一修调逻辑驱动电路连接有电源切换电路，所述电源切换电路包括源极分别与电源VCC连接的PMOS晶体管P25和PMOS晶体管P26，所述PMOS晶体管P25和PMOS晶体管P26的栅极分别与PMOS晶体管P26和PMOS晶体管P25的漏极连接，所述PMOS晶体管P25和PMOS晶体管P26的漏极分别与NMOS晶体管N25和NMOS晶体管N26的漏极分别连接，所述NMOS晶体管N25和NMOS晶体管N26的源极均接地，且其栅极分别与修调逻辑驱动电路连接。
进一步的，所述电压侦测电路包括一端与输入电源VDD连接的电阻R41，所述电阻R41的另一端与电阻R42的一端和比较器CMP41的第一输入端连接，所述电阻R42的另一端接地，所述比较器CMP41第二输入端用于接入基准电压VREF，当输入电源VDD与基准电压VREF之差在设定阈值范围内时，所述比较器CMP41输出高电平的使能信号EN。
进一步的，所述振荡器电路包括运算放大器OP51，所述运算放大器OP51的第一输入端用以接入分压VBER，其输出端与NMOS晶体管N51的栅极连接，所述NMOS晶体管N51的源极与运算放大器OP51的第二输入端和电阻R51的一端分别连接，所述电阻R51的另一端接地，所述NMOS晶体管N51的漏极与PMOS晶体管P51的漏极和基极以及PMOS晶体管P52的基极分别连接，所述PMOS晶体管P51和PMOS晶体管P52的源极分别与输入电源VDD连接，所述PMOS晶体管P52的漏极与电容C51的一端、NMOS晶体管N52的漏极和比较器CMP51的第一输入端分别连接，所述电容C51的另一端和NMOS晶体管N52的源极接地，所述比较器CMP51的第二输入端用于接入基准电压VREF，且其输出端与NMOS晶体管N52的栅极和T触发器的输入端分别连接，所述T触发器的输出端用于输出所述时钟信号CLK。
进一步的，所述电荷泵电路包括逻辑组合电路和与逻辑组合电路连接的驱动开关电路，所述逻辑组合电路和驱动开关电路分别与开关电容升压电路分别连接，所述开关电容升压电路并联有二极管D5。
进一步的，所述逻辑组合电路包括奇数个首尾依次连接的反向器，位于首端的反向器的输入端用于输入使能信号EN，且其输入端与与非门NAND2_1、与非门NAND2_3和与非门NAND2_2的第一输入端分别连接，位于末端的反向器的输出端与开关电容分压电路连接，所述与非门NAND2_1的第二输入端用于输入时钟信号CLK，且其输出端与反向器INV_4的输入端连接，所述反向器INV_4的输出端与反向器INV_5和与非门NAND2_3的第二输入端分别连接，所述反向器INV_5的输出端与与非门NAND2_2的第二输入端连接，与非门NAND2_2和与非门NAND2_3的输出端分别与反向器INV_6和反向器INV_7的输入端分别连接，所述反向器INV_6和反向器INV_7的输出端分别与驱动开关电路连接。
进一步的，所述驱动开关电路包括第一驱动开关电路和第二驱动开关电路，所述第一驱动开关电路包括栅极与反向器INV_6连接的PMOS晶体管P61和NMOS晶体管N61，所述PMOS晶体管P61的源极与输入电源VDD和PMOS晶体管P62的源极分别连接，所述PMOS晶体管P61的漏极与PMOS晶体管P62和NMOS晶体管N62的栅极以及NMOS晶体管N61的漏极分别连接，所述NMOS晶体管N61 和NMOS晶体管N62的源极接地，所述PMOS晶体管P62和NMOS晶体管N62的漏极均与开关电容升压电路连接；所述第二驱动开关电路包括栅极与反向器INV_7连接的PMOS晶体管P64和NMOS晶体管N63，所述PMOS晶体管P63的源极与输入电源VDD和PMOS晶体管P64的源极分别连接，所述PMOS晶体管P63的漏极与PMOS晶体管P64和NMOS晶体管N64的栅极以及NMOS晶体管N63的漏极分别连接，所述NMOS晶体管N63 和NMOS晶体管N64的源极接地，所述PMOS晶体管P64和NMOS晶体管N64的漏极均与开关电容升压电路连接。
进一步的，所述开关电容升压电路包括源极与输入电源VDD连接的PMOS晶体管P65，所述PMOS晶体管P65的栅极与所述位于末端的反向器的输出端连接，且其漏极依次正向连接有二极管D4、二极管D3、二极管D2和二极管D1，所述PMOS晶体管P62和NMOS晶体管N62的漏极与二极管D3和二极管D2之间连接有电容C63，所述PMOS晶体管P64和NMOS晶体管N64的漏极与二极管D4和二极管D3之间连接有电容C64，且其漏极与二极管D2和二极管D1之间连接有电容C2。
有益效果：本发明在采用MOS开关管来控制修调带隙基准电压的基础之上，通过引入振荡器电路、电荷泵电路和电源切换电路等，在输入电源VDD偏低的情况下，提高MOS开关管的控制电压，确保MOS开关管能够充分导通，减小导通电阻对带隙基准修调电路中的电阻影响，有效的解决带隙基准电路在输入供电电源低电压状态下基准电压升高的问题，提高带隙基准电路在全电压输入下的基准电压的一致性。
附图说明
图1是本发明实施例的适用于低电压的带隙基准修调电路的原理示意图；
图2是本发明实施例的带隙基准修调电路的原理图；
图3是本发明实施例的逻辑电路的原理图；
图4是本发明实施例的电压侦测电路的原理图；
图5是本发明实施例的振荡器电路的原理图；
图6是本发明实施例的电荷泵电路的原理图；
图7是现有的带隙基准修调电路输入电压对应的基准电压曲线；
图8是本发明实施例的带隙基准修调电路输入电压对应的基准电压曲线。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
如图1至6所示，本发明实施例提供了一种适用于低电压的带隙基准修调电路，包括带隙基准修调电路1、振荡器电路2、电压侦测电路、电荷泵电路3和逻辑电路4。
其中，带隙基准修调电路1与输入电源VDD连接，用以产生基准电压VREF、分压VBER、控制电压信号VBP和控制电压信号VBN。其中，基准电压VREF的初始值可设置为中心值。
振荡器电路2与输入电源VDD和带隙基准修调电路1分别连接，用以根据基准电压VREF和分压VBER产生一个时钟信号CLK。
电压侦测电路用以根据输入电源VDD和基准电压VREF对输入电源VDD的电压进行侦测，并在输入电源VDD的电压低于设定阈值范围时，输出高电平的使能信号EN。
电荷泵电路3与电压侦测电路和振荡器电路2分别连接，用以根据时钟信号CLK和使能信号EN对输入电源VDD进行升压，并获得升压后的电源VCC。
逻辑电路4与输入电源VDD、电源VCC和带隙基准修调电路1分别连接，用以接收带隙基准修调电路1产生的控制电压信号VBP和控制电压信号VBN，并根据控制电压信号VBP和控制电压信号VBN输出修调信号，当输入电源VDD在设定阈值以上时，修调信号中的高电平为电源VDD，当输入电源VDD的电压低于设定阈值范围时，修调信号中的高电平为电源VCC，带隙基准修调电路1根据修调信号调整基准电压值VREF。
具体的，参见图1和2，本发明实施例的带隙基准修调电路1包括依次连接的启动电路、带隙基准电路和修调电路RT。启动电路和带隙基准电路的主体结构均为现有技术，其中，启动电路包括PMOS晶体管P16、PMOS晶体管P17和电容C11，PMOS晶体管P16和电容C11串联在输入电源VDD与GND之间，PMOS晶体管P17的栅极接在PMOS晶体管P16和C1公共端。带隙基准电路包括PMOS晶体管P11、PMOS晶体管P12、NMOS晶体管N11和NMOS晶体管N12等，由PMOS晶体管P11、NMOS晶体管N11、电阻R11、双极PNP晶体管Q11、PMOS晶体管P12、NMOS晶体管N12、双极PNP晶体管Q12组成Widllar电流偏置电路，还包括源极与输入电源VDD连接的PMOS晶体管P13， PMOS晶体管P13的漏极依次与修调电路RT、电阻R12和电阻R13串联，电阻R13与双极PNP晶体管Q13的发射极连接，双极PNP晶体管Q13的集电极和基极均接地，基准电压VREF产生于PMOS晶体管P13的漏极与修调电路RT之间，分压VBER产生于电阻R12和电阻R13之间。在电路上电启动时，由于电容C11的正端电压不能突变，所以PMOS晶体管P17的栅极电位为0V，PMOS晶体管P17开启，输出电流给NMOS晶体管N11和NMOS晶体管N12的栅极，使其分别导通工作，Widllar电流偏置电路产生PTAT电流。PMOS晶体管P16产生的电流对电容C11充电，当电容C11的正端电压达到VDD时，PMOS晶体管P17彻底关断，启动电流为0A，同时Widllar电流偏置电路建立完成并正常工作，由PMOS晶体管P11镜像到PMOS晶体管P13的PTAT电流注入到修调电路RT、电阻R2、电阻R3和双极PNP晶体管Q3串联支路中，输入电源VDD的电压在一定范围内时，可产生约1.2V的基准电压VREF。
本发明实施例的修调电路RT优选包括若干修调电阻，修调电阻的具体数量可根据实际需要进行变化。参见图1，优选的修调电阻包括电阻RT1、电阻RT2、电阻RT3和电阻RT4，其中，电阻RT1的一端与PMOS晶体管P13的漏极、NMOS晶体管NT1的漏极和PMOS晶体管PT1的源极分别连接，且其另一端与NMOS晶体管NT1的源极、PMOS晶体管PT1的漏极、NMOS晶体管NT2的漏极、PMOS晶体管PT2的源极和电阻RT2的一端分别连接，电阻RT2的另一端与NMOS晶体管NT2的源极、PMOS晶体管PT2的漏极、NMOS晶体管NT3的漏极、PMOS晶体管PT3的源极和电阻RT3的一端分别连接，电阻RT3的另一端与NMOS晶体管NT3的源极、PMOS晶体管PT3的漏极、NMOS晶体管NT4的漏极、PMOS晶体管PT4的源极和电阻RT4的一端分别连接，电阻RT4的另一端与NMOS晶体管NT4的源极、PMOS晶体管PT4的漏极和电阻R2的一端分连接，NMOS晶体管NT1、PMOS晶体管PT1、NMOS晶体管NT2、PMOS晶体管PT2、NMOS晶体管NT3、PMOS晶体管PT3、NMOS晶体管NT4、PMOS晶体管PT4的栅极分别与逻辑电路4连接。逻辑电路4输出的修调信号控制上述NMOS晶体管NT1、NMOS晶体管NT2、NMOS晶体管NT3、NMOS晶体管NT4、PMOS晶体管PT1、PMOS晶体管PT2、PMOS晶体管PT3和PMOS晶体管PT4工作，来实现对电阻RT1、电阻RT2、电阻RT3和电阻RT4的屏蔽或释放。
参见图3，本发明实施例的逻辑电路4包括若干个修调逻辑驱动电路，每一修调逻辑驱动电路连接有一个电源切换电路。修调逻辑驱动电路和电源切换电路的数量与修调电阻的数量相同，一组修调逻辑驱动电路和电源切换电路控制一个修调电阻并联的NMOS晶体管和PMOS晶体管工作。具体的，修调逻辑驱动电路的结构为现有技术，其具体包括PMOS晶体管P21、PMOS晶体管P22、PMOS晶体管P23、PMOS晶体管P24、NMOS晶体管N21、NMOS晶体管N22、NMOS晶体管N23、NMOS晶体管N24和FUSE电阻RF21等，PMOS晶体管P21、PMOS晶体管P22和NMOS晶体管N21构成偏置电流源，PMOS晶体管P21和NMOS晶体管N21的栅极用于接入带隙基准修调电路1产生的控制电压信号VBP和控制电压信号VBN，设定PMOS晶体管P21和PMOS晶体管P22偏置电流相同并小于NMOS晶体管N21的偏置电流。PMOS晶体管P21和NMOS晶体管N21串联，NMOS晶体管N21的源极通过FUSE电阻RF21短接到GND。NMOS晶体管N22的栅接PMOS晶体管P21和NMOS晶体管N21之间的公共端，和PMOS晶体管P22构成共源放大器。PMOS晶体管P23和NMOS晶体管N23构成反相器，PMOS晶体管P24和NMOS晶体管N24构成反相器。初始态NMOS晶体管N21电流大于PMOS晶体管P21电流，NMOS晶体管N22的栅极低电平，PMOS晶体管P22与NMOS晶体管N22的公共端为高电平；FUSE电阻RF1烧断后，NMOS晶体管N21下拉电流变为0A，NMOS晶体管N22栅极为高电平，PMOS晶体管P22与NMOS晶体管N22的公共端为低电平。电源切换电路包括源极分别与电源VCC连接的PMOS晶体管P25和PMOS晶体管P26，PMOS晶体管P25和PMOS晶体管P26的栅极分别与PMOS晶体管P26和PMOS晶体管P25的漏极连接，PMOS晶体管P25和PMOS晶体管P26的漏极分别与NMOS晶体管N25和NMOS晶体管N26的漏极分别连接，NMOS晶体管N25和NMOS晶体管N26的源极均接地，且其栅极分别与修调逻辑驱动电路连接。具体的，NMOS晶体管N25的栅极与PMOS晶体管P24和NMOS晶体管N24的栅极公共端连接，NMOS晶体管N26的栅极与PMOS晶体管P24和NMOS晶体管N24的漏极公共端连接。
参见图4，本发明实施例的电压侦测电路包括一端与输入电源VDD连接的电阻R41，电阻R41的另一端与电阻R42的一端和比较器CMP41的第一输入端连接，电阻R42的另一端接地，比较器CMP41第二输入端用于接入基准电压VREF。由于基准电压VREF相对稳定，因此可通过输入电源VDD与基准电压VREF之差可判断输入电源VDD的电压值，当输入电源VDD与基准电压VREF之差在设定阈值范围内时，比较器CMP41输出高电平的使能信号EN。一般情况下，可设定为在输入电源VDD为1.8至2.5V时，也就是与基准电压VREF之差在0.6V至1.3V时，比较器CMP4输出高电平的使能信号EN，从而使电荷泵电路3开始工作。
参见图5，本发明实施例的振荡器电路2包括运算放大器OP51，运算放大器OP51的第一输入端用以接入分压VBER，其输出端与NMOS晶体管N51的栅极连接，NMOS晶体管N51的源极与运算放大器OP51的第二输入端和电阻R51的一端分别连接，电阻R51的另一端接地，NMOS晶体管N51的漏极与PMOS晶体管P51的漏极和基极以及PMOS晶体管P52的基极分别连接，PMOS晶体管P51和PMOS晶体管P52的源极分别与输入电源VDD连接，PMOS晶体管P52的漏极与电容C51的一端、NMOS晶体管N52的漏极和比较器CMP51的第一输入端分别连接，电容C51的另一端和NMOS晶体管N52的源极接地，比较器CMP51的第二输入端用于接入基准电压VREF，且其输出端与NMOS晶体管N52的栅极和T触发器的输入端分别连接，T触发器的输出端用于输出所述时钟信号CLK。运算放大器OP51输入VBER电压，通过负反馈，加在电阻R51上的电压为VBER，产生的电流为VBER/R51，由PMOS晶体管P51作为主镜转递出去。PMOS晶体管P52电流为零温漂电流，给振荡器电容C51充电，当电容C51的电压达到VREF电压值时，比较器CMP51输出控制NMOS晶体管N52导通，将电容C51上的电荷释放，电压回到0V，完成一个振荡周期。比较器CMP51的输出接T触发器，产生一个50%占空比的时钟信号CLK提供给电荷泵电路3。
参见图6，本发明实施例的电荷泵电路3包括逻辑组合电路和与逻辑组合电路连接的驱动开关电路，逻辑组合电路和驱动开关电路分别与开关电容升压电路分别连接，开关电容升压电路并联有二极管D5。当输入电源VDD在设定阈值范围以上时，逻辑组合电路、驱动开关电路和开关电容升压电路均不工作，输入电源VDD通过二极管D5后成为电源VCC。优选的逻辑组合电路包括奇数个首尾依次连接的反向器，图6中示意的3个反向器的电路结构，位于首端的反向器的输入端用于输入使能信号EN，且其输入端与与非门NAND2_1、与非门NAND2_3和与非门NAND2_2的第一输入端分别连接，位于末端的反向器的输出端与开关电容分压电路连接，与非门NAND2_1的第二输入端用于输入时钟信号CLK，且其输出端与反向器INV_4的输入端连接，反向器INV_4的输出端与反向器INV_5和与非门NAND2_3的第二输入端分别连接，反向器INV_5的输出端与与非门NAND2_2的第二输入端连接，与非门NAND2_2和与非门NAND2_3的输出端分别与反向器INV_6和反向器INV_7的输入端分别连接，反向器INV_6和反向器INV_7的输出端分别与驱动开关电路连接。
本发明实施例的驱动开关电路包括第一驱动开关电路和第二驱动开关电路，第一驱动开关电路与第二驱动开关电路的结构相同，具体的，第一驱动开关电路包括栅极与反向器INV_6连接的PMOS晶体管P61和NMOS晶体管N61，PMOS晶体管P61的源极与输入电源VDD和PMOS晶体管P62的源极分别连接，PMOS晶体管P61的漏极与PMOS晶体管P62和NMOS晶体管N62的栅极以及NMOS晶体管N61的漏极分别连接，NMOS晶体管N61 和NMOS晶体管N62的源极接地，PMOS晶体管P62和NMOS晶体管N62的漏极均与开关电容升压电路连接。第二驱动开关电路包括栅极与反向器INV_7连接的PMOS晶体管P64和NMOS晶体管N63，PMOS晶体管P63的源极与输入电源VDD和PMOS晶体管P64的源极分别连接，PMOS晶体管P63的漏极与PMOS晶体管P64和NMOS晶体管N64的栅极以及NMOS晶体管N63的漏极分别连接，NMOS晶体管N63 和NMOS晶体管N64的源极接地，PMOS晶体管P64和NMOS晶体管N64的漏极均与开关电容升压电路连接。
本发明实施例的开关电容升压电路包括源极与输入电源VDD连接的PMOS晶体管P65，PMOS晶体管P65的栅极与位于末端的反向器的输出端连接，且其漏极依次正向连接有二极管D4、二极管D3、二极管D2和二极管D1，PMOS晶体管P62和NMOS晶体管N62的漏极与二极管D3和二极管D2之间连接有电容C63，PMOS晶体管P64和NMOS晶体管N64的漏极与二极管D4和二极管D3之间连接有电容C64，且其漏极与二极管D2和二极管D1之间连接有电容C2。上述反向器INV_1、反向器INV_2和反向器INV_3构成的使能逻辑电路，输出控制PMOS晶体管P65的开关，在VDD电压低于2.5V时，PMOS晶体管P65导通。第一驱动开关电路输出具有驱动能力的50%占空比的开关电压波形VSW2，驱动电容C63一端电压在GND和VDD之间变化。第二驱动开关电路输出具有驱动能力的50%占空比开关电压波形VSW1，驱动电容C62、电容C64一端电压在GND和VDD之间变化。VSW1和VSW2开关波形互为反向。交替开关使VSW3端的电压为2*VDD-Vd，VSW4端电压为3*VDD-2*Vd，VSW5端电压4*VDD-3*Vd。其中，Vd为二极管正向导通电压。VSW5通过二极管D1整流后得到VCC电压为4*(VDD-Vd)。还可在D1的后端连接电阻R61和电容C61，由电阻R61与电容C61连接组成的RC滤波电路进行滤波。还可在RC滤波电路的后侧连接由PMOS晶体管P66、PMOS晶体管P67、PMOS晶体管P68和PMOS晶体管P69构成的钳位电路，将电源VCC的电压最终钳位在VDD+4*Vgs，其中，Vgs是钳位电路里面的每个PMOS晶体管的栅极与源极之间的电压。输出的VCC电压给修调电路的输出端供电，使驱动修调电路的开关管栅极电位达到VCC电压，减小导通时的阻抗，在VDD低电压下，减小对修调电阻的阻值影响。具体参见图7和8，通过对比可以看出，本发明有效的解决带隙基准电路在输入供电电源低电压状态下基准电压升高的问题，提高带隙基准电路在全电压输入下的基准电压的一致性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种适用于低电压的带隙基准修调电路，其特征在于，包括：
带隙基准修调电路，与输入电源VDD连接，用以产生基准电压VREF、分压VBER、控制电压信号VBP和控制电压信号VBN；
振荡器电路，与所述输入电源VDD和带隙基准修调电路分别连接，用以根据基准电压VREF和分压VBER产生一个时钟信号CLK；
电压侦测电路，用以根据输入电源VDD和基准电压VREF对所述输入电源VDD的电压进行侦测，并在所述输入电源VDD的电压低于设定阈值范围时，输出高电平的使能信号EN；
电荷泵电路，与电压侦测电路和振荡器电路分别连接，用以根据所述时钟信号CLK和使能信号EN对输入电源VDD进行升压，并获得升压后的电源VCC；
逻辑电路，与输入电源VDD、电源VCC和带隙基准修调电路分别连接，用以接收所述控制电压信号VBP和控制电压信号VBN，并根据控制电压信号VBP和控制电压信号VBN输出修调信号，当所述输入电源VDD在设定阈值以上时，所述修调信号中的高电平为电源VDD，当所述输入电源VDD的电压低于设定阈值范围时，所述修调信号中的高电平为电源VCC，所述带隙基准修调电路根据所述修调信号调整基准电压值VREF。
2.根据权利要求1所述的适用于低电压的带隙基准修调电路，其特征在于，所述带隙基准修调电路包括依次连接的启动电路、带隙基准电路和修调电路RT，所述带隙基准电路包括由PMOS晶体管P11、NMOS晶体管N11、电阻R11、双极PNP晶体管Q11、PMOS晶体管P12、NMOS晶体管N12、双极PNP晶体管Q12组成Widllar电流偏置电路，还包括源极与输入电源VDD连接的PMOS晶体管P13，所述PMOS晶体管P13的漏极依次与修调电路RT、电阻R12和电阻R13串联，所述电阻R13与双极PNP晶体管Q13的发射极连接，所述双极PNP晶体管Q13的集电极和基极均接地，所述基准电压VREF产生于PMOS晶体管P13的漏极与修调电路RT之间，所述分压VBER产生于电阻R12和电阻R13之间。
3.根据权利要求2所述的适用于低电压的带隙基准修调电路，其特征在于，所述修调电路RT包括若干修调电阻，每一修调电阻的两端均并联有一PMOS晶体管和一NMOS晶体管，所述PMOS晶体管和NMOS晶体管的栅极分别与逻辑电路连接。
4.根据权利要求3所述的适用于低电压的带隙基准修调电路，其特征在于，所述逻辑电路包括若干修调逻辑驱动电路，每一修调逻辑驱动电路连接有电源切换电路，所述电源切换电路包括源极分别与电源VCC连接的PMOS晶体管P25和PMOS晶体管P26，所述PMOS晶体管P25和PMOS晶体管P26的栅极分别与PMOS晶体管P26和PMOS晶体管P25的漏极连接，所述PMOS晶体管P25和PMOS晶体管P26的漏极分别与NMOS晶体管N25和NMOS晶体管N26的漏极分别连接，所述NMOS晶体管N25和NMOS晶体管N26的源极均接地，且其栅极分别与修调逻辑驱动电路连接。
5.根据权利要求1所述的适用于低电压的带隙基准修调电路，其特征在于，所述电压侦测电路包括一端与输入电源VDD连接的电阻R41，所述电阻R41的另一端与电阻R42的一端和比较器CMP41的第一输入端连接，所述电阻R42的另一端接地，所述比较器CMP41第二输入端用于接入基准电压VREF，当输入电源VDD与基准电压VREF之差在设定阈值范围内时，所述比较器CMP41输出高电平的使能信号EN。
6.根据权利要求1所述的适用于低电压的带隙基准修调电路，其特征在于，所述振荡器电路包括运算放大器OP51，所述运算放大器OP51的第一输入端用以接入分压VBER，其输出端与NMOS晶体管N51的栅极连接，所述NMOS晶体管N51的源极与运算放大器OP51的第二输入端和电阻R51的一端分别连接，所述电阻R51的另一端接地，所述NMOS晶体管N51的漏极与PMOS晶体管P51的漏极和基极以及PMOS晶体管P52的基极分别连接，所述PMOS晶体管P51和PMOS晶体管P52的源极分别与输入电源VDD连接，所述PMOS晶体管P52的漏极与电容C51的一端、NMOS晶体管N52的漏极和比较器CMP51的第一输入端分别连接，所述电容C51的另一端和NMOS晶体管N52的源极接地，所述比较器CMP51的第二输入端用于接入基准电压VREF，且其输出端与NMOS晶体管N52的栅极和T触发器的输入端分别连接，所述T触发器的输出端用于输出所述时钟信号CLK。
7.根据权利要求1所述的适用于低电压的带隙基准修调电路，其特征在于，所述电荷泵电路包括逻辑组合电路和与逻辑组合电路连接的驱动开关电路，所述逻辑组合电路和驱动开关电路分别与开关电容升压电路分别连接，所述开关电容升压电路并联有二极管D5。
8.根据权利要求7所述的适用于低电压的带隙基准修调电路，其特征在于，所述逻辑组合电路包括奇数个首尾依次连接的反向器，位于首端的反向器的输入端用于输入使能信号EN，且其输入端与与非门NAND2_1、与非门NAND2_3和与非门NAND2_2的第一输入端分别连接，位于末端的反向器的输出端与开关电容分压电路连接，所述与非门NAND2_1的第二输入端用于输入时钟信号CLK，且其输出端与反向器INV_4的输入端连接，所述反向器INV_4的输出端与反向器INV_5和与非门NAND2_3的第二输入端分别连接，所述反向器INV_5的输出端与与非门NAND2_2的第二输入端连接，与非门NAND2_2和与非门NAND2_3的输出端分别与反向器INV_6和反向器INV_7的输入端分别连接，所述反向器INV_6和反向器INV_7的输出端分别与驱动开关电路连接。
9.根据权利要求8所述的适用于低电压的带隙基准修调电路，其特征在于，所述驱动开关电路包括第一驱动开关电路和第二驱动开关电路，所述第一驱动开关电路包括栅极与反向器INV_6连接的PMOS晶体管P61和NMOS晶体管N61，所述PMOS晶体管P61的源极与输入电源VDD和PMOS晶体管P62的源极分别连接，所述PMOS晶体管P61的漏极与PMOS晶体管P62和NMOS晶体管N62的栅极以及NMOS晶体管N61的漏极分别连接，所述NMOS晶体管N61 和NMOS晶体管N62的源极接地，所述PMOS晶体管P62和NMOS晶体管N62的漏极均与开关电容升压电路连接；所述第二驱动开关电路包括栅极与反向器INV_7连接的PMOS晶体管P64和NMOS晶体管N63，所述PMOS晶体管P63的源极与输入电源VDD和PMOS晶体管P64的源极分别连接，所述PMOS晶体管P63的漏极与PMOS晶体管P64和NMOS晶体管N64的栅极以及NMOS晶体管N63的漏极分别连接，所述NMOS晶体管N63 和NMOS晶体管N64的源极接地，所述PMOS晶体管P64和NMOS晶体管N64的漏极均与开关电容升压电路连接。
10.根据权利要求9所述的适用于低电压的带隙基准修调电路，其特征在于，所述开关电容升压电路包括源极与输入电源VDD连接的PMOS晶体管P65，所述PMOS晶体管P65的栅极与所述位于末端的反向器的输出端连接，且其漏极依次正向连接有二极管D4、二极管D3、二极管D2和二极管D1，所述PMOS晶体管P62和NMOS晶体管N62的漏极与二极管D3和二极管D2之间连接有电容C63，所述PMOS晶体管P64和NMOS晶体管N64的漏极与二极管D4和二极管D3之间连接有电容C64，且其漏极与二极管D2和二极管D1之间连接有电容C2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110884009.3A CN113377145B (zh) | 2021-08-03 | 2021-08-03 | 一种适用于低电压的带隙基准修调电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110884009.3A CN113377145B (zh) | 2021-08-03 | 2021-08-03 | 一种适用于低电压的带隙基准修调电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113377145A true CN113377145A (zh) | 2021-09-10 |
| CN113377145B CN113377145B (zh) | 2022-05-06 |
Family
ID=77576816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110884009.3A Active CN113377145B (zh) | 2021-08-03 | 2021-08-03 | 一种适用于低电压的带隙基准修调电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113377145B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114814556A (zh) * | 2022-06-28 | 2022-07-29 | 苏州贝克微电子股份有限公司 | 一种高效的集成电路芯片修调测试电路及测试方法 |
| CN115167607A (zh) * | 2022-07-04 | 2022-10-11 | 中银金融科技有限公司 | 高精度带隙基准的自举结构及芯片 |
| CN115328246A (zh) * | 2022-08-12 | 2022-11-11 | 苏州大学 | 一种快速建立的低噪声基准电压源电路 |
| CN117118410A (zh) * | 2023-10-25 | 2023-11-24 | 无锡众享科技有限公司 | 一种比较器、检测电路、分级电路和poe供电系统 |
| CN118249797A (zh) * | 2024-05-30 | 2024-06-25 | 杭州万高科技股份有限公司 | 带稳压电荷泵的电容偏置二极管电路及基准电压产生电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070041261A1 (en) * | 2005-08-03 | 2007-02-22 | Nec Electronics Corporation | Power-source potential control circuit and method of trimming power-source potential |
| CN111610814A (zh) * | 2020-06-03 | 2020-09-01 | 广东高云半导体科技股份有限公司 | 带隙基准电路、带隙基准电压修调方法及电子装置 |
| CN112631360A (zh) * | 2020-12-28 | 2021-04-09 | 深圳贝特莱电子科技股份有限公司 | 一种带高阶补偿的带隙基准电压电路及其调修方法 |
-
2021
- 2021-08-03 CN CN202110884009.3A patent/CN113377145B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070041261A1 (en) * | 2005-08-03 | 2007-02-22 | Nec Electronics Corporation | Power-source potential control circuit and method of trimming power-source potential |
| CN111610814A (zh) * | 2020-06-03 | 2020-09-01 | 广东高云半导体科技股份有限公司 | 带隙基准电路、带隙基准电压修调方法及电子装置 |
| CN112631360A (zh) * | 2020-12-28 | 2021-04-09 | 深圳贝特莱电子科技股份有限公司 | 一种带高阶补偿的带隙基准电压电路及其调修方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114814556A (zh) * | 2022-06-28 | 2022-07-29 | 苏州贝克微电子股份有限公司 | 一种高效的集成电路芯片修调测试电路及测试方法 |
| CN115167607A (zh) * | 2022-07-04 | 2022-10-11 | 中银金融科技有限公司 | 高精度带隙基准的自举结构及芯片 |
| CN115328246A (zh) * | 2022-08-12 | 2022-11-11 | 苏州大学 | 一种快速建立的低噪声基准电压源电路 |
| CN115328246B (zh) * | 2022-08-12 | 2023-09-29 | 苏州大学 | 一种快速建立的低噪声基准电压源电路 |
| CN117118410A (zh) * | 2023-10-25 | 2023-11-24 | 无锡众享科技有限公司 | 一种比较器、检测电路、分级电路和poe供电系统 |
| CN117118410B (zh) * | 2023-10-25 | 2024-02-02 | 无锡众享科技有限公司 | 一种比较器、检测电路、分级电路和poe供电系统 |
| CN118249797A (zh) * | 2024-05-30 | 2024-06-25 | 杭州万高科技股份有限公司 | 带稳压电荷泵的电容偏置二极管电路及基准电压产生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113377145B (zh) | 2022-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113377145B (zh) | 一种适用于低电压的带隙基准修调电路 | |
| CN108983007B (zh) | 短路保护的检测电路和检测方法 | |
| US5440254A (en) | Accurate low voltage detect circuit | |
| EP3614227A2 (en) | Dual loop low dropout regulator system | |
| CN111610812A (zh) | 一种带隙基准电源产生电路及集成电路 | |
| KR20160067019A (ko) | 다수의 스위치 회로에 전압을 제공하기 위한 전하 펌프 회로 | |
| CN108494384B (zh) | 一种用于振荡器的修调电路 | |
| CN111682503A (zh) | 欠压保护电路 | |
| US6194935B1 (en) | Circuit and method for controlling the slew rate of the output of a driver in a push-pull configuration | |
| CN117055674A (zh) | 一种具有高切换速率的双极性脉冲恒流源 | |
| CN115528787B (zh) | 一种控制环路加速电路 | |
| CN115913202B (zh) | 一种用于高压电路的快速上电保护电路 | |
| JP3963421B2 (ja) | 制御発振システムとその方法 | |
| CN115459378A (zh) | 一种电池保护电路及系统 | |
| CN115567055A (zh) | 对流过目标电阻器的目标电流进行采样的电路 | |
| US11489519B2 (en) | Analog switch with boost current for fast turn on | |
| US6894574B2 (en) | CR oscillation circuit | |
| CN112165072B (zh) | 过温保护电路及电源芯片 | |
| CN114784927A (zh) | 一种用于节约芯片版图面积的供电电路 | |
| CN116225115A (zh) | 欠压保护电路 | |
| CN111077937A (zh) | 一种适用于电池管理系统的单片机电源电路 | |
| CN116260107B (zh) | buck电路和DC-DC芯片 | |
| CN118432027B (zh) | 一种改进型限流电路 | |
| CN117008676B (zh) | 一种用于带隙基准电路的自启动电路 | |
| CN211698071U (zh) | 一种用于ic的修整电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A bandgap reference trimming circuit suitable for low voltage Effective date of registration: 20230424 Granted publication date: 20220506 Pledgee: Nanjing Branch of Jiangsu Bank Co.,Ltd. Pledgor: Nanjing Huigan Electronic Technology Co.,Ltd. Registration number: Y2023980039048 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20220506 Pledgee: Nanjing Branch of Jiangsu Bank Co.,Ltd. Pledgor: Nanjing Huigan Electronic Technology Co.,Ltd. Registration number: Y2023980039048 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A bandgap reference tuning circuit suitable for low voltage Granted publication date: 20220506 Pledgee: Nanjing Branch of Jiangsu Bank Co.,Ltd. Pledgor: Nanjing Huigan Electronic Technology Co.,Ltd. Registration number: Y2024980021846 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |