CN113375796B - 一种面向线性apd阵列非均匀性的自适应校正电路 - Google Patents
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Abstract
本发明公开了一种面向线性APD阵列非均匀性的自适应校正电路，该自适应校正电路包括APD参考单元、APD工作单元、电容反馈式跨阻放大器CTIA1、电容反馈式跨阻放大器CTIA2、比较器Comp、翻转检测器、反相器F1、开关驱动寄存器、移位寄存器、D/A转换器和缓冲电路，所述APD参考单元和所述APD工作单元的偏置电压不同。本发明能够实现与大型APD阵列的片上集成，为线性模式下的大规模APD阵列提供了有效的信号校正技术途径。
Description
技术领域
本发明属于二极管技术领域，具体涉及一种面向线性APD阵列非均匀性的自适应校正电路。
背景技术
线性模式下的雪崩光电二极管(APD，Avalanche Photon Diode)具有光子检测率高、功耗低、可连续检测等优点，在光电探测成像领域具有重大的研究意义，一个光电二极管与匹配的读出电路集成在一起即构成一个阵列单元，目前APD读出电路已有着相当大的规模，然而随着阵列数目的增加，阵列读出的非均匀性问题也变得越来越突出，对于最终的成像结果造成了巨大的影响。
理想条件下，当APD阵列接收到同等强度的辐照时应输出完全相同的信号，然而现实中由于受到工艺、材料、电路设计等影响，使得最终的输出呈现输出不均匀的状态，严重制约了线性模式下APD阵列规模的发展，目前对于上述问题的解决方法主要有两种，其一为采用片上集成算法对其进行校正，通过数学计算分析表达式对敏感信号进行校正以得到均匀信号，此种方法解决非均匀性问题较为单一，且算法的精度与结构容易被芯片面积所限制因而难以达到良好的校正效果；其二为通过外接FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)对其进行校正调节，此种方法集成度较差且功耗偏高。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种面向线性APD阵列非均匀性的自适应校正电路。本发明要解决的技术问题通过以下技术方案实现：
一种面向线性APD阵列非均匀性的自适应校正电路，包括APD参考单元、APD工作单元、电容反馈式跨阻放大器CTIA1、电容反馈式跨阻放大器CTIA2、比较器Comp、翻转检测器、反相器F1、开关驱动寄存器、移位寄存器、D/A转换器和缓冲电路，所述APD参考单元和所述APD工作单元的偏置电压不同，其中，
所述APD参考单元的输出端连接所述电容反馈式跨阻放大器CTIA1的输入端，所述APD工作单元的输出端连接所述电容反馈式跨阻放大器CTIA2的输入端，所述电容反馈式跨阻放大器CTIA1的输出端连接所述比较器Comp的同相输入端，所述电容反馈式跨阻放大器CTIA2的输出端连接所述比较器Comp的反相输入端，所述比较器Comp的第一输出端和第二输出端连接所述翻转检测器的输入端，所述翻转检测器的输出端连接所述反相器F1的输入端，所述反相器F1的输出端连接所述开关驱动寄存器的第一输入端，所述移位寄存器的输出端连接所述开关驱动寄存器的第二输入端，所述开关驱动寄存器的输出端连接所述D/A转换器的输入端，所述D/A转换器的输出端连接所述缓冲电路的输入端，所述缓冲电路的输出端连接所述APD工作单元的输入端。
在本发明的一个实施例中，所述电容反馈式跨阻放大器CTIA1包括积分复位开关K1、积分电容Cint1和运算放大器A1，其中，
所述APD参考单元的输出端连接所述积分复位开关K1的第一端、所述积分电容Cint1的第一端和所述运算放大器A1的反相输入端，所述运算放大器A1的同相输入端连接Vref端，所述积分复位开关K1的第二端、所述积分电容Cint1的第二端和所述运算放大器A1的输出端连接所述比较器Comp的同相输入端。
在本发明的一个实施例中，所述电容反馈式跨阻放大器CTIA2包括积分复位开关K2、积分电容Cint2和运算放大器A2，其中，
所述APD工作单元的输出端连接所述积分复位开关K2的第一端、所述积分电容Cint2和所述运算放大器A2的反相输入端，所述运算放大器A2的同相输入端连接Vref端，所述积分复位开关K2的第二端、所述积分电容Cint2的第二端和所述运算放大器A2的输出端连接所述比较器Comp的反相输入端。
在本发明的一个实施例中，所述翻转检测器包括反相器F2、MOS管M1、MOS管M2、MOS管M3和MOS管M4，其中，
所述MOS管M1的源极连接VDD端，所述MOS管M1的栅极连接CLK端，所述MOS管M1的漏极和所述MOS管M2的漏极共同连接所述反相器F1的输入端，所述MOS管M2的栅极连接所述比较器Comp的第一输出端，所述MOS管M2的源极连接所述MOS管M3的漏极，所述MOS管M3的栅极连接所述反相器F2的输出端，所述反相器F2的输入端连接所述比较器Comp的第二输出端，所述MOS管M3的源极连接所述MOS管M4的漏极，所述MOS管M4的栅极连接CLK端，所述MOS管M4的源极连接GND端。
在本发明的一个实施例中，所述MOS管M1为PMOS管，所述MOS管M2、所述MOS管M3和所述MOS管M4为NMOS管。
在本发明的一个实施例中，所述移位寄存器包括5个D触发器，其中，
第一个所述D触发器的SET端连接Enable端、D端连接GND端、CLR端连接VDD端、Q端连接第二个所述D触发器的D端，且第一个所述D触发器的Q端和第二个所述D触发器的D端所输出的Q1信号输出至所述开关驱动寄存器，第二个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第三个所述D触发器的D端，且第二个所述D触发器的Q端和第三个所述D触发器的D端所输出的Q2信号输出至所述开关驱动寄存器，第三个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第四个所述D触发器的D端，且第三个所述D触发器的Q端和第四个所述D触发器的D端所输出的Q3信号输出至所述开关驱动寄存器，第四个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第五个所述D触发器的D端，且第四个所述D触发器的Q端和第五个所述D触发器的D端所输出的Q4信号输出至所述开关驱动寄存器，第五个所述D触发器的SET端连接VDD端、CLR端连接Enable端，第五个所述D触发器的Q端所输出的Q5信号输出至所述开关驱动寄存器，5个所述D触发器还共同连接至CLK端。
在本发明的一个实施例中，所述D触发器包括MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、反相器F3、反相器F4、反相器F5、反相器F6和反相器F7，其中，
所述MOS管M5的栅极和所述MOS管M8的栅极连接D端，所述MOS管M5的源极连接所述MOS管M9的源极和所述MOS管M14的源极，所述MOS管M5的漏极连接所述MOS管M6的源极，所述MOS管M6的栅极连接CLK端，所述MOS管M6的漏极和所述MOS管M7的漏极共同连接所述MOS管M9的栅极和所述MOS管M13的栅极，所述MOS管M7的栅极连接CLK信号的非信号
端，所述MOS管M7的源极连接所述MOS管M8的漏极，所述MOS管M8的源极连接所述MOS管M13的源极，所述MOS管M9的漏极连接所述MOS管M10的源极，所述MOS管M10的漏极、所述MOS管M11的漏极和所述MOS管M14的漏极共同连接至所述反相器F3和所述反相器F5的输入端，所述MOS管M10的栅极连接CLK信号的非信号
端，所述MOS管M11的栅极连接SET端，所述MOS管M11的源极连接所述MOS管M12的漏极，所述MOS管M12的栅极连接CLK端，所述MOS管M12的源极连接所述MOS管M13的漏极，所述MOS管M14的栅极连接SET端，所述反相器F3的输出端连接所述反相器F4的输入端，所述反相器F4的输出端连接Q端，所述反相器F5的输出端连接所述反相器F6的输入端，所述反相器F6的输出端连接所述反相器F7的输入端，所述反相器F7的输出端连接Qn端。
在本发明的一个实施例中，所述开关驱动寄存器包括MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22、MOS管M23、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29、MOS管M30、MOS管M31、MOS管M32、MOS管M33、MOS管M34、MOS管M35、MOS管M36、MOS管M37、MOS管M38和与非门，其中，
所述与非门的第一输入端连接采样信号SAMP的非信号
端，所述与非门的第二输入端连接所述移位寄存器的Q1信号输出端，所述与非门的输出端连接所述MOS管M15的栅极，所述MOS管M15的源极连接VDD端，所述MOS管M15的漏极、所述MOS管M16的漏极、所述MOS管M17的漏极和所述MOS管M18的源极连接所述D/A转换器的B1信号输入端，所述MOS管M16的栅极连接采样信号SAMP端，所述MOS管M16的源极连接GND端，所述MOS管M17的栅极连接所述移位寄存器的Q2信号输出端，所述MOS管M17的源极、所述MOS管M18的漏极和所述MOS管M19的漏极连接所述MOS管M20的漏极，所述MOS管M18的栅极连接Q2信号的非信号
端，所述MOS管M19的栅极连接Q1信号的非信号
端，所述MOS管M20的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M20的源极连接GND端；
所述MOS管M21的源极连接VDD端，所述MOS管M21的栅极连接Q2信号的非信号
端，所述MOS管M21的漏极、所述MOS管M22的漏极、所述MOS管M23的漏极和所述MOS管M24的源极连接所述D/A转换器的B2信号输入端，所述MOS管M22的栅极连接采样信号SAMP端，所述MOS管M22的源极连接GND端，所述MOS管M23的栅极连接所述移位寄存器的Q3信号输出端，所述MOS管M23的源极、所述MOS管M24的漏极和所述MOS管M25的漏极连接所述MOS管M26的漏极，所述MOS管M24的栅极连接Q3信号的非信号
端，所述MOS管M25的栅极连接Q2信号的非信号
端，所述MOS管M26的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M26的源极连接GND端；
所述MOS管M27的源极连接VDD端，所述MOS管M27的栅极连接Q3信号的非信号
端，所述MOS管M27的漏极、所述MOS管M28的漏极、所述MOS管M29的漏极和所述MOS管M30的源极连接所述D/A转换器的B3信号输入端，所述MOS管M28的栅极连接采样信号SAMP端，所述MOS管M28的源极连接GND端，所述MOS管M29的栅极连接所述移位寄存器的Q4信号输出端，所述MOS管M29的源极、所述MOS管M30的漏极和所述MOS管M31的漏极连接所述MOS管M32的漏极，所述MOS管M30的栅极连接Q4信号的非信号
端，所述MOS管M31的栅极连接Q3信号的非信号
端，所述MOS管M32的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M26的源极连接GND端；
所述MOS管M33的源极连接VDD端，所述MOS管M33的栅极连接Q4信号的非信号
端，所述MOS管M33的漏极、所述MOS管M34的漏极、所述MOS管M35的漏极和所述MOS管M36的源极连接所述D/A转换器的B4信号输入端，所述MOS管M34的栅极连接采样信号SAMP端，所述MOS管M34的源极连接GND端，所述MOS管M35的栅极连接所述移位寄存器的Q5信号输出端，所述MOS管M35的源极、所述MOS管M36的漏极和所述MOS管M37的漏极连接所述MOS管M38的漏极，所述MOS管M36的栅极连接Q5信号的非信号
端，所述MOS管M37的栅极连接Q4信号的非信号
端，所述MOS管M38的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M38的源极连接GND端。
在本发明的一个实施例中，所述D/A转换器包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、反馈电阻RF、单刀双掷开关S0、单刀双掷开关S1、单刀双掷开关S2、单刀双掷开关S3和求和放大器，其中，
所述电阻R1的第一端连接所述电阻R2的第一端和所述电阻R3的第一端，所述电阻R1的第二端、所述单刀双掷开关S0的第一不动端口、所述单刀双掷开关S1的第一不动端口、所述单刀双掷开关S2的第一不动端口和所述单刀双掷开关S3的第一不动端口均接地、同时均连接所述求和放大器的同相输入端，所述电阻R2的第二端连接所述单刀双掷开关S0的动端接口，所述电阻R3的第二端连接所述电阻R4的第一端和所述电阻R5的第一端，所述电阻R4的第二端连接所述单刀双掷开关S1的动端接口，所述电阻R5的第二端连接所述电阻R6的第一端和所述电阻R7的第一端，所述电阻R6的第二端连接所述单刀双掷开关S2的动端接口，所述电阻R7的第二端连接所述电阻R8的第一端和VREF端，所述电阻R8的第二端连接所述单刀双掷开关S3的动端接口，所述单刀双掷开关S0的第二不动端口、所述单刀双掷开关S1的第二不动端口、所述单刀双掷开关S2的第二不动端口和所述单刀双掷开关S3的第二不动端口均连接所述求和放大器的反相输入端，所述单刀双掷开关S0的动端接口、所述单刀双掷开关S1的动端接口、所述单刀双掷开关S2的动端接口和所述单刀双掷开关S3的动端接口分别连接B1信号输入端、B2信号输入端、B3信号输入端和B4信号输入端，所述反馈电阻RF的第一端连接所述求和放大器的反相输入端，所述反馈电阻RF的第二端连接所述求和放大器的输出端，所述求和放大器的输出端连接所述缓冲电路的输入端。
在本发明的一个实施例中，所述缓冲电路包括MOS管M39、MOS管M40、MOS管M41、MOS管M42和MOS管M43，其中，
所述MOS管M39的源极连接VDD端，所述MOS管M39的栅极连接Vb端，所述MOS管M39的漏极连接所述MOS管M40的源极和所述MOS管M41的源极，所述MOS管M40的栅极连接所述D/A转换器的输出端，所述MOS管M40的漏极、所述MOS管M42的漏极和所述MOS管M42的栅极连接所述MOS管M43的栅极，所述MOS管M41的栅极、所述MOS管M41的漏极和所述MOS管M43的漏极连接所述APD工作单元的输入端，所述MOS管M42的源极和所述MOS管M43的源极连接GND端。
本发明的有益效果：
本发明设计了一种新型的面向线性模式APD阵列非均匀性的片上模拟校正电路，能够对各种原因所引起的阵列非均匀性进行校正，通过负反馈调节机制，将阵列中的其余单元输出信号校正至与参考单元相同，从而实现对阵列读出非均匀性的自适应校正。该校正电路主要包括翻转检测模块、逻辑模块、D/A转换器以及缓冲输出模块，能够实现与大型APD阵列的片上集成，为线性模式下的大规模APD阵列提供了有效的信号校正技术途径。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种面向线性APD阵列非均匀性的自适应校正电路的电路结构示意图；
图2是本发明实施例提供的一种电容反馈式跨阻放大器的电路结构示意图；
图3是本发明实施例提供的另一种电容反馈式跨阻放大器的电路结构示意图；
图4是本发明实施例提供的一种电容反馈式跨阻放大器的仿真结果示意图；
图5是本发明实施例提供的一种翻转检测器的电路结构示意图；
图6是本发明实施例提供的一种移位寄存器的电路结构示意图；
图7是本发明实施例提供的一种D触发器的电路结构示意图；
图8是本发明实施例提供的一种移位寄存器的仿真结果示意图；
图9是本发明实施例提供的一种开关驱动寄存器的电路结构示意图；
图10是本发明实施例提供的一种移位寄存器与开关驱动寄存器的前三位仿真结果示意图；
图11是本发明实施例提供的一种D/A转换器的电路结构示意图；
图12是本发明实施例提供的一种D/A转换器的仿真结果示意图；
图13是本发明实施例提供的一种缓冲电路的电路结构示意图；
图14是本发明实施例提供的一种缓冲电路的仿真结果示意图；
图15是本发明实施例提供的一种面向线性APD阵列非均匀性的自适应校正电路的信号时序示意图。
图16是本发明实施例提供的一种面向线性APD阵列非均匀性的自适应校正电路的仿真结果示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种面向线性APD阵列非均匀性的自适应校正电路的电路结构示意图。本发明实施例提供一种面向线性APD阵列非均匀性的自适应校正电路，该面向线性APD阵列非均匀性的自适应校正电路包括APD参考单元、APD工作单元、电容反馈式跨阻放大器CTIA1(CTIA，Capacitive Transimpedance Amplifier)、电容反馈式跨阻放大器CTIA2、比较器Comp、翻转检测器(Conversion Detector)、反相器F1、开关驱动寄存器(Switch-Driving Registers)、移位寄存器(Shift Registers)、D/A转换器(数模转换器)和缓冲电路，APD参考单元和APD工作单元的偏置电压不同，其中：
APD参考单元的输出端连接电容反馈式跨阻放大器CTIA1的输入端，APD工作单元的输出端连接电容反馈式跨阻放大器CTIA2的输入端，电容反馈式跨阻放大器CTIA1的输出端连接比较器Comp的同相输入端，电容反馈式跨阻放大器CTIA2的输出端连接比较器Comp的反相输入端，比较器Comp的第一输出端和第二输出端连接翻转检测器的输入端，翻转检测器的输出端连接反相器F1的输入端，反相器F1的输出端连接开关驱动寄存器的第一输入端，移位寄存器的输出端连接开关驱动寄存器的第二输入端，开关驱动寄存器的输出端连接D/A转换器的输入端，D/A转换器的输出端连接缓冲电路的输入端，缓冲电路的输出端连接APD工作单元的输入端。
本实施例定义APD阵列中的一个单元为APD参考单元，在相同的光照激励下，以APD参考单元的输出信号为基准，将其余单元的输出信号通过校正电路调节至与APD参考单元相同，以此来解决线性模式下APD阵列的非均匀性问题。
具体地，当APD参考单元与APD工作单元的反相偏置电压处于不同水平时，器件所输出的光电流则会存在不同，此时光电流经由电容反馈式跨阻放大器转变后的电压值必然存在差异，此时将APD参考单元的输出信号输入比较器comp的参考电位端，APD工作单元的输出信号输入比较器comp的反向端，二者的比较结果通过翻转检测器来控制由移位寄存器与开关驱动寄存器所构成的逻辑模块，产生相应的四位数字量，通过D/A转换器得到模拟电压值来调控APD工作单元的反相偏置电压，直至APD工作单元能够输出与APD参考单元相同的信号，对于阵列电路的非均匀性校正基本完成。
请参见图2，电容反馈式跨阻放大器CTIA1包括积分复位开关K1、积分电容Cint1和运算放大器A1，其中：
APD参考单元的输出端连接积分复位开关K1的第一端、积分电容Cint1的第一端和运算放大器A1的反相输入端，运算放大器A1的同相输入端连接Vref端(Vref为参考电压)，积分复位开关K1的第二端、积分电容Cint1的第二端和运算放大器A1的输出端连接比较器Comp的同相输入端。
请参见图3，电容反馈式跨阻放大器CTIA2包括积分复位开关K2、积分电容Cint2和运算放大器A2，其中：
APD工作单元的输出端连接积分复位开关K2的第一端、积分电容Cint2和运算放大器A2的反相输入端，运算放大器A2的同相输入端连接Vref端，积分复位开关K2的第二端、积分电容Cint2的第二端和运算放大器A2的输出端连接比较器Comp的反相输入端。
具体地，APD参考单元与APD工作单元后均接有CTIA电路，其主要功能为将APD所产生的电流值转变为易处理、易识别的电压值，其结构图如图2和图3所示，本质上为一积分器，由积分电容Cint、复位管K与一个运算放大器构成，在图2和图3中，Iph是雪崩光电二极管的输出光电流，即被积电流，Vref为参考电压，开关K为积分复位开关，Cint为积分电容，当开关K断开时，该电路处于积分状态，雪崩光电二极管所检测到的光生电流在积分电容Cint上进行积分，当开关K闭合时，电路复位，最终达到将光电流值转变为电压值的目的。
仿真结果如图4所示，仿真中将积分时长与复位时长均设置为20ms，同时流入的光电流设置为以1pA每步的步长进行变化，仿真电流输入范围为1pA至10pA，参考电压设置为3.8V，得到如图4所示的仿真结果。
通过改变APD工作单元的反向偏置电压来模拟由工艺偏差、信号传输以及外界条件等各种原因所导致的阵列非均匀性问题，那么在电路中的具体表现即为经由CTIA所输出的APD参考单元与APD工作单元的电压值存在差异。
请参见图5，翻转检测器包括反相器F2、MOS管M1、MOS管M2、MOS管M3和MOS管M4，其中：
MOS管M1的源极连接VDD端(VDD端为电源端)，MOS管M1的栅极连接CLK端(CLK端为时钟信号端)，MOS管M1的漏极和MOS管M2的漏极共同连接反相器F1的输入端，MOS管M2的栅极连接比较器Comp的第一输出端，MOS管M2的源极连接MOS管M3的漏极，MOS管M3的栅极连接反相器F2的输出端，反相器F2的输入端连接比较器Comp的第二输出端，MOS管M3的源极连接MOS管M4的漏极，MOS管M4的栅极连接CLK端，MOS管M4的源极连接GND端(GND端为接地端)。
其中，MOS管M1为PMOS管，MOS管M2、MOS管M3和MOS管M4为NMOS管。
本发明中，APD参考单元与APD工作单元的信号经由CTIA转化后输入比较器Comp中，APD参考单元对应信号输入比较器Comp的参考电位端，APD工作单元对应信号输入比较器Comp的反向端，通过比较器Comp比较后，将该信号输入至翻转检测器中，如图4所示，翻转检测器仅采用一个反相器与四个MOS管即能够实现快速地检测比较器Comp的比较结果，当CLK为高电平时，MOS管M4开启，同时根据比较器Comp的输出，MOS管M2与MOS管M3能够沿着同一方向变化，来决定输出信号Y的结果；当CLK为低电平时，则该翻转检测器会首先通过MOS管M1管将输出预充电至VDD，此时，比较器Comp处于复位状态；同时，当比较器Comp受到分辨率等的限制时，其输出会处于亚稳态状态，MOS管M2与MOS管M3无法同时打开，那么此时输出信号Y会处于高电平状态，说明输入已十分接近阈值电压，则比较器Comp的输出为高电平或低电平都无关紧要。该翻转检测器与开关驱动寄存器配合工作，能够实现自定时功能，并且其传播延迟更短。
请参见图6，移位寄存器包括5个D触发器，其中：
第一个D触发器的SET端连接Enable端(Enable端为使能信号端)、D端连接GND端、CLR端连接VDD端、Q端连接第二个D触发器的D端，且第一个D触发器的Q端和第二个D触发器的D端所输出的Q1信号输出至开关驱动寄存器，第二个D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第三个D触发器的D端，且第二个D触发器的Q端和第三个D触发器的D端所输出的Q2信号输出至开关驱动寄存器，第三个D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第四个D触发器的D端，且第三个D触发器的Q端和第四个D触发器的D端所输出的Q3信号输出至开关驱动寄存器，第四个D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第五个D触发器的D端，且第四个D触发器的Q端和第五个D触发器的D端所输出的Q4信号输出至开关驱动寄存器，第五个D触发器的SET端连接VDD端、CLR端连接Enable端，第五个D触发器的Q端所输出的Q5信号输出至开关驱动寄存器，5个D触发器还共同连接至CLK端。
请参见图7，D触发器包括MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、反相器F3、反相器F4、反相器F5、反相器F6和反相器F7，其中：
MOS管M5的栅极和MOS管M8的栅极连接D端，MOS管M5的源极连接MOS管M9的源极和MOS管M14的源极，MOS管M5的漏极连接MOS管M6的源极，MOS管M6的栅极连接CLK端，MOS管M6的漏极和MOS管M7的漏极共同连接MOS管M9的栅极和MOS管M13的栅极，MOS管M7的栅极连接CLK信号的非信号
端，MOS管M7的源极连接MOS管M8的漏极，MOS管M8的源极连接MOS管M13的源极，MOS管M9的漏极连接MOS管M10的源极，MOS管M10的漏极、MOS管M11的漏极和MOS管M14的漏极共同连接至反相器F3和反相器F5的输入端，MOS管M10的栅极连接CLK信号的非信号
端，MOS管M11的栅极连接SET端，MOS管M11的源极连接MOS管M12的漏极，MOS管M12的栅极连接CLK端，MOS管M12的源极连接MOS管M13的漏极，MOS管M14的栅极连接SET端，反相器F3的输出端连接反相器F4的输入端，反相器F4的输出端连接Q端，反相器F5的输出端连接反相器F6的输入端，反相器F6的输出端连接反相器F7的输入端，反相器F7的输出端连接Qn端。
其中，MOS管M5、MOS管M6、、MOS管M9、MOS管M10、MOS管M14为PMOS管，MOS管M7、MOS管M8、MOS管M11、MOS管M12、MOS管M13为NMOS管。
本实施例中采用SA逻辑中的一种移位寄存器设计，用以产生激活开关驱动寄存器的时钟脉冲，如图6所示，由于4位开关驱动寄存器的每个branch(分支)需要两个连续的脉冲来触发两个动作，因此移位寄存器需要由五个D触发器进行级联构成，D触发器的内部电路图如图7所示，最终将其产生的五个连续脉冲输入开关驱动寄存器中。请参见图8，设置瞬态仿真时间为20ms，可以得到如图8所示的移位寄存器的仿真结果图。
请参见图9，开关驱动寄存器包括MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22、MOS管M23、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29、MOS管M30、MOS管M31、MOS管M32、MOS管M33、MOS管M34、MOS管M35、MOS管M36、MOS管M37、MOS管M38和与非门，其中：
与非门的第一输入端连接采样信号SAMP的非信号
端，与非门的第二输入端连接移位寄存器的Q1信号输出端，与非门的输出端连接MOS管M15的栅极，MOS管M15的源极连接VDD端，MOS管M15的漏极、MOS管M16的漏极、MOS管M17的漏极和MOS管M18的源极连接D/A转换器的B1信号输入端，MOS管M16的栅极连接采样信号SAMP端，MOS管M16的源极连接GND端，MOS管M17的栅极连接移位寄存器的Q2信号输出端，MOS管M17的源极、MOS管M18的漏极和MOS管M19的漏极连接MOS管M20的漏极，MOS管M18的栅极连接Q2信号的非信号
端，MOS管M19的栅极连接Q1信号的非信号
端，MOS管M20的栅极连接反相器F2的输出信号Y的非信号
端，MOS管M20的源极连接GND端；
MOS管M21的源极连接VDD端，MOS管M21的栅极连接Q2信号的非信号
端，MOS管M21的漏极、MOS管M22的漏极、MOS管M23的漏极和MOS管M24的源极连接D/A转换器的B2信号输入端，MOS管M22的栅极连接采样信号SAMP端，MOS管M22的源极连接GND端，MOS管M23的栅极连接移位寄存器的Q3信号输出端，MOS管M23的源极、MOS管M24的漏极和MOS管M25的漏极连接MOS管M26的漏极，MOS管M24的栅极连接Q3信号的非信号
端，MOS管M25的栅极连接Q2信号的非信号
端，MOS管M26的栅极连接反相器F2的输出信号Y的非信号
端，MOS管M26的源极连接GND端；
MOS管M27的源极连接VDD端，MOS管M27的栅极连接Q3信号的非信号
端，MOS管M27的漏极、MOS管M28的漏极、MOS管M29的漏极和MOS管M30的源极连接D/A转换器的B3信号输入端，MOS管M28的栅极连接采样信号SAMP端，MOS管M28的源极连接GND端，MOS管M29的栅极连接移位寄存器的Q4信号输出端，MOS管M29的源极、MOS管M30的漏极和MOS管M31的漏极连接MOS管M32的漏极，MOS管M30的栅极连接Q4信号的非信号
端，MOS管M31的栅极连接Q3信号的非信号
端，MOS管M32的栅极连接反相器F2的输出信号Y的非信号
端，MOS管M26的源极连接GND端；
MOS管M33的源极连接VDD端，MOS管M33的栅极连接Q4信号的非信号
端，MOS管M33的漏极、MOS管M34的漏极、MOS管M35的漏极和MOS管M36的源极连接D/A转换器的B4信号输入端，MOS管M34的栅极连接采样信号SAMP端，MOS管M34的源极连接GND端，MOS管M35的栅极连接移位寄存器的Q5信号输出端，MOS管M35的源极、MOS管M36的漏极和MOS管M37的漏极连接MOS管M38的漏极，MOS管M36的栅极连接Q5信号的非信号
端，MOS管M37的栅极连接Q4信号的非信号
端，MOS管M38的栅极连接反相器F2的输出信号Y的非信号
端，MOS管M38的源极连接GND端。
其中，MOS管M15、MOS管M18、MOS管M19、MOS管M21、MOS管M24、MOS管M25、MOS管M27、MOS管M30、MOS管M31、MOS管M33、MOS管M36、MOS管M37为PMOS管，MOS管M16、MOS管M17、MOS管M20、MOS管M22、MOS管M23、MOS管M26、MOS管M28、MOS管M29、MOS管M32、MOS管M34、MOS管M35、MOS管M38为NMOS管。
本实施例中采用了一种较为新颖的开关驱动寄存器电路，根据本实施例中所设计的精度，共有4个位分支，如图9所示，可知第一位分支与其余三位分支略有不同；从图9可知，各分支的输入分别为采样信号SAMP及其非信号
移位寄存器的输出信号Q及其非信号
以及翻转检测器的非信号
输出分别为B1、B2、B3、B4信号，即四位数字量信号，能够对后续D/A转换器电路中的电阻串开关进行控制。
当该开关驱动寄存器进行工作时，以第一分支为例，其工作过程分为两步，首先，电路会将输出结果预充电至能够转变的“1”，即在采样状态下，MOS管M16会将B1首先复位为低电平，MOS管M20对MOS管M19的漏端进行预充电，预防当由MOS管M17与MOS管M18构成的传输门开启时所发生的电荷共享效应；其次，电路对比较的结果进行捕捉，即在SA循环期间，MOS管M15在Q1的上升沿导通，将B1拉为高电平，当比较器Comp的结果重新更新时，MOS管M20通过翻转检测器的反相输出
将B1置为已知状态，从而实现了自定时功能。其余位分支的工作原理与第一分支相似，也分为“两步动作”。
如图10所示，为移位寄存器与开关驱动寄存器的前三位仿真结果，如上所述，电路中由移位寄存器的输出来控制开关驱动寄存器，首先令其输出置“1”，其次通过翻转检测器的非信号
来决定最终的输出结果，并最终将开关驱动寄存器的结果输入至D/A转换器中，输出需要的模拟电压值。
请参见图11，D/A转换器包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、反馈电阻RF、单刀双掷开关S0、单刀双掷开关S1、单刀双掷开关S2、单刀双掷开关S3和求和放大器，其中：
电阻R1的第一端连接电阻R2的第一端和电阻R3的第一端，电阻R1的第二端、单刀双掷开关S0的第一不动端口、单刀双掷开关S1的第一不动端口、单刀双掷开关S2的第一不动端口和单刀双掷开关S3的第一不动端口均接地、同时均连接求和放大器的同相输入端，电阻R2的第二端连接单刀双掷开关S0的动端接口，电阻R3的第二端连接电阻R4的第一端和电阻R5的第一端，电阻R4的第二端连接单刀双掷开关S1的动端接口，电阻R5的第二端连接电阻R6的第一端和电阻R7的第一端，电阻R6的第二端连接单刀双掷开关S2的动端接口，电阻R7的第二端连接电阻R8的第一端和VREF端(VREF端为参考电压端)，电阻R8的第二端连接单刀双掷开关S3的动端接口，单刀双掷开关S0的第二不动端口、单刀双掷开关S1的第二不动端口、单刀双掷开关S2的第二不动端口和单刀双掷开关S3的第二不动端口均连接求和放大器的反相输入端，单刀双掷开关S0的动端接口、单刀双掷开关S1的动端接口、单刀双掷开关S2的动端接口和单刀双掷开关S3的动端接口分别连接B1信号输入端、B2信号输入端、B3信号输入端和B4信号输入端，反馈电阻RF的第一端连接求和放大器的反相输入端，反馈电阻RF的第二端连接求和放大器的输出端，求和放大器的输出端连接缓冲电路的输入端。
本实施例的D/A转换器电路采用的是倒T型电阻网络D/A转换器，该种转换器结构简单，模块数目少，电阻阻值较小，其电路图如图11所示，从图11可知，该结构主要由参考电源模块、电阻网络、开关电路以及求和模块等构成。
在如图11所示的倒T形D/A转换器中，电阻阻值仅有R与2R两种，极大地降低了电阻阻值；电路中的开关电路选择CMOS传输门作为模拟电子开关，虽然会在一定程度上影响精度，但胜在结构简单且拥有更好的工艺兼容度与更小的电压损耗。在本实施例中，设置其最小权电阻阻值为10K，2R阻值即为20K，反馈电阻RF阻值也为10K。
如图12所示为D/A转换器的仿真结果图，从图中可看出开关驱动寄存器的输出显示为“0100”，D/A转换器的参考电压设置为-8V，那么理论输出电压值应为2V，从图12可看出D/A转换器的输出为1.987V，存在一定误差，但结果正确。
请参见图13，缓冲电路包括MOS管M39、MOS管M40、MOS管M41、MOS管M42和MOS管M43，其中：
MOS管M39的源极连接VDD端，MOS管M39的栅极连接Vb端(Vb为偏置电压)，MOS管M39的漏极连接MOS管M40的源极和MOS管M41的源极，MOS管M40的栅极连接D/A转换器的输出端，MOS管M40的漏极、MOS管M42的漏极和MOS管M42的栅极连接MOS管M43的栅极，MOS管M41的栅极、MOS管M41的漏极和MOS管M43的漏极连接APD工作单元的输入端，MOS管M42的源极和MOS管M43的源极连接GND端。
其中，MOS管M39、MOS管M40、MOS管M41为PMOS管，MOS管M42和MOS管M43为NMOS管。
本实施例采用了一种如图13所示的单位增益缓冲器作为缓冲电路，将D/A转换器所输出的模拟电压值经由该缓冲电路传输至APD工作单元的反相偏置端，并最终对其输出信号进行调节。
如图14所示为该缓冲电路的开环与闭环AC仿真结果，可知其开环增益为52.27dB，闭环增益近似为1，满足缓冲电路对反馈深度及功能的要求。
结合上文所述的所有模块，按照图1校正电路的框架图所示将各模块进行串接，同时依据如图14所示的信号时序图，对整体电路进行仿真，得到如图15所示的仿真结果图。
在第一个SA逻辑循环周期内，B1会在Q1高电平到来时首先置“1”，其最终输出由Q2到来时
的值来决定，此时
那么最终B1输出高电平，其余的位则保持复位低电平；在第二个SA逻辑循环周期内，同理，B2在Q2高电平到来时先置“1”，等待Q3高电平到来后，由
的值决定B2最终的输出，其余位则依然保持复位低电平；第三与第四个SA逻辑循环周期与前述同理。
最终开关驱动寄存器的四位输出B1、B2、B3以及B4输入至D/A转换器中，控制其输出电压值，从图16中可看出，APD参考单元与APD工作单元经过CTIA转换后的输出电压差值在校正前为483.5mV，通过本实施例所设计的校正电路校正之后，差值缩减为4.7mV左右。
本发明设计了一种新型的面向线性模式APD阵列非均匀性的片上模拟校正电路，能够对各种原因所引起的阵列非均匀性进行校正，通过负反馈调节机制，将阵列中的其余单元输出信号校正至与参考单元相同，从而实现对阵列读出非均匀性的自适应校正。该校正电路主要包括翻转检测模块、逻辑模块、D/A转换器以及缓冲输出模块，能够实现与大型APD阵列的片上集成，为线性模式下的大规模APD阵列提供了有效的信号校正技术途径。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种面向线性APD阵列非均匀性的自适应校正电路，其特征在于，包括APD参考单元、APD工作单元、电容反馈式跨阻放大器CTIA1、电容反馈式跨阻放大器CTIA2、比较器Comp、翻转检测器、反相器F1、开关驱动寄存器、移位寄存器、D/A转换器和缓冲电路，所述APD参考单元和所述APD工作单元的偏置电压不同，其中，
所述APD参考单元的输出端连接所述电容反馈式跨阻放大器CTIA1的输入端，所述APD工作单元的输出端连接所述电容反馈式跨阻放大器CTIA2的输入端，所述电容反馈式跨阻放大器CTIA1的输出端连接所述比较器Comp的同相输入端，所述电容反馈式跨阻放大器CTIA2的输出端连接所述比较器Comp的反相输入端，所述比较器Comp的第一输出端和第二输出端连接所述翻转检测器的输入端，所述翻转检测器的输出端连接所述反相器F1的输入端，所述反相器F1的输出端连接所述开关驱动寄存器的第一输入端，所述移位寄存器的输出端连接所述开关驱动寄存器的第二输入端，所述开关驱动寄存器的输出端连接所述D/A转换器的输入端，所述D/A转换器的输出端连接所述缓冲电路的输入端，所述缓冲电路的输出端连接所述APD工作单元的输入端。
2.根据权利要求1所述的自适应校正电路，其特征在于，所述电容反馈式跨阻放大器CTIA1包括积分复位开关K1、积分电容Cint1和运算放大器A1，其中，
所述APD参考单元的输出端连接所述积分复位开关K1的第一端、所述积分电容Cint1的第一端和所述运算放大器A1的反相输入端，所述运算放大器A1的同相输入端连接Vref端，所述积分复位开关K1的第二端、所述积分电容Cint1的第二端和所述运算放大器A1的输出端连接所述比较器Comp的同相输入端。
3.根据权利要求1所述的自适应校正电路，其特征在于，所述电容反馈式跨阻放大器CTIA2包括积分复位开关K2、积分电容Cint2和运算放大器A2，其中，
所述APD工作单元的输出端连接所述积分复位开关K2的第一端、所述积分电容Cint2和所述运算放大器A2的反相输入端，所述运算放大器A2的同相输入端连接Vref端，所述积分复位开关K2的第二端、所述积分电容Cint2的第二端和所述运算放大器A2的输出端连接所述比较器Comp的反相输入端。
4.根据权利要求1所述的自适应校正电路，其特征在于，所述翻转检测器包括反相器F2、MOS管M1、MOS管M2、MOS管M3和MOS管M4，其中，
所述MOS管M1的源极连接VDD端，所述MOS管M1的栅极连接CLK端，所述MOS管M1的漏极和所述MOS管M2的漏极共同连接所述反相器F1的输入端，所述MOS管M2的栅极连接所述比较器Comp的第一输出端，所述MOS管M2的源极连接所述MOS管M3的漏极，所述MOS管M3的栅极连接所述反相器F2的输出端，所述反相器F2的输入端连接所述比较器Comp的第二输出端，所述MOS管M3的源极连接所述MOS管M4的漏极，所述MOS管M4的栅极连接CLK端，所述MOS管M4的源极连接GND端。
5.根据权利要求4所述的自适应校正电路，其特征在于，所述MOS管M1为PMOS管，所述MOS管M2、所述MOS管M3和所述MOS管M4为NMOS管。
6.根据权利要求1所述的自适应校正电路，其特征在于，所述移位寄存器包括5个D触发器，其中，
第一个所述D触发器的SET端连接Enable端、D端连接GND端、CLR端连接VDD端、Q端连接第二个所述D触发器的D端，且第一个所述D触发器的Q端和第二个所述D触发器的D端所输出的Q1信号输出至所述开关驱动寄存器，第二个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第三个所述D触发器的D端，且第二个所述D触发器的Q端和第三个所述D触发器的D端所输出的Q2信号输出至所述开关驱动寄存器，第三个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第四个所述D触发器的D端，且第三个所述D触发器的Q端和第四个所述D触发器的D端所输出的Q3信号输出至所述开关驱动寄存器，第四个所述D触发器的SET端连接VDD端、CLR端连接Enable端、Q端连接第五个所述D触发器的D端，且第四个所述D触发器的Q端和第五个所述D触发器的D端所输出的Q4信号输出至所述开关驱动寄存器，第五个所述D触发器的SET端连接VDD端、CLR端连接Enable端，第五个所述D触发器的Q端所输出的Q5信号输出至所述开关驱动寄存器，5个所述D触发器还共同连接至CLK端。
7.根据权利要求6所述的自适应校正电路，其特征在于，所述D触发器包括MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、反相器F3、反相器F4、反相器F5、反相器F6和反相器F7，其中，
所述MOS管M5的栅极和所述MOS管M8的栅极连接D端，所述MOS管M5的源极连接所述MOS管M9的源极和所述MOS管M14的源极，所述MOS管M5的漏极连接所述MOS管M6的源极，所述MOS管M6的栅极连接CLK端，所述MOS管M6的漏极和所述MOS管M7的漏极共同连接所述MOS管M9的栅极和所述MOS管M13的栅极，所述MOS管M7的栅极连接CLK信号的非信号
端，所述MOS管M7的源极连接所述MOS管M8的漏极，所述MOS管M8的源极连接所述MOS管M13的源极，所述MOS管M9的漏极连接所述MOS管M10的源极，所述MOS管M10的漏极、所述MOS管M11的漏极和所述MOS管M14的漏极共同连接至所述反相器F3和所述反相器F5的输入端，所述MOS管M10的栅极连接CLK信号的非信号
端，所述MOS管M11的栅极连接SET端，所述MOS管M11的源极连接所述MOS管M12的漏极，所述MOS管M12的栅极连接CLK端，所述MOS管M12的源极连接所述MOS管M13的漏极，所述MOS管M14的栅极连接SET端，所述反相器F3的输出端连接所述反相器F4的输入端，所述反相器F4的输出端连接Q端，所述反相器F5的输出端连接所述反相器F6的输入端，所述反相器F6的输出端连接所述反相器F7的输入端，所述反相器F7的输出端连接Qn端。
8.根据权利要求6所述的自适应校正电路，其特征在于，所述开关驱动寄存器包括MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22、MOS管M23、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29、MOS管M30、MOS管M31、MOS管M32、MOS管M33、MOS管M34、MOS管M35、MOS管M36、MOS管M37、MOS管M38和与非门，其中，
所述与非门的第一输入端连接采样信号SAMP的非信号
端，所述与非门的第二输入端连接所述移位寄存器的Q1信号输出端，所述与非门的输出端连接所述MOS管M15的栅极，所述MOS管M15的源极连接VDD端，所述MOS管M15的漏极、所述MOS管M16的漏极、所述MOS管M17的漏极和所述MOS管M18的源极连接所述D/A转换器的B1信号输入端，所述MOS管M16的栅极连接采样信号SAMP端，所述MOS管M16的源极连接GND端，所述MOS管M17的栅极连接所述移位寄存器的Q2信号输出端，所述MOS管M17的源极、所述MOS管M18的漏极和所述MOS管M19的漏极连接所述MOS管M20的漏极，所述MOS管M18的栅极连接Q2信号的非信号
端，所述MOS管M19的栅极连接Q1信号的非信号
端，所述MOS管M20的栅极连接反相器F2的输出信号Y的非信号
端，所述MOS管M20的源极连接GND端；
所述MOS管M21的源极连接VDD端，所述MOS管M21的栅极连接Q2信号的非信号
端，所述MOS管M21的漏极、所述MOS管M22的漏极、所述MOS管M23的漏极和所述MOS管M24的源极连接所述D/A转换器的B2信号输入端，所述MOS管M22的栅极连接采样信号SAMP端，所述MOS管M22的源极连接GND端，所述MOS管M23的栅极连接所述移位寄存器的Q3信号输出端，所述MOS管M23的源极、所述MOS管M24的漏极和所述MOS管M25的漏极连接所述MOS管M26的漏极，所述MOS管M24的栅极连接Q3信号的非信号
端，所述MOS管M25的栅极连接Q2信号的非信号
端，所述MOS管M26的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M26的源极连接GND端；
所述MOS管M27的源极连接VDD端，所述MOS管M27的栅极连接Q3信号的非信号
端，所述MOS管M27的漏极、所述MOS管M28的漏极、所述MOS管M29的漏极和所述MOS管M30的源极连接所述D/A转换器的B3信号输入端，所述MOS管M28的栅极连接采样信号SAMP端，所述MOS管M28的源极连接GND端，所述MOS管M29的栅极连接所述移位寄存器的Q4信号输出端，所述MOS管M29的源极、所述MOS管M30的漏极和所述MOS管M31的漏极连接所述MOS管M32的漏极，所述MOS管M30的栅极连接Q4信号的非信号
端，所述MOS管M31的栅极连接Q3信号的非信号
端，所述MOS管M32的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M26的源极连接GND端；
所述MOS管M33的源极连接VDD端，所述MOS管M33的栅极连接Q4信号的非信号
端，所述MOS管M33的漏极、所述MOS管M34的漏极、所述MOS管M35的漏极和所述MOS管M36的源极连接所述D/A转换器的B4信号输入端，所述MOS管M34的栅极连接采样信号SAMP端，所述MOS管M34的源极连接GND端，所述MOS管M35的栅极连接所述移位寄存器的Q5信号输出端，所述MOS管M35的源极、所述MOS管M36的漏极和所述MOS管M37的漏极连接所述MOS管M38的漏极，所述MOS管M36的栅极连接Q5信号的非信号
端，所述MOS管M37的栅极连接Q4信号的非信号
端，所述MOS管M38的栅极连接所述反相器F2的输出信号Y的非信号
端，所述MOS管M38的源极连接GND端。
9.根据权利要求8所述的自适应校正电路，其特征在于，所述D/A转换器包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、反馈电阻RF、单刀双掷开关S0、单刀双掷开关S1、单刀双掷开关S2、单刀双掷开关S3和求和放大器，其中，
所述电阻R1的第一端连接所述电阻R2的第一端和所述电阻R3的第一端，所述电阻R1的第二端、所述单刀双掷开关S0的第一不动端口、所述单刀双掷开关S1的第一不动端口、所述单刀双掷开关S2的第一不动端口和所述单刀双掷开关S3的第一不动端口均接地、同时均连接所述求和放大器的同相输入端，所述电阻R2的第二端连接所述单刀双掷开关S0的动端接口，所述电阻R3的第二端连接所述电阻R4的第一端和所述电阻R5的第一端，所述电阻R4的第二端连接所述单刀双掷开关S1的动端接口，所述电阻R5的第二端连接所述电阻R6的第一端和所述电阻R7的第一端，所述电阻R6的第二端连接所述单刀双掷开关S2的动端接口，所述电阻R7的第二端连接所述电阻R8的第一端和VREF端，所述电阻R8的第二端连接所述单刀双掷开关S3的动端接口，所述单刀双掷开关S0的第二不动端口、所述单刀双掷开关S1的第二不动端口、所述单刀双掷开关S2的第二不动端口和所述单刀双掷开关S3的第二不动端口均连接所述求和放大器的反相输入端，所述单刀双掷开关S0的动端接口、所述单刀双掷开关S1的动端接口、所述单刀双掷开关S2的动端接口和所述单刀双掷开关S3的动端接口分别连接B1信号输入端、B2信号输入端、B3信号输入端和B4信号输入端，所述反馈电阻RF的第一端连接所述求和放大器的反相输入端，所述反馈电阻RF的第二端连接所述求和放大器的输出端，所述求和放大器的输出端连接所述缓冲电路的输入端。
10.根据权利要求1所述的自适应校正电路，其特征在于，所述缓冲电路包括MOS管M39、MOS管M40、MOS管M41、MOS管M42和MOS管M43，其中，
所述MOS管M39的源极连接VDD端，所述MOS管M39的栅极连接Vb端，所述MOS管M39的漏极连接所述MOS管M40的源极和所述MOS管M41的源极，所述MOS管M40的栅极连接所述D/A转换器的输出端，所述MOS管M40的漏极、所述MOS管M42的漏极和所述MOS管M42的栅极连接所述MOS管M43的栅极，所述MOS管M41的栅极、所述MOS管M41的漏极和所述MOS管M43的漏极连接所述APD工作单元的输入端，所述MOS管M42的源极和所述MOS管M43的源极连接GND端。
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