CN113366513A - 用于测量后的量子位频率修改的柱凸块 - Google Patents

用于测量后的量子位频率修改的柱凸块 Download PDF

Info

Publication number
CN113366513A
CN113366513A CN202080011615.8A CN202080011615A CN113366513A CN 113366513 A CN113366513 A CN 113366513A CN 202080011615 A CN202080011615 A CN 202080011615A CN 113366513 A CN113366513 A CN 113366513A
Authority
CN
China
Prior art keywords
chip
qubit
metal
test
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080011615.8A
Other languages
English (en)
Inventor
N·T·布朗
J·B·赫兹博格
E·P·柳安多斯基
罗载雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN113366513A publication Critical patent/CN113366513A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/70—Quantum error correction, detection or prevention, e.g. surface codes or magic state distillation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Measuring Frequencies, Analyzing Spectra (AREA)

Abstract

根据本发明的一个实施例，一种生产量子计算机芯片的方法包括在结合到测试插入器芯片的量子位芯片的操作温度处，对于量子位芯片上的量子位，在量子位芯片上执行频率测量。该方法还包括在执行频率测量之后拉动量子位芯片以与测试插入器芯片分开，以及在拉动量子位芯片以与测试插入器芯片分开之后修改量子位的子集的频率。该方法进一步包括在修改量子位的子集的频率之后将该量子位芯片结合到器件插入器芯片。

Description

用于测量后的量子位频率修改的柱凸块
背景技术
本发明涉及生产量子计算机芯片的方法和所生产的芯片，并且更具体地涉及生产量子计算机芯片的方法，包括对所生产的芯片进行测量后量子位频率修改。
当制造固定频率的量子位transmons时，它们的实际频率自然地稍微从目标频率偏离。因此，对于具有多个固定频率量子位的芯片，量子位的群体将存在着固有频率扩散，该固有频率扩散太高而无法可靠地允许每对量子位之间的交叉谐振门的操作。频率扩展导致“频率冲突”，其中一对量子位之间的不期望的ZZ相互作用太大地执行交叉谐振门，或者由于一对量子位之间的大的失谐而导致缓慢的交叉谐振门。测量后退火和光刻修改可以通过改变约瑟夫逊结电感或电容来修改量子位频率，例如通过去除电介质。然而，测量后频率修改经常需要在量子位芯片与读出电路(或其部分)一起装配在基板上之后访问量子位芯片上的量子位。随着量子处理器向高密度发展，倒装芯片到芯片凸块结合变得必要。量子位芯片可以是结合到一个插入器芯片上的倒装芯片以便在该量子位芯片上执行测量，并且可以形成量子计算机芯片。然而，目前，一旦量子位芯片是结合到插入器芯片上的倒装芯片，则不再可能访问量子位芯片来执行频率修改。
发明内容
根据本发明的一个实施例，一种生产量子计算机芯片的方法包括在结合到测试插入器芯片的量子位芯片的工作温度处，针对该子位芯片上的量子位，在量子位芯片上执行频率测量。该方法还包括在执行频率测量之后，拉动量子位芯片以与测试插入器芯片分开，以及在拉动量子位芯片以与测试插入器芯片分开之后修改量子位的子集的频率。该方法进一步包括在修改量子位的子集的频率之后将该量子位芯片结合到器件插入器芯片。
该方法通过在芯片已经冷却并且在低温下已经执行测量之后提供对量子位芯片的访问来支持量子位频率的测量后修改。低温频率测量比预测频率的室温测量更准确，并且允许顺序地精确的量子位频率修改，从而防止量子位之间的频率冲突。
附图说明
图1是示出了根据本发明的一个实施方案的生产量子计算机芯片的一种方法的流程图。
图2是根据本发明的一个实施方案的量子位芯片的示意图。
图3是根据本发明实施例的测试插入器芯片的示意图。
图4是根据本发明的实施例的结合的量子位芯片和测试插入器芯片的示意图。
图5是根据本发明实施例的器件插入器芯片的示意图。
图6是根据本发明的实施例的结合的量子位芯片和器件插入器芯片的示意图。
图7是根据本发明的一个实施方案的量子位芯片的示意图。
图8是结合到测试插入器的量子位芯片的示意图。
图9是根据本发明实施例的器件插入器芯片的示意图。
图10是结合到器件插入器芯片的量子位芯片的示意图。
图11是根据本发明的一个实施例的量子位芯片的示意图。
图12是结合到测试插入器芯片1202的量子位芯片的示意图。
图13是根据本发明实施例的器件插入器芯片的示意图。
图14是结合到器件插入器芯片1402的量子位芯片的示意图。
图15是未结合的量子位芯片和插入器芯片的示意图。
图16是结合的量子位芯片和插入器芯片的示意图。
图17是在量子位芯片已经结合到测试插入器芯片并从测试插入器芯片拉开之后量子位芯片上的金属柱的图像。
图18是结合到插入器芯片的量子位芯片的示意图。
图19是具有金色柱和量子位的量子位芯片的示意图。
图20是具有测试焊料凸块的测试插入器芯片的示意图。
图21是结合到测试插入器芯片的量子位芯片的示意图。
图22是在结合到器件插入器芯片之前的量子位芯片的示意图。
图23是在结合到量子位芯片之前的器件插入器芯片的示意图。
图24是结合到器件插入器芯片的量子位芯片的示意图。
具体实施方式
参考图1，产生量子计算机芯片的方法100包括提供量子位芯片102，以及提供具有读出电路的至少一部分的测试插入器芯片104。方法100还包括将量子位芯片结合到测试插入器芯片106，并且将结合的量子位芯片和测试插入器芯片冷却到量子位芯片的操作温度108。在一些实施方案中，多于一个量子位芯片可以被结合在一个测试插入器芯片上。方法100还包括使用读出电路对冷却的结合量子位芯片和用于量子位芯片上的量子位的测试插入器芯片执行频率测量110。方法100进一步包括在执行频率测量110之后，拉动量子位芯片以与测试插入器芯片分开114。方法100进一步包括在接动量子位芯片以与测试插入器芯片分开114之后，修改量子位的子集的频率116，并且在修改量子位的子集的频率116之后，将量子位芯片结合到器件插入器芯片118。在一些实施方案中，多于一个量子位芯片可以被结合在器件插入器芯片上。
根据本发明的一个实施方案，该方法不包括提供量子位芯片102，提供测试插入器芯片104，将量子位芯片结合到测试插入器芯片106，以及冷却结合的量子位芯片和测试插入器芯片108。例如，量子位芯片和测试插入器芯片可以预先制造和结合，例如，由制造商制造和结合。因此，该方法可以在结合到测试插入器芯片的量子位芯片上执行频率测量110。
如本文所使用的，量子位芯片是包括基板和形成在基板上的至少一个量子位(qubit)的芯片。在一些实施方案中，量子位可以是一个超导量子位。量子位可以包括例如一个或多个约瑟夫逊结。在一些实施例中，量子位可以是transmon。在一些实施例中，量子位芯片包括形成在基板上的超导布线。量子位芯片可以包括形成在超导布线上的薄凸块下金属(UBM)焊盘，该焊盘由于邻近效应而变为超导的。在一些实施例中，量子位芯片包括读出谐振器或读出谐振器的一部分。
如本文所使用的，插入器芯片是包括基板和形成在基板上的超导布线的芯片。该插入器芯片可包含至少一薄UBM焊盘，其被布置于金属互连上，其借助于邻近效应而变成超导。在一些实施例中，插入器芯片包括读出电路。例如，读出电路可以是读出谐振器或读出谐振器的一部分。插入器芯片可以是用于测试量子位的测试插入器，或者是要被并入量子计算设备中的设备插入器芯片。在一些实施例中，器件插入器芯片是重复使用的测试插入器芯片。在一些实施例中，器件插入器芯片经由冷焊结合到量子位芯片。
在量子计算设备中，量子位通过物理连接彼此耦合，例如，电容性地或通过耦合到共面波导总线。随着耦合量子位的数量增加，量子位芯片上的空间变成限制因素。将所述读出谐振器或所述读出谐振器的一部分移动到所述插入器芯片使得能够在所述量子位芯片上形成更多量子位。由于这对于器件插入器芯片是正确的，所以对于测试插入器芯片也必须是正确的。
拉动量子位芯片以与测试插入器芯片分开意味着将力施加到量子位芯片和测试插入器芯片中的至少一个，以将量子位芯片与测试插入器芯片物理地分离。该拉动将导致量子位芯片上的柱与测试插入器芯片上的焊料凸块之间的结合的断开。然而，在拉动之后，来自焊料凸块的一些焊料材料可能保持附着到柱。拉出不需要量子位芯片的化学处理或退火。因此，量子位芯片和插入器芯片被分离，同时避免对量子位芯片上的量子位的损坏。
量子位可以工作的低温被定义为充分低于所涉及的超导体的临界温度和对应于量子位跃迁频率的温度的温度。对于量子位存在两个相关的温度尺度：组成量子位的超导体的临界温度(Tc)，以及与量子位的温度相对应的热能(kB T)。Tc是相关的，因为金属是正常的并且在该温度以上是电阻性的。此外，准粒子密度随着低于Tc的温度而下降。kB T必须远小于对应于量子位转变频率(hf)的能量，以便热波动不会引起太多的脱散。根据本发明的实施例，足够低的温度是Tc和与量子位跃迁频率相对应的温度的较低者的一小部分的温度。小部分可以是例如约1/10、1/15或1/20。根据本发明的实施例，如果临界温度是1.2K并且量子位转变频率对应于250mK的温度，则小于20mK的温度可以是足够低的。
量子位的频率对应于该量子位被用于计算的两个状态之间的跃迁能量。量子位具有两个量子态，这两个量子态在能量上充分分离和/或与任何附加量子态去耦合，使得量子位在操作条件下近似为双量子态结构。两个状态之间的跃迁能量是定义了量子位的频率的固定量。对于一些量子位，跃迁能量仍然可以被修改，例如，用激光器对量子位进行退火。
方法100实现了频率修改反馈的潜力，因为在量子位的频率已经被测量之后，方法提供对量子位芯片上形成的约瑟夫逊结的访问。可以使用目前存在的或将来开发的任何常规方法来修改量子位。量子位的非光刻修改可以通过对约瑟夫逊结进行激光退火和/或对介电或导电材料的激光烧蚀、摩擦修改(即，利用纳米压痕器)或通过硬掩模进行干法蚀刻来执行。也可使用光刻方法。特别地，可以采用具有厚抗蚀剂和低烘烤温度的光刻方法。也可使用软石蜡液。可以使用图案化可以大于100μm的负性抗蚀剂，例如用于旋涂或喷涂抗蚀剂的SU-8、KMPR和JSR。也可以通过喷射和用直写激光曝光来使用正性抗蚀剂。这将允许使用更薄的抗蚀剂，这将防止柱凸块被覆盖。而且，正性抗蚀剂可以具有较低的烘烤温度。
直接访问量子位表面使得能够进行检查，例如表面上的结或其它结构的显微镜检查或电阻测量，以确认该修饰。在不访问约瑟夫逊结的情况下，量子位频率仅通过穿透插入器(上方)或量子位基板(下方)而不引起不期望的损坏的技术被修改。与如果去除插入器并且量子位表面是直接可访问的情况相比，这种技术将更加困难、有限并且不精确。
通过插入器芯片执行激光退火要求插入器芯片具有透明基板或加工窗口。透明基板或加工窗口可能需要额外的制造步骤。此外，透明基板可以引入降低量子位相干性和可靠性的两级系统。加工窗口具有应力集中和处理问题，这降低了相干性和可靠性。
或者，可以使用背对称量子位芯片频率修改来修改量子位频率，这需要减薄量子位管芯。变薄的量子位管芯易于应力集中和处理问题，其可能负面地影响相干性和可靠性。
相反，方法100不产生相干性或可靠性惩罚。此外，方法100使得能够实现比其它方法更准确的最终约瑟夫逊结频率预测。量子位的频率可以例如通过激光退火或烧蚀基于冷温频率辐射来修改。然而，本发明的广泛概念不限于量子位的仅激光修改。室温(RT)约瑟夫逊结电阻作为量子位频率预测器，由于固有相关误差和电容器制造公差，不够准确以保证没有频率碰撞。表1示出了在一个共同拓扑的逐渐更大的实现中布置的具有24、28、54和73个量子位的量子位芯片的屈服预测。这些数字指示在实现功能量子位芯片之前测试了多少芯片。
表1：产量预测
Figure BDA0003187011010000061
Figure BDA0003187011010000071
一旦量子位被筛选，具有适当RT电阻图案的芯片将被结合并冷却。结果，无量子位修改(第3行至最后一行)与没有对结的可访问性(第2行至最后一行)相同。这与在室温下筛选芯片的数目的情况相反，因为如果不能进行测量后的修改，则对RT电阻条件有更严格的要求。例如，对于54Q芯片，对于在RT处看起来“尽可能好”的每个芯片，一旦量子位被测量，只有一个将证明没有冲突。给定由制造引起的严格随机量子位频率，＞10k芯片(远大于用于模拟表1中的日期的尝试的数量)被需要以便找到RT处看起来在“尽可能好”的芯片。作为另一个例子，给定在冷却前在RT处调谐的适度的能力，需要6k到18k的芯片以便找到其电阻在RT处适于调谐成“尽可能好的”RT配置的芯片。相反，如果仅产生一个在RT处“尽可能好的”的芯片，然后被冷却、频率测量、加温、拉取以及修改量子位频率，根据本发明的实施例的方法可以几乎保证零冲突。因此，表的最后一行是“1”。
如最后两行所示，对于24量子位芯片，方法100将测试芯片的数目从9减少到1，对于73量子位芯片，将测试芯片的数目从1000减少到1。方法100包括将结合的量子位芯片和测试插入器芯片冷却到量子位可以工作的低温，使得能够进行精确的频率测量。在芯片被加热之后，使用该频率测量来执行量子位的高精确频率修改。基于量子位的已知和测量的频率来调谐量子位比基于室温的估计来调谐量子位精确得多。
方法100使得量子位芯片能够从插入器芯片进行多次结合和解除结合，而无需量子位芯片的化学处理或全局退火。方法100与金属凸块形成谐振器的一部分的情况兼容。方法100允许光刻或光刻结果修改(即激光退火或烧蚀)而留下完整的柱状凸块，并且显著地增加了获得数量上超过50个量子位尺度的量子处理器的可能性，其中所有双量子位门起作用。
参考图2，量子位芯片200包括至少一个金属焊盘202和形成在至少一个金属焊盘202上的金属柱204。根据本发明的一个实施方案，量子位芯片200进一步包括量子位基板206，以及在量子位基板206上形成的超导布线208。金属焊盘202可以形成在超导布线208上。虽然量子位芯片200包括量子位，但是图2中没有示出量子位，图2中所示的配置可以用于非关键的接地凸块。
参照图3，测试插入器芯片300包括至少一个金属焊盘302和形成在至少一个金属焊盘302上的测试焊料凸块304。根据本发明的实施例，测试插入器芯片300还包括插入器基板306和形成在插入器基板306上的起导布线308。金属焊盘302可以形成在超导布线308上。
根据本发明的实施例，在图1的方框106中将量子位芯片结合到测试插入器芯片包括将在至少一个量子位芯片上形成的金属柱结合到在测试插入器芯片上形成的测试焊料凸块。图4是根据本发明的实施例的结合的量子位芯片400和测试插入器芯片402的示意图。形成在量子位芯片400上的金属柱404被结合到形成在测试插入器芯片402上的测试焊料凸块406。金属焊盘410显著大于金属柱404，以便能够在焊接凸块406和金属焊盘410之间进行超导互连。
参考图5，器件插入器芯片500包括至少一个金属焊盘502和形成金属焊盘502的器件焊料凸块504。根据本发明的实施例，器件插入芯片500还包括插入器基板506，以及形成在插入器基板506上的超导布线508。金属焊盘502可以形成在超导布线508上。器件焊料凸块504可以大于测试焊料凸块，使得新焊料可以接触量子位芯片上的金属焊盘，例如图2中的量子位芯片200上的金属焊盘202。
根据本发明的实施例，在图1的块118中将量子位芯片结合到器件插入器芯片上包括将形成在量子位芯片上的金属柱结合到形成在器件插入器芯片上的器件焊料凸块。图6是根据本发明的实施例的结合的量子位芯片600和器件插入器芯片602的示意图。形成在量子位芯片600上的金属柱604结合到形成在器件插入器芯片602上的器件焊料凸块606。器件焊料凸块606可以比测试焊料凸块接触金属焊盘610的更大部分。器件焊料凸块606和金属焊盘610可以被设计为使得整个金属焊盘610用焊料封装。
根据本发明的实施例，测试焊料凸块接触其上形成有金属柱的金属焊盘的第一区域，并且器件焊料凸块接触其上形成有金属柱的金属焊盘的第二区域。第二区域的至少一部分与第一区域不同。例如，图4中的测试焊料凸块406接触金属焊盘410的第一区域408，金属柱404形成在金属焊盘410上。图6中的器件焊料凸块606接触其上形成有金属柱604的金属焊盘610的第二区域608。第二区域608的至少一部分不同于第一区域。例如，第二区域可以大于第一区域。因为器件焊料凸块606从金属柱604延伸得比测试焊料凸块406从金属柱404延伸得更远，所以器件焊料凸块606接触金属焊盘610的先前未被测试焊料凸块406接触的区域。
参考图7，量子位芯片700，除了第一金属柱702之外，还包括形成在金属焊盘706上的第二金属柱704。这种配置可以用于关键接地和/或信号凸块，以提高可靠性和产量。金属焊盘706显著大于第一金属柱702和第二金属柱704，以便实现焊料和金属焊盘706之间的超导互连。
当量子位芯片结合到测试插入器芯片时，仅金属柱中的一个结合到测试插入器芯片。图8是结合到量子位芯片802的测试插入器芯片800的示意图。测试插入器芯片800具有测试插入器凸块804，其被结合到第一金属柱806。第二金属柱808没有被结合。
在从量子位芯片800拉离插入器芯片802和修改量子位芯片上的量子位的频率之后，根据本发明的实施例的方法包括将量子位芯片800结合到具有两个器件焊料凸块的器件插入器芯片。图9是根据本发明实施例的器件插入器芯片900的示意图。除了第一金属焊盘902和第一器件焊料凸块904之外，器件插入器芯片900还包括第二金属焊盘906和形成在第二金属焊盘906上的第二器件焊料凸块908。一个凸块可以用于屏蔽结合到测试焊料凸块的金属柱，而另一个凸块可以用作主信号或接地互连。器件焊料凸块的尺寸可以大于测试焊料凸块的尺寸，使得新焊料可以接触在量子位芯片上形成的金属焊盘。
图10是结合到器件插入器芯片1002的量子位芯片1000的示意图。第一金属柱1004结合到第一器件焊料凸块1006，第二金属柱1008结合到第二器件焊料凸块1010。第一器件焊料凸块1006可以接触图8中的测试焊料凸块804没有接触的金属焊盘1012的区域。第一金属柱1004结合到第一器件焊料凸块1006，以防止在第一金属柱1004是电阻性的情况下的损耗。
参考图11，量子位芯片1100，除了金属柱1102之外，还包括形成在每个金属焊盘1106上的至少一个金属电镀柱1104。这种配置可以用于关键接地和/或信号凸块，以提高可靠性和产量。金属焊盘1106显著大于金属柱1102和金属电镀柱1104，以便实现焊料和金属焊盘1106之间的超导互连。
根据本发明实施例的方法包括将金属柱1102结合到测试插入器芯片上的测试焊料凸块，但不将金属电镀柱1104结合到测试插入器芯片。图12是结合到测试插入器芯片1202的量子位芯片1200的示意图。量子位芯片1200包括金属柱1204和形成在金属焊盘1208上的金属电镀柱1206。根据实施例的方法包括将金属柱1204结合到测试焊料凸块1210。金属电镀柱1206保持未结合。
在将插入器芯片1202拉离量子位芯片1200并且修改量子位芯片1200上的量子位的频率之后，根据本发明的一个实施方案的方法包括将量子位芯片1200结合到具有两个器件焊料凸块的器件插入器芯片。图13是根据本发明实施例的器件插入器芯片1300的示意图。除了第一金属焊盘1302和形成在第一金属焊盘1302上的第一器件焊料凸块1304之外，器件插入器芯片1300还包括至少一个第二金属焊盘1306和形成在第二金属焊盘1306上的第二器件焊料凸块1308。第二器件焊料凸块1308可以具有比第一器件焊料凸块1304更大的体积，以便跨越从第二金属焊盘1306到金属电镀柱的距离。第一器件焊料凸块1304和第二器件焊料凸块1308都可以大于测试焊料凸块，使得新的焊料可以接触在量子位芯片上形成的金属焊盘。
图14是结合到一个器件/写入器芯片1402上的量子位芯片1400的示意图。根据本发明的实施例，除了将金属柱1404结合到第一器件焊料凸块1406之外，方法包括将形成在量子位芯片1400上的金属电镀柱1408与形成在器件插入器芯片1402上的第二器件焊料凸块1410结合。将金属柱1404结合到第一器件焊料凸块1406可以防止损耗。
根据本发明的实施例，量子位芯片包括多个金属柱，测试插入器芯片包括多个测试焊料凸块，并且器件插入器芯片包括多个器件焊料凸块。图15是未结合的量子位芯片1500和插入器芯片1502的示意图。量子位芯片包括多个金属柱1504、1506。插入器芯片1502包括多个焊料凸块1508、1510。插入器1502可以是测试插入器芯片或器件插入器芯片的示例。
图16是结合的量子位芯片1600和插入器芯片1602的示意图。在图16中，插入器芯片1602上的焊料凸块的数量等于量子位芯片1600上的金属柱的数量。然而，本发明的实施例不限于相等数目的焊料凸块和金属柱。例如，根据本发明的实施例，形成在测试插入器芯片上的测试焊料凸块的数量小于量子位芯片上的金属柱的数量。在该实施例中，将量子位芯片结合到测试插入器芯片包括将多个金属柱的子集结合到多个测试焊料凸块。减少测试插入器芯片和量子位之间的结合的数量使得在拉出期间从测试插入器芯片分离量子位芯片更容易。在本发明的实施例中，每个金属柱结合到形成在器件插入器芯片上的器件焊料凸块。
根据本发明的实施例，包括多个测试焊料凸块的测试插入器芯片被重新用作包括多个器件焊料凸块的器件插入器芯片。例如，该方法可包括从测试插入器芯片上清除测试焊料凸块，并通过回流在清除的测试插入器芯片上形成器件焊料凸块。因为测试插入器芯片不包括约瑟夫逊结，所以它可以经受化学清洗、蚀刻等。相反，如果以对它们应用清洁过程，在量子位芯片上形成的约瑟夫逊结对于处理敏感并且可能是损坏的。图17是在量子位芯片已经结合到测试插入器芯片并从测试插入器芯片拉开之后量子位芯片上的金属柱的图像。如图17所示，金属柱是完整的，并且可以结合到形成在器件插入器芯片上的器件插入器凸块。
根据本发明的实施例，所述量子位芯片还包括多个金属电镀柱。将量子位芯片结合到测试插入器芯片包括将多个金属层结合到多个测试焊料凸块。将所述量子位芯片键合到所述器件插入器芯片包括将所述多个金属电镀柱结合到所述多个器件焊料凸块中的第一多个器件焊料凸块，以及将所述多个金属电镀柱结合到所述多个器件焊料凸块中的第二多个器件焊料凸块。
根据本发明的一个实施方案，根据本文描述的方法生产一种量子计算机芯片。根据本发明的实施例，量子位芯片包括至少一个金属焊盘和形成在每个金属焊盘上的金属柱，测试插入器芯片包括至少一个金属焊盘和形成在每个金属焊盘上的测试焊料凸块，并且器件插入器芯片包括至少一个金属焊盘和形成在每个金属焊盘上的器件焊料凸块。形成在量子位芯片上的金属柱结合到形成在器件插入器芯片上的器件焊料凸块，以形成量子计算机芯片，如图6所示。
根据本发明的实施例，测试焊料凸块由超导材料形成，并且器件焊料凸块由超导材料形成。表2示出了根据本发明的实施例的材料特性。
表2：材料特性
Figure BDA0003187011010000121
Figure BDA0003187011010000131
√＝超导
×＝不需要超导
如表2所示，量子位芯片上的金属柱以及插入器芯片上相应的插入器焊料凸块可以由超导材料形成。然而，本发明的实施例不限于由超导材料形成的柱和凸块，也不限于表2中所示的材料特性。表2所示的材料特性作为例子提供。根据本发明的实施例，柱形凸块是金，焊料凸块是铟。根据本发明的实施例，金属焊盘是Au/Pd/Ti。本发明的广泛概念并不仅限于这些实施例。
根据本发明的实施例，根据本文所述的方法生产的量子计算机芯片还包括量子位芯片，所述量子位芯片具有形成在每个金属焊盘上的第二金属柱，并且所述器件插入器芯片还包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊料凸块。如图10中示意性地示出的，第二金属柱结合到第二器件焊料凸块。
根据本发明的实施例，根据本文所述的方法生产的量子计算机芯片还包括量子位芯片，量子位芯片还具有形成在每个金属焊盘上的至少一个金属电镀柱，并且器件插入器芯片还包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊料凸块。如图14中示意性地示出的，金属电镀柱结合到第二器件焊料凸块。
根据本发明的实施例，方法100还包括在将量子位芯片结合到测试插入器芯片之前，执行跨越量子位芯片上形成的约瑟夫逊结的电阻测量。这可以在室温或更冷的温度下进行。根据本发明的实施例，方法100还包括将结合的量子位芯片和测试插入器芯片加热到可以执行修改频率的温度。
根据本发明的实施例，根据本文描述的方法生产的量子计算机芯片包含量子位芯片和器件插入器芯片，其中量子位芯片的一部分和器件插入器芯片的一部分形成读出谐振器。例如，量子位芯片的一部分和器件插入芯片的一部分可以与形成具有在量子位芯片上形成的电容器和在器件插入器上形成的电感器的集总元件谐振(图24)，因为只有一个初始测试是预期的(表1)，并且该方法可以使用不同样式的谐振器，例如，测试插入芯片上的更大的分布式谐振器，其中读出谐振器可以被多路复用到单个馈线上(图21)，因为空间不太重要，所以可以使用。然后，较小的集总元件谐振器可以用于最终的量子计算芯片，其中每个谐振器需要单独地连接到控制和/或测量仪器。
图18是结合到插入器芯片1802的量子位芯片1800的示意图。根据本发明的实施例，金属柱1804是超导的。如果金属柱1804不是超导的，则焊料凸块1806接触金属板1808的距离dS-S被设计为远大于焊料凸块材料的相干长度。根据本发明的实施例，金属板1808是固有超导的。如果金属板1808不是固有超导的，则金属板1808的厚度t被设计为足够小，以便于通过近端效应促进焊料凸块1806和超导布线1810之间的超导互连。
图19是具有金柱1902和量子位1904的量子位芯片1900的示意图。图20是具有测试焊料凸块2002的测试插入器芯片2000的示意图。测试插入器芯片2000还包括λ/4读出谐振器2004和用于复用的共面波导馈线2006。为了测试量子位频率，控制和读出可以通过馈线2006被多路复用，简化了测量设置。图21是结合到测试插入器芯片的量子位芯片的示意图。测试插入器芯片具有比量子位芯片更少的凸块以辅助拉取。
图22是在结合到器件插入器芯片之前的量子位芯片2000示意图。对于最终的量子计算机芯片，每个量子位具有单独的控制，这是交叉谐振门所需要的，而不是使用多路复用控制。量子位芯片2200包括读出谐振器的电容部分2202。图23是在结合到量子位芯片之前的器件插入器芯片2300的示意图。器件插入器芯片2300包括读出谐振器的电感部分2302。图24是结合到器件插入器芯片的量子位芯片的示意图。读出谐振器的电容性和电感性部分在最终的量子计算机芯片中形成完整的读出谐振器。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离本发明范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择这里使用的术语是为了最好地解释本发明的原理、实际应用或对市场上发现的技术改进，或者使本领域的其他普通技术人员能够理解本发明。

Claims (24)

1.一种生产量子计算机芯片的方法，包括：
在被结合到测试插入器芯片的量子位芯片的操作温度处，对于所述量子位芯片上的量子位，执行对所述量子位芯片的频率测量；
在执行所述频率测量之后，拉动所述量子位芯片以与所述测试插入器芯片分开；
在拉动所述量子位芯片以与所述测试插入器芯片分开之后修改量子位的子集的频率；以及
在修改所述量子位的子集的频率之后，将所述量子位芯片结合到器件插入器芯片。
2.根据权利要求1所述的方法，其中所述器件插入器芯片是重复使用的所述测试插入器芯片。
3.根据权利要求1所述的方法，还包括：
在执行所述频率测量之前，将所述量子位芯片结合到所述测试插入器芯片；以及
将结合的所述量子位芯片和所述测试插入器芯片冷却至所述量子位芯片的所述操作温度。
4.根据权利要求3所述的方法，其中所述量子位芯片包括至少一个金属焊盘和形成在每个金属焊盘上的金属柱，
其中所述测试插入器芯片包括至少一个金属焊盘以及形成在每个金属焊盘上的测试焊料凸块，
其中所述器件插入器芯片包括至少一个金属焊盘以及形成在每个金属焊盘上的器件焊料凸块，
其中将所述量子位芯片结合到所述测试插入器芯片包括将形成在所述量子位芯片上的所述金属柱结合到形成在所述测试插入器芯片上的所述测试焊料凸块，以及
其中将所述量子位芯片结合到所述器件插入器芯片包括将形成在所述量子位芯片上的所述金属柱结合到形成在所述器件插入器芯片上的所述器件焊料凸块。
5.根据权利要求4所述的方法，其特征在于，所述测试焊料凸块接触在其上所述金属柱被形成的所述金属焊盘的第一区域，以及
其中所述器件焊料凸块接触在其上所述金属柱被形成的所述金属焊盘的第二区域，所述第二区域的至少一部分不同于所述第一区域。
6.根据权利要求4所述的方法，其中所述量子位芯片还包括形成在每个金属焊盘上的第二金属柱，并且所述器件插入器芯片还包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊料凸块，
所述方法还包括将形成在所述量子位芯片上的所述第二金属柱结合到形成在所述器件插入器芯片上的所述第二器件焊料凸块。
7.根据权利要求4所述的方法，其中所述量子位芯片还包括形成在每个金属焊盘上的至少一个金属电镀柱，并且所述器件插入器芯片还包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊料凸块，
所述方法还包括将形成在所述量子位芯片上的所述金属电镀柱结合到形成在所述器件插入器芯片上的所述第二器件焊料凸块。
8.根据权利要求4所述的方法，
其中所述量子位芯片包括多个金属柱，
其中所述测试插入器芯片包含多个测试焊料凸块，以及
其中所述器件插入器芯片包括多个器件焊料凸块。
9.根据权利要求8所述的方法，其中所述多个测试焊料凸块中的测试焊料凸块的数目小于所述多个金属柱中的金属柱的数目，
其中所述多个测试焊料凸块中之测试焊料凸块的所述数目小于所述多个器件焊料凸块中的器件焊料凸块的数目，
其中将所述量子位芯片结合到所述测试插入器芯片包括将所述多个金属柱的子集结合到所述多个测试焊料凸块，以及
其中将所述量子位芯片结合到所述器件插入器芯片包括将所述多个金属柱结合到所述多个器件焊料凸块。
10.根据权利要求9所述的方法，其中每个器件焊料凸块的尺寸大于每个测试焊料凸块的尺寸。
11.根据权利要求10所述的方法，其中所述器件插入芯片是重复使用的所述测试插入器芯片，所述方法还包括在所述拉动之后从所述测试插入器芯片去除所述测试焊料凸块，以及在所述测试插入芯片上形成所述多个器件焊料凸块。
12.根据权利要求8所述的方法，其中所述量子位芯片还包括多个金属电镀柱，
其中将所述量子位芯片结合到所述测试插入器芯片包括将所述多个金属柱结合到所述多个测试焊料凸块，并且
其中将所述量子位芯片结合到所述器件插入器芯片包括将所述多个金属柱结合到所述多个器件焊料凸块中的第一多个器件焊料凸块，以及将所述多个金属电镀柱结合到所述多个器件焊料凸块中的第二多个器件焊料凸块。
13.根据权利要求12所述的方法，其中器件焊料凸块的数量和尺寸大于所述最接近的焊料凸块的数量和尺寸。
14.根据权利要求13所述的方法，其中所述器件插入芯片是重复使用的所述测试插入器芯片，所述方法还包括在所述拉动之后从所述测试插入器芯片去除所述测试焊料凸块，以及在所述测试插入芯片上形成所述多个器件焊料凸块。
15.根据权利要求13所述的方法，还包括在将所述量子位芯片结合到所述测试插入器芯片之前，执行跨形成在所述量子位芯片上的约瑟夫逊结的电阻测量。
16.根据权利要求13所述的方法，还包括将结合的所述量子位芯片和测试插入器芯片加热到执行修改所述频率的温度。
17.一种量子计算机芯片，其根据权利要求1所述的方法生产。
18.根据权利要求17所述的量子计算机芯片，其中所述量子位芯片包括至少一个金属焊盘以及形成在每个金属焊盘上的金属柱，
其中所述测试插入器芯片包括至少一金属焊盘以及形成在每个金属焊盘上的测试焊料凸块，
其中所述器件插入器芯片包含至少一金属焊盘以及形成在每个金属焊盘上的器件焊料凸块，并且
其中，形成在所述量子位芯片上的所述金属柱被结合到形成在所述器件插入器芯片上的所述器件焊料凸块以形成所述量子计算机芯片。
19.根据权利要求18所述的量子计算机芯片，其中所述金属柱由不是超导的材料形成，并且其中所述器件焊料凸块覆盖形成在所述量子位芯片上的所述金属柱的距离大于所述器件焊料凸块的相干长度。
20.根据权利要求18所述的量子计算机芯片，其中所述金属柱由不是超导的材料形成，并且其中这些器件焊料凸块接触形成在所述量子位芯片上的所述金属焊盘的距离大于所述器件焊料凸块的相干长度。
21.根据权利要求18所述的量子计算机芯片，其中，所述测试焊料凸块由是超导的材料形成，并且其中所述器件焊料凸块由是超导的材料形成。
22.根据权利要求18所述的量子计算机芯片，其中所述量子位芯片进一步包括形成在每个金属焊盘上的第二金属柱，并且所述器件插入器芯片进一步包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊料凸块，
其中所述第二金属柱被结合到所述第二器件焊料凸块。
23.根据权利要求18所述的量子计算机芯片，其中所述量子位芯片进一步包括形成在每个金属焊盘上的至少一个金属电镀柱，并且所述器件插入器芯片进一步包括至少一个第二金属焊盘和形成在每个第二金属焊盘上的第二器件焊接凸块，
其中所述金属电镀柱被结合到所述第二器件焊料凸块。
24.根据权利要求18所述的量子计算机芯片，其中所述量子位芯片的一部分和所述器件插入器芯片的一部分形成读出谐振器。
CN202080011615.8A 2019-02-21 2020-02-11 用于测量后的量子位频率修改的柱凸块 Pending CN113366513A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/281,770 US10692831B1 (en) 2019-02-21 2019-02-21 Stud bumps for post-measurement qubit frequency modification
US16/281,770 2019-02-21
PCT/EP2020/053474 WO2020169418A1 (en) 2019-02-21 2020-02-11 Stud bumps for post-measurement qubit frequency modification

Publications (1)

Publication Number Publication Date
CN113366513A true CN113366513A (zh) 2021-09-07

Family

ID=69650555

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080011615.8A Pending CN113366513A (zh) 2019-02-21 2020-02-11 用于测量后的量子位频率修改的柱凸块

Country Status (8)

Country Link
US (1) US10692831B1 (zh)
EP (1) EP3928262B1 (zh)
JP (1) JP7413386B2 (zh)
KR (1) KR102633551B1 (zh)
CN (1) CN113366513A (zh)
AU (1) AU2020224954B2 (zh)
ES (1) ES2963351T3 (zh)
WO (1) WO2020169418A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220082449A1 (en) * 2020-09-16 2022-03-17 The Regents Of The University Of Colorado, A Body Corporate Cryogenic Thermometer Based On A Two-Level Systems (TLS)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10944039B2 (en) * 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
US10956828B2 (en) 2019-06-19 2021-03-23 International Business Machines Corporation Transmon qubit flip-chip structures for quantum computing devices
FR3105877A1 (fr) * 2019-12-30 2021-07-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de connexion autoalignée d’une structure à un support, dispositif obtenu à partir d’un tel procédé, et les structure et support mis en œuvre par un tel procédé
CN113036030B (zh) * 2021-02-26 2022-04-12 合肥本源量子计算科技有限责任公司 一种超导电路制备方法及一种超导量子芯片
WO2023152961A1 (ja) * 2022-02-14 2023-08-17 富士通株式会社 電子装置及び電子装置の製造方法
US20230359917A1 (en) * 2022-05-09 2023-11-09 International Business Machines Corporation Modular quantum chip design with overlapping connection

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101868802A (zh) * 2007-09-24 2010-10-20 D-波系统公司 用于量子位状态读出的系统、方法以及装置
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
CN105052038A (zh) * 2013-03-14 2015-11-11 国际商业机器公司 量子位与芯片模式之间的频率分离以减小普色损耗
CN107564868A (zh) * 2017-07-07 2018-01-09 清华大学 一种超导量子计算芯片的集成封装结构和方法
US20180012932A1 (en) * 2015-11-05 2018-01-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
WO2018111242A1 (en) * 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077518A (ja) 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
US9836699B1 (en) 2015-04-27 2017-12-05 Rigetti & Co. Microwave integrated quantum circuits with interposer
WO2017015432A1 (en) 2015-07-23 2017-01-26 Massachusetts Institute Of Technology Superconducting integrated circuit
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US9859176B1 (en) * 2016-10-31 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, test system and method of the same
US9870536B1 (en) 2017-04-04 2018-01-16 International Business Machines Corporation Integrated drive and readout circuit for superconducting qubits

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101868802A (zh) * 2007-09-24 2010-10-20 D-波系统公司 用于量子位状态读出的系统、方法以及装置
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
CN105052038A (zh) * 2013-03-14 2015-11-11 国际商业机器公司 量子位与芯片模式之间的频率分离以减小普色损耗
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US20180012932A1 (en) * 2015-11-05 2018-01-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
WO2018111242A1 (en) * 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout
CN107564868A (zh) * 2017-07-07 2018-01-09 清华大学 一种超导量子计算芯片的集成封装结构和方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220082449A1 (en) * 2020-09-16 2022-03-17 The Regents Of The University Of Colorado, A Body Corporate Cryogenic Thermometer Based On A Two-Level Systems (TLS)

Also Published As

Publication number Publication date
AU2020224954A1 (en) 2021-09-30
EP3928262A1 (en) 2021-12-29
AU2020224954B2 (en) 2023-06-22
US10692831B1 (en) 2020-06-23
JP2022521666A (ja) 2022-04-12
EP3928262B1 (en) 2023-10-04
JP7413386B2 (ja) 2024-01-15
ES2963351T3 (es) 2024-03-26
KR20210127216A (ko) 2021-10-21
WO2020169418A1 (en) 2020-08-27
KR102633551B1 (ko) 2024-02-07

Similar Documents

Publication Publication Date Title
CN113366513A (zh) 用于测量后的量子位频率修改的柱凸块
CN109891591B (zh) 减少堆叠量子器件中的损耗
US20230056318A1 (en) Low footprint resonator in flip chip geometry
US11443223B1 (en) Transmon qubit flip-chip structures for quantum computing devices
JP7457078B2 (ja) 正確なチップ間分離のためのストッパとしてのピラー
US20220012617A1 (en) Quantum computing circuit comprising a plurality of chips and method for manufacturing the same
DE112012000256B4 (de) Schaltung zur Erkennung von strukturellen Fehlern in einem IC-Chip, Anwendungs- und Herstellungsverfahren und Entwurfsstrukturen
KR102551939B1 (ko) 양자 컴퓨팅 디바이스를 위한 트랜스몬 큐비트 플립-칩 구조들의 제조
Saida et al. Scalable Interconnection Using a Superconducting Flux Qubit
Yao et al. Low-loss liquid metal interconnects for modular superconducting quantum systems
CN116911392A (zh) 一种比特结构及其设计方法、量子芯片和量子计算机

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination