KR20210127216A - 사후-측정 큐비트 주파수 수정을 위한 스터드 범프들 - Google Patents

사후-측정 큐비트 주파수 수정을 위한 스터드 범프들 Download PDF

Info

Publication number
KR20210127216A
KR20210127216A KR1020217029510A KR20217029510A KR20210127216A KR 20210127216 A KR20210127216 A KR 20210127216A KR 1020217029510 A KR1020217029510 A KR 1020217029510A KR 20217029510 A KR20217029510 A KR 20217029510A KR 20210127216 A KR20210127216 A KR 20210127216A
Authority
KR
South Korea
Prior art keywords
chip
qubit
test
metal
solder bumps
Prior art date
Application number
KR1020217029510A
Other languages
English (en)
Other versions
KR102633551B1 (ko
Inventor
니콜라스 토를레이프 브론
재러드 바니 허츠버그
에릭 피터 레반도프스키
재웅 나
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20210127216A publication Critical patent/KR20210127216A/ko
Application granted granted Critical
Publication of KR102633551B1 publication Critical patent/KR102633551B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/70—Quantum error correction, detection or prevention, e.g. surface codes or magic state distillation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Measuring Frequencies, Analyzing Spectra (AREA)

Abstract

사후-측정 큐비트 주파수 수정을 위한 스터드 범프들
본 발명의 일 실시예에 따르면, 양자 컴퓨터 칩의 제조 방법은 큐비트 칩의 동작 온도에서 큐비트 칩 상의 큐비트들을 위해 테스트 인터포저 칩에 본딩된 큐비트 칩의 주파수 측정을 수행하는 단계를 포함한다. 상기 방법은 주파수 측정을 수행한 후에 테스트 인터포저 칩으로부터 큐비트 칩을 분리하는 단계, 및 테스트 인터포저 칩으로부터 큐비트 칩을 분리한 후에 큐비트들의 서브세트 주파수를 수정하는 단계를 더 포함한다. 상기 방법은 큐비트들의 서브세트 주파수를 수정한 후에 큐비트 칩을 디바이스 인터포저 칩에 본딩하는 단계를 더 포함한다.

Description

사후-측정 큐비트 주파수 수정을 위한 스터드 범프들
[0001]본 발명은 양자 컴퓨터 칩들의 제조 방법들 및 제조된 칩들에 관한 것으로, 보다 구체적으로는 제조된 칩들의 사후-측정 큐비트 주파수 수정을 포함하는 양자 컴퓨터 칩들의 제조 방법들에 관한 것이다.
[0002] 고정-주파수 트랜스몬들(fixed-frequency transmons) 이 제작되면, 실제 주파수는 자연스럽게 목표 고정 주파수에서 다소 벗어난다. 결과적으로, 복수의 고정 주파수 큐비트들을 갖는 칩의 경우, 큐비트들 모든 쌍들 사이에서 교차 공진 게이트들의 작동(the operation of cross resonance gates)을 안정적으로 허용하기에는 너무 높은 고유한 주파수 확산(an innate frequency spread)이 큐비트들 모집단에 대해 발생한다.
상기 주파수 확산 결과들은 "주파수 충돌"을 초래하는데, 이는 한 쌍의 큐비트들 간의 원하지 않는 ZZ-상호작용을 너무 크게 하여서 교차 공명 게이트를 수행할 수 없게 하거나, 또는 한 쌍의 큐비트들 간의 큰 디튜닝(the large detuning)으로 인해 느린 교차 공진 게이트들이 발생하게 된다. 사후-측정 어닐링 및 리소그래피 수정은 조셉슨 접합 인덕턴스 또는 커패시턴스를 변경함으로써, 예를 들어, 유전체를 제거함으로써 큐비트 주파수를 수정할 수 있다. 그러나, 사후-측정 주파수 수정은 종종 큐비트 칩이 판독 회로들(또는 그 일부)과 함께 기판 상에 조립된 후 큐비트 칩 상에서 큐비트들에 액세스하는 것을 요구한다. 양자 프로세서들이 고밀도로 이동함에 따라, 플립 칩-대-칩 범프 본딩(flip chip-to-chip bump bonding)이 필요하게 된다. 큐비트 칩은 인터포저 칩(an interposer chip)에 플립 칩 본딩되어 큐비트 칩에 관한 측정을 수행하고, 양자-컴퓨터 칩을 형성할 수 있다. 그러나, 현재, 일단 큐비트 칩이 인터포저 칩에 플립 칩 본딩되면, 더 이상 큐비트 칩에 액세스하여 주파수 수정을 수행할 수 없다.
[0003] 본 발명의 일 실시예에 따르면, 양자 컴퓨터 칩의 제조 방법은 큐비트 칩의 동작 온도에서 큐비트 칩 상의 큐비트들을 위해 테스트 인터포저 칩에 본딩된 큐비트 칩에 대한 주파수 측정을 수행하는 단계를 포함한다. 상기 방법은 상기 주파수 측정을 수행한 후 상기 테스트 인터포저 칩으로부터 상기 큐비트 칩을 분리하는 단계; 및 상기 큐비트 칩을 상기 테스트 인터포저 칩으로부터 분리한 후 큐비트들의 서브세트의 주파수를 수정하는 단계를 더 포함한다. 상기 방법은 상기 큐비트들의 서브세트의 주파수를 수정한 후 디바이스 인터포저 칩에 상기 큐비트 칩을 본딩하는 단계를 더 포함한다.
[0004] 상기 방법은 상기 칩이 냉각되고 저온에서 측정이 수행된 후 상기 큐비트 칩에 대한 액세스를 제공함으로써 큐비트 주파수의 사후-측정 수정을 가능하게 한다. 상기 저온 주파수 측정은 주파수를 예측하는 실온 측정들보다 정확하며, 큐비트들 간의 주파수 충돌들을 방지하는 후속 정밀 큐비트 주파수 수정을 가능하게 한다.
[0005] 도 1은 본 발명의 일 실시예에 따른 양자 컴퓨터 칩의 제조 방법을 나타내는 플로이다.
[0006] 도 2는 본 발명의 일 실시예에 따른 큐비트 칩의 개략도이다.
[0007] 도 3은 본 발명의 일 실시예에 따른 테스트 인터포저 칩의 개략도이다.
[0008] 도 4는 본 발명의 일 실시예에 따른 본딩된 큐비트 칩 및 테스트 인터포저 칩의 개략도이다.
[0009] 도 5는 본 발명의 일 실시예에 따른 디바이스 인터포저 칩의 개략도이다.
[0010] 도 6은 본 발명의 일 실시예에 따른 본딩된 큐비트 칩 및 디바이스 인터포저 칩의 개략도이다.
[0011] 도 7은 본 발명의 일 실시예에 따른 큐비트 칩의 개략도이다.
[0012] 도 8은 테스트 인터포저에 본딩된 큐비트 칩의 개략도이다.
[0013] 도 9는 본 발명의 일 실시예에 따른 디바이스 인터포저 칩의 개략도이다.
[0014] 도 10은 디바이스 인터포저 칩에 본딩된 큐비트 칩의 개략도이다.
[0015] 도 11은 본 발명의 일 실시예에 따른 큐비트 칩의 개략도이다.
[0016] 도 12는 테스트 인터포저 칩(1202)에 본딩된 큐비트 칩의 개략도이다.
[0017] 도 13은 본 발명의 일 실시예에 따른 디바이스 인터포저 칩의 개략도이다.
[0018] 도 14는 디바이스 인터포저 칩(1402)에 본딩된 큐비트 칩의 개략도이다.
[0019] 도 15는 본딩되지 않은 큐비트 칩 및 인터포저 칩의 개략도이다.
[0020] 도 16은 본딩된 큐비트 칩과 인터포저 칩의 개략도이다.
[0021] 도 17은 큐비트 칩이 테스트 인터포저 칩에 결합되고 분리된 후 큐비트 칩 상의 금속 스터드의 이미지이다.
[0022] 도 18은 인터포저 칩에 본딩된 큐비트 칩의 개략도이다.
[0023] 도 19는 금 스터드들 및 큐비트를 갖는 큐비트 칩의 개략도이다.
[0024] 도 20은 테스트 솔더 범프들을 갖는 테스트 인터포저 칩의 개략도이다.
[0025] 도 21은 테스트 인터포저 칩에 본딩된 큐비트 칩의 개략도이다.
[0026] 도 22는 디바이스 인터포저 칩에 본딩하기 전의 큐비트 칩의 개략도이다.
[0027] 도 23은 큐비트 칩에 본딩하기 전의 디바이스 인터포저 칩의 개략도이다.
[0028] 도 24는 디바이스 인터포저 칩에 본딩된 큐비트 칩의 개략도이다.
[0029] 도 1를 참조하면, 양자 컴퓨터 칩을 생산하는 방법(100)은 큐비트 칩(a qubit chip)을 제공하는 단계(102), 및 판독 회로(a readout circuit)의 적어도 일부분을 갖는 테스트 인터포저 칩(a test interposer chip)을 제공하는 단계(104)를 포함한다. 방법(100)은 큐비트 칩을 테스트 인터포저 칩에 본딩하는 단계(bonding)(106), 및 본딩된 큐비트 칩 및 테스트 인터포저 칩을 큐비트 칩의 작동 온도로 냉각하는 단계(cooling)(108)를 더 포함한다. 일부 실시 예들에서, 하나 그 이상의 큐비트 칩이 테스트 인터포저 칩에 본딩될 수 있다. 방법(100)은 상기 판독 회로를 사용하여 상기 큐비트 칩 상의 큐비트들을 위해 냉각되고 본딩된 큐비트 칩 및 인터포저 칩에 관해 주파수 측정을 수행하는 단계(110)를 더 포함한다. 방법(100)은 주파수 측정을 수행한(110) 후에 테스트 인터포저 칩으로부터 큐비트 칩을 분리하는 단계(pulling apart)(114)를 더 포함한다. 방법(100)은 테스트 인터포저 칩으로부터 큐비트 칩을 분리한(114) 후 큐비트들의 서브세트의 주파수를 수정하는 단계(modifying)(116), 및 큐비트들의 서브세트의 주파수를 수정한(116) 후에 큐비트 칩을 디바이스 인터포저 칩에 본딩하는 단계(118)를 더 포함한다. 일부 실시예에서, 하나 그 이상의 큐비트 칩이 디바이스 인터포저 칩에 본딩될 수 있다.
[0030] 본 발명의 일 실시예에 따른, 방법은 큐비트 칩을 제공하는 단계(102), 테스트 인터포저 칩을 제공하는 단계(104), 큐비트 칩을 테스트 인터포저 칩에 본딩하는 단계(106), 및 본딩된 큐비트 칩 및 테스트 인터포저 칩을 냉각하는 단계(108)를 포함하지 않는다. 예를 들어, 큐비트 칩과 테스트 인터포저 칩은, 예를 들어, 제조사에 의해 미리 제작되어 본딩될 수 있다. 따라서, 상기 방법은 테스트 인터포저 칩에 본딩된 큐비트 칩에 대한 주파수 측정(110)을 수행하는 단계로 시작할 수 있다.
[0031] 본 명세서에 사용된 바와 같이, 큐비트 칩은 하나의 기판과 그 위에 형성된 적어도 하나의 양자 비트(qubit)를 포함하는 칩이다. 일부 실시 예들에서, 큐비트는 초전도 큐비트일 수 있다. 상기 큐비트는, 예를 들어, 하나 혹은 그 이상의 조셉슨 접합들을 포함할 수 있다. 일부 실시 예들에서, 상기 큐비트는 트랜스몬(a transmon)일 수 있다. 일부 실시 예들에서, 상기 큐비트 칩은 기판 상에 형성된 초전도 배선을 포함한다. 상기 큐비트 칩은 근접 효과(proximity effect)에 의해 초전도체가 되는 초전도 배선 상에 형성된 얇은 UBM(Under Bump Metallurgy) 패드를 포함할 수 있다. 일부 실시 예들에서, 상기 큐비트 칩은 판독 공진기 또는 판독 공진기의 일부분을 포함한다.
[0032] 본 명세서에서 사용된 바와 같이, 인터포저 칩은 기판 및 그 기판 상에 형성된 초전도 배선을 포함하는 칩이다. 인터포저 칩은 근접 효과(the proximity effect)에 의해 초전도체가 되는 금속 인터커넥트들(the metal interconnects) 상에 배치된 적어도 하나의 얇은 UBM 패드를 포함할 수 있다. 일부 실시 예들에서, 인터포저 칩은 판독 회로를 포함한다. 상기 판독 회로는, 예를 들어 판독 공진기(readout resonator) 또는 판독 공진기의 일부일 수 있다. 인터포저 칩은 큐비트들을 테스트하기 위해 사용되는 테스트 인터포저이거나, 양자 컴퓨팅 장치에 통합될 디바이스 인터포저 칩일 수 있다. 일부 실시 예들에서, 상기 디바이스 인터포저 칩은 재사용된 테스트 인터포저 칩이다. 일부 실시 예들에서, 상기 디바이스 인터포저 칩은 냉간 용접(cold welding)을 통해 큐비트 칩에 본딩된다.
[0033] 양자 컴퓨팅 디바이스에서, 큐비트들은 물리적 연결에 의해서 서로 결합되는데, 예를 들어, 용량에 의해서(capacitively) 또는 동일 평면 도파관 버스(a coplanar waveguide bus)에 결합함으로써 서로 연결된다. 결합된 큐비트들의 수가 증가함에 따라, 큐비트 칩의 공간이 제한 요소(a limiting factor)가 된다. 판독 공진기 또는 판독 공진기의 일부분을 인터포저 칩으로 이동하면 큐비트 칩에 더 많은 큐비트들이 형성될 수 있다. 이것은 디바이스 인터포저 칩에 대해서 사실(true)이기 때문에, 이 것은 반드시 테스트 인터포저 칩에 대해서도 또한 사실이어야 한다.
[0034] 테스트 인터포저 칩에서 큐비트 칩을 분리하는 단계(pulling the qubit chip apart)는 테스트 인터포저 칩에서 큐비트 칩을 물리적으로 분리시키기 위해 큐비트 칩들 및 테스트 인터포저 칩 중 적어도 하나에 힘을 인가하는 단계(applying a force)를 의미한다. 상기 분리하는 단계는 큐비트칩 상의 스터드들(studs)과 인터포저 칩 상의 솔더 범프들(solder bumps)사이의 본딩들(bonds)의 파괴(breaking)를 초래한다. 그러나, 솔더 범프로부터의 일부 솔더 재료는 분리(pulling)이후에도 상기 스터드에 부착된 채로 남아 있을 수 있다. 상기 분리하는 단계는 큐비트 칩의 화학적 처리 또는 어닐링(annealing)을 필요로 하지 않다. 그 결과, 큐비트 칩과 인터포저 칩은 큐비트 칩 상의 큐비트들의 손상을 피하면서 분리된다.
[0035] 큐비트들이 작동할 수 있는 낮은 온도들은 관련된 초전도체들의 임계 온도들과 큐비트 전환 주파수에 대응하는 온도보다 충분히 아래의 온도들로 정의된다. 두 개의 관련이 있는 온도 척도들이 큐비트들에 대해 존재하는데: 큐비트를 만드는 초전도체들의 임계 온도(Tc)와, 큐비트의 온도에 대응하는 열 에너지(kB T)이다. Tc 온도 이상에서 금속들이 정상이고 저항성이 있기 때문에 Tc는 관련이 있다. 또한, 준입자 밀도는 Tc 아래의 온도에서는 내려간다(go down). 열 변동들(thermal fluctuations)이 심한 디코히어런스(much decoherence)을 일으키지 않게 하기 위해서는, kB T가 큐비트 전환 주파수(hf)에 대응하는 에너지보다 훨씬 작아야 한다. 발명의 일 실시예에 따르면, 충분히 낮은 온도는 Tc 및 큐비트 전환 주파수에 대응하는 온도 중 더 낮은 값의 작은 부분(a small fraction)인 온도이다. 상기 작은 부분은, 예를 들어, 약 1/10, 1/15 또는 1/20일 수 있다. 본 발명의 일 실시예에 따르면, 임계 온도가 1.2K이고 큐비트 전환 주파수가 250mK의 온도에 대응하는 경우, 20mK 미만의 온도는 충분히 낮은 온도일 수 있다.
[0036] 큐비트의 주파수는 계산을 위해 사용되는 큐비트의 두 상태들 간의 전환 에너지에 대응한다. 작동 조건들 하에서 큐비트가 대략 2-양자 상태 구조(a two-quantum state structure)가 되기 위해서 큐비트는 에너지에서 충분히 분리되어 있는(separated) 및/또는 임의의 추가 양자 상태들로부터 충분히 떨어져 있는(decoupled) 두 개의 양자 상태들을 갖는다. 상기 두 개의 상태들 사이의 전환 에너지는 큐비트의 주파수를 정의하는 고정된 양(a fixed quantity)이다. 일부 큐비트들의 경우, 그럼에도 불구하고 전환 에너지는 수정될 수 있는데, 예를 들어, 레이저로 큐비트를 어닐링(annealing)함으로 수정할 수 있다.
[0037] 방법(100)은 큐비트들의 주파수가 측정된 후 큐비트 칩 상에 형성된 조셉슨 접합들에 대한 액세스를 제공하기 때문에 주파수 수정 피드백을 가능하게 할 수 있다. 큐비트는 현재 존재하는 임의의 기존 방법 또는 미래에 개발될 방법을 사용하여 수정될 수 있다. 큐비트들의 비-리소그래피(Non-lithographic) 수정은 조셉슨 접합의 레이저 어닐링 및/또는 유전체 또는 전도성 재료의 레이저 제거(laser ablation), 마찰 수정(, tribological modification)(예: 나노인덴터 사용) 또는 하드 마스크를 통한 건식 에칭(dry etching)에 의해 수행될 수 있다. 리소그래피(Lithographic) 방법이 또한 사용될 수도 있다. 특히, 두꺼운 레지스트 및 낮은 베이킹 온도를 갖는 리소그래피(lithographic) 방법들이 채용될 수 있다. 소프트 리소그래피(Soft lithography)도 사용될 수 있다. 스핀 온 또는 스프레이 온 레지스트들을 위한 SU-8, KMPR 및 JSR과 같은, 100μm 이상 패턴화 될 수 있는 네거티브 레지스트들도 사용될 수 있다. 포지티브(positive) 레지스트도 또한 직접 쓰기 레이저(a direct write laser)로 분사하고 노출시켜서 사용될 수도 있다. 이렇게 하면 스터드 범프들이 덮이는 것을 방지하는, 더 얇은 레지스트가 사용될 수 있다. 또한, 포지티브(positive) 레지스트들은 더 낮은 베이킹 온도들을 가질 수 있다.
[0038] 큐비트 표면에 직접 액세스하면 상기 표면 상의 접합들 또는 기타 구조들에 대한 현미경 검사 또는 전기 저항 측정들과 같은, 수정을 확인하기 위한, 검사(inspection)가 가능하다. 조셉슨 접합에 대한 액세스 없이는, 원하지 않는 손상없이 인터포저(위) 또는 큐비트 기판(아래)을 관통하는 기술에 의해서만 큐비트 주파수들이 수정될 수 있다. 그러한 기술은 인터포저를 제거하고 큐비트 표면을 직접적으로 액세스 가능하게 하는 것보다 더 어렵고, 제한적이며 부정확할 수 있다.
[0039] 인터포저 칩을 통해 레이저 어닐링(annealing)을 수행하려면 인터포저 칩은 투명 기판 또는 가공된 창들(machined windows)을 가져야 한다. 상기 투명 기판 또는 가공된 창들에는 추가 제조 단계들이 필요할 수 있다. 또한, 상기 투명 기판은 큐비트 일관성(qubit coherence) 및 신뢰성을 감소시키는 2-단계 시스템들을 도입할 수 있다. 상기 가공된 창들에도 일관성과 신뢰성을 감소시키는 응력 집중(stress concentration) 및 처리 문제들이 있을 수 있다.
[0040] 대안적으로, 큐비트 주파수들은 백사이드 큐비트 칩 주파수 수정(backside qubit chip frequency modification)을 사용하여 수정될 수 있는데, 이는 얇은 큐비트 다이(a thinned qubit die)를 필요로한다. 상기 얇은 큐비트 다이는 일관성과 신뢰성에 부정적인 영향을 줄 수 있는 스트레스 집중 및 처리 문제들에 취약하다.
[0041] 이에 대조적으로, 상기 방법(100)은 일관성 또는 신뢰성 문제를 일으키지 않는다. 또한, 상기 방법(100)은 다른 방법들보다 더 정확한 최종 조셉슨 접합 주파수 예측을 가능하게 한다. 큐비트들의 주파수는, 예를 들어, 차가운-온도 주파수 예측들에 기초하여(based on the cold-temperature frequency predictions), 레이저 어닐링(annealing) 또는 제거에 의해 수정될 수 있다. 그러나, 본 발명의 넓은 개념들은 큐비트들의 레이저 수정에만 국한되지 않는다. 큐비트 주파수 예측자로서(as a qubit frequency predictor) 실온(RT) 조셉슨 접합 저항은 고유의 상관 오류 및 커패시터 제조 허용 오차들로 인하여 주파수 충돌이 없을 것을 보장할 만큼 정확하지 않다. 표 1은 공통 토폴로지의 점진적으로 더 큰 구현들로 배열된(arranged in progressively larger implementations of a common topology) 24, 28, 54 및 73 큐비트들을 갖는 큐비트 칩들에 대한 수율 예측들(yield predictions)을 보여준다. 숫자들은 기능을 하는 큐비트 칩(a functional qubit chip)이 실현되기 전에 테스트된 칩들의 수를 나타낸다.
표 1: 수율 예측들
Figure pct00001
[0042] 일단 큐비트들이 스크린 되면, 적절한 RT(실온) 저항 패턴들을 갖는 칩들이 본딩 되고 냉각된다. 그 결과, 큐비트 수정 없음(마지막 행에서 세 번째)은 접합 액세스 불가(마지막 행에서 두 번째)와 동일하다. 이것은 실온에서 스크린 하는 칩들 수의 경우와 대조적인데, 그 이유는 사후-측정 수정이 불가능하다면 RT 저항 조건들에 관한 요구 사항들이 더 엄격하기 때문이다. 예를 들어, 54Q 칩의 경우, RT에서 "가능한 한 좋아 보이는" 모든 칩에 대해, 일단 큐비트들이 측정되면 단 하나만 충돌들을 갖지 않는 것으로 판명된다. 제조에서 발생하는 무작위 큐비트 주파수들을 엄격하게 고려하면, RT에서 "가능한 한 좋은" 칩 하나를 찾기 위해 10,000개 이상의(>>10k) 칩들(표 1의 데이터를 시뮬레이션하는 데 사용된 모델에서 한 시도들의 개수들보다 훨씬 많음)이 필요하다. 추가 예로서, 냉각 전에 RT에서 튜닝할 수 있는 적당한 능력이 주어질 때, RT에서 저항이 "가능한 한 좋은" RT 구성으로 튜닝하기에 적합한 하나의 칩을 찾기 위해 6k에서 18k 개의 칩들이 필요하다. 이와 대조적으로, RT에서 "가능한 한 좋은" 칩이 하나만 생산된 다음, 냉각되고, 주파수가 측정되며, 가온되고, 분리되며 큐비트 주파수가 수정되는 경우, 본 발명의 실시예들에 따른 방법은 충돌들 없음을 거의 보장할 수 있다. 따라서 상기 표의 마지막 줄은 "1" 이다.
[0043] 마지막 두 개의 행들에 도시된 바와 같이, 상기 방법(100)은 테스트된 칩들의 수를 24-큐비트 칩의 경우 9개에서 1개로, 73-큐비트 칩의 경우 1000개에서 1개로 줄인다. 상기 방법(100)은 본딩된 큐비트 칩 및 테스트 인터포저 칩을 큐비트들이 동작할 수 있는 낮은 온도들로 냉각하는 단계를 포함하고, 이는 정확한 주파수 측정이 취해지는 것을 가능하게 한다. 이 주파수 측정은 칩이 따듯하게 된(warmed) 후 큐비트들의 매우 정확한 주파수 수정을 수행하는 데 사용된다. 알려져 있고 측정된 주파수에 기초하여 큐비트들을 튜닝 하는 것이 실온-기반-추정치들를 기초하여 큐비트들을 튜닝하는 것보다 훨씬 정확하다.
[0044] 상기 방법(100)은 큐비트 칩의 화학적 처리 또는 글로벌 어닐링(global annealing) 없이 인터포저 칩으로부터 큐비트 칩의 다수의 본딩들 및 디본딩들을 가능하게 한다. 상기 방법(100)은 금속 범프가 공진기의 일부분을 형성하는 경우와 호환된다. 상기 방법(100)은 스터드 범프들을 그대로 유지하면서 리소그래피 (lithographic) 또는 비-리소그래피(non-lithographic) 큐비트 수정(즉, 레이저 어닐링 또는 제거)을 허용하고, 모든 2-큐비트 게이트들 기능을 갖는 숫적으로(in number) 50큐비트들보다 큰 규모의 양자 프로세서를 획득할 확률을 크게 증가시킨다.
[0045] 도 2를 참조하면, 큐비트 칩(200)은 적어도 하나의 금속 패드(202) 및 적어도 하나의 금속 패드(202) 상에 형성된 금속 스터드(204)를 포함한다. 본 발명의 일 실시예에 따르면, 큐비트 칩(200)은 큐비트 기판(206), 및 큐비트 기판(206) 상에 형성된 초전도 배선(208)을 더 포함한다. 금속 패드(202)는 초전도 배선(208) 위에 형성될 수 있다. 큐비트 칩(200)은 큐비트들을 포함하나, 도 2에서는 큐비트들을 도시하지 않았다. 도 2에 도시된 구성은 비-중요 접지 범프들(non-critical ground bumps)에 사용될 수 있다.
[0046] 도 3를 참조하면, 테스트 인터포저 칩(300)은 적어도 하나의 금속 패드(302) 및 적어도 하나의 금속 패드(302) 상에 형성된 테스트 솔더 범프(304)를 포함한다. 본 발명의 일 실시예에 따르면, 테스트 인터포저 칩(300)은 인터포저 기판(306), 및 인터포저 기판(306) 상에 형성된 초전도 배선(308)을 더 포함한다. 금속 패드(302)는 초전도 배선(308) 상에 형성될 수 있다.
[0047] 본 발명의 일 실시예에 따르면, 도 1의 블록(106)에서 큐비트 칩을 테스트 인터포저 칩에 본딩하는 단계는 적어도 하나의 큐비트 칩 상에 형성된 금속 스터드를 테스트 인터포저 칩 상에 형성된 테스트 솔더 범프들에 본딩하는 단계를 포함한다. 도 4는 본 발명의 실시예에 따른 본딩된 큐비트 칩(400) 및 테스트 인터포저 칩(402)의 개략도이다. 큐비트 칩(400) 상에 형성된 금속 스터드(404)는 테스트 인터포저 칩(402) 상에 형성된 테스트 솔더 범프(406)에 본딩된다. 금속 패드(410)는 테스트 솔더 범프(406)와 금속 패드(410) 사이의 초전도 상호 연결을 가능하게 하기 위해 금속 스터드(404)보다 훨씬 크다.
[0048] 도 5를 참조하면, 디바이스 인터포저 칩(500)은 적어도 하나의 금속 패드(502) 및 금속 패드(502) 상에 형성된 디바이스 솔더 범프(504)를 포함한다. 본 발명의 일 실시예에 따르면, 디바이스 인터포저 칩(500)은 인터포저 기판(506), 및 인터포저 기판(506) 상에 형성된 초전도 배선(508)을 더 포함한다. 금속 패드(502)는 초전도 배선(508) 위에 형성될 수 있다. 디바이스 솔더 범프(504)는 새로운 솔더가 큐비트 칩 상의 금속 패드, 예를 들어, 도 2에서 큐비트 칩(200) 상의 금속 패드(202)와 접촉할 수 있도록 테스트 솔더 범프보다 클 수 있다.
[0049] 본 발명의 일 실시예에 따르면, 도 1의 블록(118)에서 큐비트 칩을 디바이스 인터포저 칩에 본딩하는 단계는 큐비트 칩 상에 형성된 금속 스터드들을 디바이스 인터포저 칩 상에 형성된 디바이스 솔더 범프에 본딩하는 단계를 포함한다. 도 6은 본 발명의 실시예에 따른 본딩된 큐비트 칩(600) 및 디바이스 인터포저 칩(602)의 개략도이다. 큐비트 칩(600) 상에 형성된 금속 스터드(604)는 디바이스 인터포저 칩(602) 상에 형성된 디바이스 솔더 범프(606)에 본딩된다. 디바이스 솔더 범프(606) 및 금속 패드(610)는 전체 금속 패드(610)가 솔더로 캡슐화되도록 설계될 수 있다.
[0050] 본 발명의 실시예에 따르면, 테스트 솔더 범프들은 금속 스터드가 형성된 금속 패드들의 제1 영역과 접촉하고, 디바이스 솔더 범프들은 금속 스터드가 형성된 금속 패드들의 제2 영역과 접촉한다. 상기 제2 영역의 적어도 일부는 상기 제1 영역과 상이하다. 예를 들어, 도 4의 테스트 솔더 범프(406)는 금속 스터드(404)가 형성된 금속 패드(410)의 제1 영역(408)과 접촉한다. 도 6의 디바이스 솔더 범프(606)는 금속 스터드(604)가 형성된 금속 패드(610)의 제2 영역(608)과 접촉한다. 상기 제2 영역(608)의 적어도 일부는 상기 제1 영역과 상이하다. 예를 들어, 상기 제2 영역은 상기 제1 영역보다 클 수 있다. 테스트 솔더 범프(406)가 금속 스터드(404)로부터 연장되는 것보다 디바이스 솔더 범프(606)가 금속 스터드(604)로부터 더 멀리 연장되기 때문에, 디바이스 솔더 범프(606)는 이전에 테스트 솔더 범프(406)에 의해 접촉되지 않은 금속 패드(610)의 영역과 접촉한다.
[0051] 도 7을 참조하면, 큐비트 칩(700)은, 제1 금속 스터드(702)에 더하여 금속 패드(706) 상에 형성된 제2 금속 스터드(704)를 더 포함한다. 이 구성은 신뢰성과 수율 향상을 위해 중요한 그라운드 및/또는 신호 범프들에 사용할 수 있다. 금속 패드(706)는 솔더와 금속 패드(706) 사이의 초전도 상호 연결을 가능하게 하기 위해 제1 금속 스터드(702) 및 제2 금속 스터드(704)보다 훨씬 크다.
[0052] 큐비트 칩이 테스트 인터포저 칩에 본딩되면, 금속 스터드들 중 하나만 테스트 인터포저 칩에 본딩된다. 도 8은 큐비트 칩(802)에 본딩된 테스트 인터포저 칩(800)의 개략도이다. 테스트 인터포저 칩(800)은 제1 금속 스터드(806)에 본딩된 테스트 인터포저 범프(804)를 갖는다. 제2 금속 스터드(808)는 본딩되지 않는다.
[0053] 큐비트 칩(800)으로부터 인터포저 칩(802)을 분리하고 큐비트 칩 상의 큐비트들의 주파수를 수정한 후, 본 발명의 실시예에 따른 방법은 큐비트 칩(800)을 2개의 디바이스 솔더 범프들을 갖는 디바이스 인터포저 칩에 본딩하는 단계를 포함한다. 도 9는 본 발명의 실시예에 따른 디바이스 인터포저 칩(900)의 개략도이다. 제1 금속 패드(902) 및 제1 디바이스 솔더 범프(904)에 더하여, 디바이스 인터포저 칩(900)은 제2 금속 패드(906) 및 제2 금속 패드(906) 상에 형성된 제2 디바이스 솔더 범프(908)를 포함한다. 하나의 범프는 테스트 솔더 범프에 본딩된 금속 스터드를 차폐하는(shield) 데 사용될 수 있으며, 다른 범프는 주 신호 또는 그라운드 상호 연결 역할을 할 수 있다. 디바이스 솔더 범프들의 크기는 테스트 솔더 범프들의 크기보다 클 수 있으므로, 새로운 솔더가 큐비트 칩에 형성된 금속 패드와 접촉할 수 있다.
[0054] 도 10은 디바이스 인터포저 칩(1002)에 본딩된 큐비트 칩(1000)의 개략도이다. 제1 금속 스터드(1004)는 제1 디바이스 솔더 범프(1006)에 본딩되고, 제2 금속 스터드(1008)는 제2 디바이스 솔더 범프(1010)에 본딩된다. 제1 디바이스 솔더 범프(1006)는 도 8의 테스트 솔더 범프(804)가 접촉하지 않은 금속 패드(1012)의 영역과 접촉할 수 있다. 제1 금속 스터드(1004)는 제1 디바이스 솔더 범프(1006)에 본딩되는데, 이는 제1 금속 스터드(1004)가 저항성인 경우에 손실을 방지하기 위해서이다.
[0055] 도 11을 참조하면, 큐비트 칩(1100)은, 금속 스터드(1102)에 더하여 각각의 금속 패드(1106) 상에 형성된 적어도 하나의 금속 도금 필라(1104)를 더 포함한다. 이 구성은 신뢰성과 수율 향상을 위해 중요한 그라운드 및/또는 신호 범프에 사용할 수 있다. 금속 패드(1106)는 금속 스터드(1102) 및 금속 도금 필라(1104)보다 훨씬 커서 땜납과 금속 패드(1106) 사이의 초전도 상호 연결을 가능하게 한다.
[0056] 본 발명의 실시예에 따른 방법은 금속 스터드(1102)를 테스트 인터포저 칩 상의 테스트 솔더 범프에 본딩하지만, 금속 도금 필라(1104)를 테스트 인터포저 칩에 본딩하지 않는 단계를 포함한다. 도 12는 테스트 인터포저 칩(1202)에 본딩된 큐비트 칩(1200)의 개략도이다. 큐비트 칩(1200)은 금속 스터드(1204) 및 금속 패드(1208) 상에 형성된 금속 도금 필라(1206)를 포함한다. 일 실시예에 따른 상기 방법은 솔더 범프(1210)를 테스트하기 위해 금속 스터드(1204)를 본딩하는 단계를 포함한다. 이 때 금속 도금 필라(1206)는 결합되지 않은 채로 남아 있다.
[0057] 큐비트 칩(1200)으로부터 인터포저 칩(1202)을 분리하고 큐비트 칩(1200) 상의 큐비트들의 주파수를 수정한 후, 본 발명의 실시예에 따른 방법은 큐비트 칩(1200)을 2개의 디바이스 솔더 범프들을 갖는 디바이스 인터포저 칩에 본딩하는 단계를 포함한다. 도 13은 본 발명의 실시예에 따른 디바이스 인터포저 칩(1300)의 개략도이다. 제1 금속 패드(1302) 및 제1 금속 패드(1302) 상에 형성된 제1 디바이스 솔더 범프(1304)에 더하여, 디바이스 인터포저 칩(1300)은 적어도 하나의 제2 금속 패드(1306) 및 제2 금속 패드(1306)상에 형성된 제2 디바이스 솔더 범프(1308)를 더 포함한다. 제2 디바이스 솔더 범프(1308)는 제2 금속 패드(1306)로부터 금속 도금 필라까지의 거리를 이어주기(span) 위해 제1 디바이스 솔더 범프(1304)보다 더 큰 체적을 가질 수 있다. 제1 디바이스 솔더 범프(1304) 및 제2 디바이스 솔더 범프(1308)는 새로운 솔더가 큐비트 칩 상에 형성된 금속 패드와 접촉할 수 있도록 테스트 솔더 범프보다 더 클 수 있다.
[0058] 도 14는 디바이스 인터포저 칩(1402)에 본딩된 큐비트 칩(1400)의 개략도이다. 본 발명의 일 실시예에 따르면, 금속 스터드(1404)를 제1 디바이스 솔더 범프(1406)에 본딩하는 것에 더하여, 상기 방법은 큐비트 칩(1400) 상에 형성된 금속 도금 필라(1408)를 디바이스 인터포저 칩(1402)상에 형성된 제2 디바이스 솔더 범프(1410)에 본딩하는 단계를 포함한다. 금속 스터드(1404)를 제1 디바이스 솔더 범프(1406)에 본딩하는 것은 손실을 방지할 수 있다.
[0059] 본 발명의 실시예에 따르면, 상기 큐비트 칩은 복수의 금속 스터드들을 포함하고, 상기 테스트 인터포저 칩은 복수의 테스트 솔더 범프들을 포함하며, 상기 디바이스 인터포저 칩도 복수의 디바이스 솔더 범프들을 포함한다. 도 15는 본딩되지 않은 큐비트 칩(1500) 및 인터포저 칩(1502)의 개략도이다. 상기 큐비트 칩은 복수의 금속 스터드들(1504, 1506)을 포함한다. 인터포저 칩(1502)은 복수의 솔더 범프들(1508, 1510)을 포함한다. 인터포저 칩(1502)은 테스트 인터포저 칩 또는 디바이스 인터포저 칩의 예일 수 있다.
[0060] 도 16은 본딩된 큐비트 칩(1600) 및 인터포저 칩(1602)의 개략도이다. 도 16에서, 인터포저 칩(1602) 상의 솔더 범프들의 수는 큐비트 칩(1600) 상의 금속 스터드들의 수와 동일하다. 그러나, 본 발명의 모든 실시예들은 동일한 수의 솔더 범프들 및 금속 스터드들로 제한되지 않는다. 예를 들어, 본 발명의 실시예에 따르면, 테스트 인터포저 칩 상에 형성된 테스트 솔더 범프들의 수는 큐비트 칩 상의 금속 스터드들의 수보다 적다. 이 실시예에서, 큐비트 칩을 테스트 인터포저 칩에 본딩하는 것은 복수의 금속 스터드들의 서브세트(subset)를 복수의 테스트 솔더 범프들에 본딩하는 것을 포함한다. 테스트 인터포저 칩과 큐비트 칩 간의 본딩 수들을 줄이면 분리할 때 큐비트 칩을 테스트 인터포저 칩에서 쉽게 분리할 수 있다. 본 발명의 실시예에서, 각각의 금속 스터드들은 디바이스 인터포저 칩 상에 형성된 디바이스 솔더 범프에 본딩된다.
[0061] 본 발명의 일 실시예에 따르면, 복수의 테스트 솔더 범프들을 포함하는 테스트 인터포저 칩은 복수의 디바이스 솔더 범프들을 포함하는 디바이스 인터포저 칩으로 재사용된다. 예를 들어, 상기 방법은 테스트 인터포저 칩으로부터 테스트 솔더 범프들을 세정하는 단계(cleaning) 및 리플로우(reflow)를 통해 세정된 테스트 인터포저 칩 상에 디바이스 솔더 범프들을 형성하는 단계(forming)를 포함할 수 있다. 테스트 인터포저 칩에는 조셉슨 접합들이 포함되어 있지 않기 때문에, 화학적 세정들, 에칭들, 등을 받을 수 있다. 이와 대조적으로, 큐비트 칩에 형성된 조셉슨 접합들은 처리에 민감하며 세정 공정이 적용되면 손상될 가능성이 있다. 도 17은 큐비트 칩이 테스트 인터포저 칩에 본딩되고 분리된 후 큐비트 칩 상의 금속 스터드의 이미지이다. 도 17에 도시된 바와 같이, 금속 스터드는 손상되지 않았으며, 디바이스 인터포저 칩 상에 형성된 디바이스 인터포저 범프에 본딩될 수 있다.
[0062] 본 발명의 일 실시예에 따르면, 상기 큐비트 칩은 복수의 금속 도금 필라들을 더 포함한다. 상기 큐비트 칩을 테스트 인터포저 칩에 본딩하는 단계는 복수의 금속 스터드들을 복수의 테스트 솔더 범프들에 본딩하는 단계를 포함한다. 상기 큐비트 칩을 디바이스 인터포저 칩에 본딩하는 단계는 복수의 금속 도금 필라를 복수의 제1 디바이스 솔더 범프들에 본딩하고, 복수의 금속 도금 필라를 복수의 복수의 제2 디바이스 솔더 범프들에 본딩하는 단계를 포함한다.
[0063] 본 발명의 일 실시예에 따르면, 양자 컴퓨터 칩은 본 명세서에 기술된 상기 방법에 따라 생산된다. 본 발명의 일 실시예에 따르면, 상기 큐비트 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 금속 스터드를 포함하고, 상기 테스트 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 테스트 솔더 범프를 포함하며, 상기 디바이스 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 디바이스 솔더 범프를 포함한다. 도 6에 도시된 바와 같이, 상기 큐비트 칩에 형성된 금속 스터드들을 상기 디바이스 인터포저 칩에 형성된 디바이스 솔더 범프들에 본딩하여 양자 컴퓨터 칩을 형성한다.
[0064] 본 발명의 일 실시예에 따르면, 상기 테스트 솔더 범프는 초전도성 재료로 형성되고, 상기 디바이스 솔더 범프도 초전도성 재료로 형성된다. 표 2는 본 발명의 일 실시예에 따른 재료 특성을 나타낸다.
표 2: 재료 특성
Figure pct00002
[0065] 표 2에 도시한 바와 같이, 상기 큐비트 칩 상의 금속 스터드들 및 상기 인터포저 칩 상의 대응하는 인터포저 솔더 범프들은 초전도 재료로 형성될 수 있다. 그러나, 본 발명의 실시예들에는 초전도 재료들로 형성된 스터드들 및 범프들에 한정되지 않으며, 표 2에 도시된 재료 특성들에 한정되지 않는다. 표 2에 도시된 재료 특성들은 예시로 제공된다. 본 발명의 일 실시예에 따르면, 상기 스터드 범프들은 금(gold)이고 상기 솔더 범프들은 인듐(indum)이다. 본 발명의 일 실시예에 따르면, 상기 금속 패드들은 금(Au)/팔라듐(Pd)/티타늄(Ti)이다. 본 발명의 넓은 개념들은 이들 예들에만 제한되지 않는다.
[0066] 본 발명의 일 실시예에 따르면, 본 명세서에 기재된 방법들에 따라 생성된 양자 컴퓨터 칩은 각각의 금속 패드 상에 형성된 제2 금속 스터드를 갖는 큐비트 칩을 더 포함하고, 디바이스 인터포저 칩은 적어도 하나의 제2 금속 패드 및 각각의 제2 금속 패드 상에 형성된 제2 디바이스 솔더 범프를 더 포함한다. 상기 제2 금속 스터드는 도 10에 개략적으로 예시된 것처럼 상기 제2 디바이스 솔더 범프에 본딩된다.
[0067] 본 발명의 일 실시예에 따르면, 여기에 설명된 방법에 따라 생성된 양자 컴퓨터 칩은 각각의 금속 패드 상에 형성된 적어도 하나의 금속 도금 필라를 더 갖는 큐비트 칩을 더 포함하고, 상기 디바이스 인터포저 칩은 적어도 하나의 제2 금속 패드 및 각각의 제2 금속 패드 상에 형성된 제2 디바이스 솔더 범프를 포함한다. 도 14에 개략적으로 도시된 바와 같이, 상기 금속 도금 필라들은 두 제2 디바이스 솔더 범프들에 본딩된다.
[0068] 본 발명의 실시예에 따르면, 상기 방법(100)은 큐비트 칩을 테스트 인터포저 칩에 본딩하기 전에 큐비트 칩 상에 형성된 조셉슨 접합들에 걸쳐 저항 측정을 수행하는 단계를 더 포함한다. 이것은 실온 또는 그보다 낮은 온도에서 할 수 있다. 본 발명의 일 실시예에 따르면, 상기 방법(100)은 본딩된 큐비트 칩 및 테스트 인터포저 칩을 주파수 수정이 수행될 수 있는 온도로 가열하는 단계를 더 포함한다.
[0069] 본 발명의 일 실시예에 따르면, 본 명세서에 기술된 방법들에 따라 생성된 양자 컴퓨터 칩은 큐비트 칩 및 디바이스 인터포저 칩을 갖고, 상기 큐비트 칩의 일부분 및 디바이스 인터포저 칩의 일부분은 판독 공진기들을 형성한다. 예를 들어, 상기 큐비트 칩의 일부분과 상기 디바이스 인터포저 칩의 일부분은 큐비트 칩 상에 형성된 커패시터(capacitor)와 디바이스 인터포저 상에 형성된 인덕터로 집중-소자 공진기(a lumped-element resonator)를 형성할 수 있다(도 24). 오직 한번의 초기 테스트가 예상되므로(표 1), 상기 방법은 다른 스타일의 공진기들을 사용할 수 있는데, 예를 들어, 테스트 인터포저 칩 상에서, 판독 공진기들이 단일 피드라인으로 멀티플렉스될 수 있는, 더 크게 분산된 공진기들이 사용될 수 있으며, 이는 공간이 덜 중요하기 때문이다(도 21). 그런 다음, 각 공진기들을 제어 및/또는 측정 기기들에 개별적으로 연결될 필요가 있는 최종 양자 컴퓨팅 칩을 위해 더 작은 집중-소자 공진기들이 사용될 수 있다.
[0070] 도 18은 인터포저 칩(1802)에 본딩된 큐비트 칩(1800)의 개략도이다. 본 발명의 실시예에 따르면, 금속 스터드(1804)는 초전도체이다. 금속 스터드(1804)가 초전도체가 아닌 경우, 솔더 범프(1806)가 금속 패드(1808)와 접촉하는 거리 dS-S는 솔더 범프 재료의 일관성 길이(the coherence length)보다 훨씬 더 크게 설계된다. 본 발명의 실시예에 따르면, 금속 패드(1808)는 본질적으로(inherently) 초전도체이다. 금속 패드(1808)가 본질적으로 초전도체가 아닌 경우, 금속 패드(1808)의 두께(t)는 근접 효과를 통해 솔더 범프(1806)와 초전도체 배선(1810) 사이의 초전도 상호 연결을 용이하게 할 수 있도록 충분히 작게 설계된다.
[0071] 도 19는 금 스터드들(gold studs)(1902) 및 큐비트(1904)를 갖는 큐비트 칩(1900)의 개략도이다. 도 20은 테스트 솔더 범프들(2002)을 갖는 테스트 인터포저 칩(2000)의 개략도이다. 테스트 인터포저 칩(2000)은 또한 λ/4 판독 공진기(2004) 및 멀티플렉싱(multiplexing)을 위한 동일 평면 도파관 피드라인(a coplanar waveguide feedline)(2006)을 포함한다. 큐비트 주파수 테스트를 위해, 제어 및 판독이 피드라인(2006)을 통해 멀티플렉스될 수 있고, 이는 측정 셋업을 단순화할 수 있다. 도 21은 테스트 인터포저 칩에 본딩된 큐비트 칩의 개략도이다. 분리(pulling)를 돕기 위해, 테스트 인터포저 칩은 큐비트 칩이 스터드들을 갖는 것보다 더 적은 수의 범프들을 갖는다.
[0072] 도 22는 디바이스 인터포저 칩에 본딩하기 전의 큐비트 칩(2000)의 개략도이다. 최종 양자 컴퓨터 칩을 위해, 각 큐비트는 멀티플렉스된 컨트롤을 사용하는 대신, 교차 공진 게이트들이 필요한, 개별 컨트롤을 갖는다. 큐비트 칩(2200)은 판독 공진기의 캐패시터 부분(2202)을 포함한다. 도 23은 큐비트 칩에 본딩하기 전의 디바이스 인터포저 칩(2300)의 개략도이다. 디바이스 인터포저 칩(2300)은 판독 공진기의 인덕터 부분(2302)을 포함한다. 도 24는 디바이스 인터포저 칩에 본딩된 큐비트 칩의 개략도이다. 판독 공진기의 캐패시터 및 인턱터 부분들은 최종 양자 컴퓨터 칩에서 완전한 판독 공진기를 형성한다.
[0073] 본 발명의 다양한 실시예들에 대한 설명들은 예시의 목적으로 제시되었지만, 개시된 실시예들을 완전하게 하거나 제한하려는 것은 아니다. 많은 수정들 및 변형들은 본 발명의 범위를 벗어남이 없이 당업자에게 명백할 것이다. 본 명세서에서 사용된 용어는 본 발명의 원리들, 시장에서 발견되는 기술들에 대한 실질적인 적용 또는 기술적 개선들을 가장 잘 설명하거나, 또는 당업자가 본 발명을 이해할 수 있도록 하기 위해 선택되었다.

Claims (24)

  1. 양자 컴퓨터 칩 제조 방법에 있어서, 상기 방법은:
    큐비트 칩의 동작 온도에서 큐비트 칩 상의 큐비트들을 위해 테스트 인터포저 칩에 본딩된 큐비트 칩에 대한 주파수 측정을 수행하는 단계;
    상기 주파수 측정을 수행한 후 상기 테스트 인터포저 칩으로부터 상기 큐비트 칩을 분리하는 단계;
    상기 큐비트 칩을 상기 테스트 인터포저 칩으로부터 분리한 후 큐비트들의 서브세트의 주파수를 수정하는 단계; 및
    상기 큐비트들의 서브세트의 주파수를 수정한 후 디바이스 인터포저 칩에 상기 큐비트 칩을 본딩하는 단계를 포함하는
    방법.
  2. 제1항에 있어서, 상기 디바이스 인터포저 칩은 재사용된 테스트 인터포저 칩인
    방법.
  3. 제1항에 있어서, 상기 방법은:
    상기 주파수 측정을 수행하는 단계 전에 상기 큐비트 칩을 상기 테스트 인터포저 칩에 본딩하는 단계; 및
    상기 본딩된 큐비트 칩 및 테스트 인터포저 칩을 상기 큐비트 칩의 작동 온도로 냉각하는 단계를 더 포함하는
    방법.
  4. 제3항에 있어서, 상기 큐비트 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 금속 스터드(a metallic stud)를 포함하고,
    상기 테스트 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 테스트 솔더 범프(a test solder bump)를 포함하며,
    상기 디바이스 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 디바이스 솔더 범프(a device solder bump)를 포함하고,
    상기 큐비트 칩을 상기 테스트 인터포저 칩에 본딩하는 단계는 상기 큐비트 칩 상에 형성된 상기 금속 스터드들을 상기 테스트 인터포저 칩 상에 형성된 상기 테스트 솔더 범프들에 본딩하는 단계를 포함하며,
    상기 큐비트 칩을 상기 디바이스 인터포저 칩에 본딩하는 단계는 상기 큐비트 칩 상에 형성된 상기 금속 스터드들을 상기 디바이스 인터포저 칩 상에 형성된 상기 디바이스 솔더 범프들에 본딩하는 단계를 포함하는
    방법.
  5. 제4항에 있어서, 상기 테스트 솔더 범프들은 상기 금속 스터드들이 형성된 금속 패드들의 제1 영역과 접촉하고,
    상기 디바이스 솔더 범프들은 상기 금속 스터드들이 형성된 금속 패드들의 제2 영역과 접촉하며, 제2 영역의 적어도 일부는 제1 영역과 다른(different)
    방법.
  6. 제4항에 있어서, 상기 큐비트 칩은 각각의 금속 패드 상에 형성된 제2 금속 스터드를 더 포함하고, 상기 디바이스 인터포저 칩은 각각의 제2 금속 패드 상에 형성된 적어도 하나의 제2 금속 패드 및 제2 디바이스 솔더 범프를 더 포함하며,
    상기 방법은 상기 큐비트 칩 상에 형성된 상기 제2 금속 스터드들을 상기 디바이스 인터포저 칩 상에 형성된 상기 제2 디바이스 솔더 범프들에 본딩하는 단계를 더 포함하는
    방법.
  7. 제4항에 있어서, 상기 큐비트 칩은 각각의 금속 패드 상에 형성된 적어도 하나의 금속 도금 필라(at least one metallic plated pillar)를 더 포함하고, 상기 디바이스 인터포저 칩은 각각의 제2 금속 패드 상에 형성된 적어도 하나의 제2 금속 패드 및 제2 디바이스 솔더 범프를 더 포함하며,
    상기 방법은 상기 큐비트 칩 상에 형성된 상기 금속 도금 필라를 상기 디바이스 인터포저 칩 상에 형성된 상기 제2 디바이스 솔더 범프에 본딩하는 단계를 더 포함하는
    방법.
  8. 제4항에 있어서,
    상기 큐비트 칩은 복수의 금속 스터드들을 포함하고,
    상기 테스트 인터포저 칩은 복수의 테스트 솔더 범프들을 포함하며, 그리고
    상기 디바이스 인터포저 칩은 복수의 디바이스 솔더 범프들을 포함하는
    방법.
  9. 제8항에 있어서, 상기 복수의 테스트 솔더 범프들에서 테스트 솔더 범프들의 수는 상기 복수의 금속 스터드들에서 금속 스터드들의 수보다 적고,
    상기 복수의 테스트 솔더 범프들에서 테스트 솔더 범프들의 수는 상기 복수의 디바이스 솔더 범프들에서 디바이스 솔더 범프들의 수보다 적으며,
    상기 큐비트 칩을 상기 테스트 인터포저 칩에 본딩하는 단계는 상기 복수의 금속 스터드들의 서브세트를 상기 복수의 테스트 솔더 범프들에 본딩하는 단계를 포함하고,
    상기 큐비트 칩을 상기 디바이스 인터포저 칩에 본딩하는 단계는 상기 복수의 금속 스터드들을 상기 복수의 디바이스 솔더 범프들에 본딩하는 단계를 포함하는
    방법.
  10. 제9항에 있어서, 각 디바이스 솔더 범프의 크기는 각 테스트 솔더 범프의 크기보다 큰(larger)
    방법.
  11. 제10항에 있어서, 상기 디바이스 인터포저 칩은 재사용된 테스트 인터포저 칩이고, 상기 방법은 상기 테스트 인터포저 칩 상에 상기 복수의 디바이스 솔더 범프들을 분리하고(pulling) 및 형성한(forming) 후, 상기 테스트 인터포저 칩에서 상기 테스트 솔더 범프들을 제거하는 단계를 더 포함하는
    방법.
  12. 제8항에 있어서, 상기 큐비트 칩은 복수의 금속 도금 필라들을 더 포함하고,
    상기 큐비트 칩을 상기 테스트 인터포저 칩에 본딩하는 단계는 상기 복수의 금속 스터드들을 상기 복수의 테스트 솔더 범프들에 본딩하는 단계를 포함하며, 그리고
    상기 큐비트 칩을 상기 디바이스 인터포저 칩에 본딩하는 단계는 상기 복수의 금속 스터드들을 복수의 제1 디바이스 솔더 범프들에 본딩하는 단계와, 상기 복수의 금속 도금 필라들을 복수의 제2 디바이스 솔더 범프들에 본딩하는 단계를 포함하는
    방법.
  13. 제12항에 있어서, 상기 디바이스 솔더 범프들의 개수 및 크기는 상기 테스트 솔더 범프들의 개수 및 크기보다 큰(larger)
    방법.
  14. 제13항에 있어서, 상기 디바이스 인터포저 칩은 재사용된 테스트 인터포저 칩이고, 상기 방법은 상기 테스트 인터포저 칩 상에 상기 복수의 디바이스 솔더 범프들을 분리하고 형성한 후, 상기 테스트 인터포저 칩에서 상기 테스트 솔더 범프들를 제거하는 단계를 더 포함하는
    방법.
  15. 제13항에 있어서, 상기 방법은 상기 큐비트 칩을 상기 테스트 인터포저 칩에 본딩하기 전에 상기 큐비트 칩 상에 형성된 조셉슨 접합들에 걸쳐 저항 측정들을 수행하는 단계를 더 포함하는
    방법.
  16. 제13항에 있어서, 상기 방법은 상기 본딩된 큐비트 칩 및 테스트 인터포저 칩을 상기 주파수를 변경하는 단계가 수행될 수 있는 온도로 가열하는 단계를 더 포함하는
    방법.
  17. 제1항의 방법에 따라 제조된
    양자 컴퓨터 칩.
  18. 제17항에 있어서, 상기 큐비트 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 금속 스터드를 포함하고,
    상기 테스트 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 테스트 솔더 범프를 포함하며,
    상기 디바이스 인터포저 칩은 적어도 하나의 금속 패드 및 각각의 금속 패드 상에 형성된 디바이스 솔더 범프를 포함하고,
    상기 양자 컴퓨터 칩을 형성하기 위해 상기 큐비트 칩 상에 형성된 금속 스터드들은 상기 디바이스 인터포저 칩 상에 형성된 디바이스 솔더 범프들에 본딩되는
    양자 컴퓨터 칩.
  19. 제18항에 있어서, 상기 금속 스터드들은 초전도체가 아닌 재료(material)로 형성되고, 상기 디바이스 솔더 범프들이 상기 큐비트 칩 상에 형성된 상기 금속 스터드들을 둘러싸는(envelop) 거리는 상기 디바이스 솔더 범프들의 일관성 길이(the coherence length)보다 훨씬 큰(much greate)
    양자 컴퓨터 칩.
  20. 제18항에 있어서, 상기 금속 스터드들은 초전도체가 아닌 재료(material)로부터 형성되고, 상기 디바이스 솔더 범프들이 상기 큐비트 칩 상에 형성된 금속 패드들과 접촉하는(contact) 거리는 디바이스 솔더 범프들의 일관성 길이보다 훨씬 큰
    양자 컴퓨터 칩.
  21. 제18항에 있어서, 상기 테스트 솔더 범프는 초전도성 재료로 형성되고, 상기 디바이스 솔더 범프도 초전도성 재료로 형성되는
    양자 컴퓨터 칩.
  22. 제18항에 있어서, 상기 큐비트 칩은 각각의 금속 패드 상에 형성된 제2 금속 스터드를 더 포함하고, 상기 디바이스 인터포저 칩은 적어도 하나의 제2 금속 패드 및 각각의 제2 금속 패드 상에 형성된 제2 디바이스 솔더 범프를 더 포함하며,
    상기 제2 금속 스터드들은 상기 제 2 디바이스 솔더 범프들에 본딩되는
    양자 컴퓨터 칩.
  23. 제18항에 있어서, 상기 큐비트 칩은 각각의 금속 패드 상에 형성된 적어도 하나의 금속 도금 필라를 더 포함하고, 상기 디바이스 인터포저 칩은 적어도 하나의 제2 금속 패드 및 각각의 제2 금속 패드 상에 형성된 제2 디바이스 솔더 범프를 더 포함하며,
    상기 금속 도금 필라들은 상기 제2 디바이스 솔더 범프들에 본딩되는
    양자 컴퓨터 칩.
  24. 제18항에 있어서, 상기 큐비트 칩의 일부분 및 상기 디바이스 인터포저 칩의 일부분은 판독 공진기들(readout resonators)을 형성하는
    양자 컴퓨터 칩.
KR1020217029510A 2019-02-21 2020-02-11 사후-측정 큐비트 주파수 수정을 위한 스터드 범프들 KR102633551B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/281,770 US10692831B1 (en) 2019-02-21 2019-02-21 Stud bumps for post-measurement qubit frequency modification
US16/281,770 2019-02-21
PCT/EP2020/053474 WO2020169418A1 (en) 2019-02-21 2020-02-11 Stud bumps for post-measurement qubit frequency modification

Publications (2)

Publication Number Publication Date
KR20210127216A true KR20210127216A (ko) 2021-10-21
KR102633551B1 KR102633551B1 (ko) 2024-02-07

Family

ID=69650555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217029510A KR102633551B1 (ko) 2019-02-21 2020-02-11 사후-측정 큐비트 주파수 수정을 위한 스터드 범프들

Country Status (8)

Country Link
US (1) US10692831B1 (ko)
EP (1) EP3928262B1 (ko)
JP (1) JP7413386B2 (ko)
KR (1) KR102633551B1 (ko)
CN (1) CN113366513A (ko)
AU (1) AU2020224954B2 (ko)
ES (1) ES2963351T3 (ko)
WO (1) WO2020169418A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10944039B2 (en) 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
US10956828B2 (en) 2019-06-19 2021-03-23 International Business Machines Corporation Transmon qubit flip-chip structures for quantum computing devices
FR3105877A1 (fr) * 2019-12-30 2021-07-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de connexion autoalignée d’une structure à un support, dispositif obtenu à partir d’un tel procédé, et les structure et support mis en œuvre par un tel procédé
CA3198725A1 (en) * 2020-10-14 2022-06-16 Daniel Yohannes Interconnections between quantum computing module and non-quantum processing modules in quantum computing systems
CN113036030B (zh) * 2021-02-26 2022-04-12 合肥本源量子计算科技有限责任公司 一种超导电路制备方法及一种超导量子芯片
WO2023152961A1 (ja) * 2022-02-14 2023-08-17 富士通株式会社 電子装置及び電子装置の製造方法
US20230359917A1 (en) * 2022-05-09 2023-11-09 International Business Machines Corporation Modular quantum chip design with overlapping connection
US20230363295A1 (en) * 2022-05-09 2023-11-09 International Business Machines Corporation Downstop and bump bonds formation on substrates

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
WO2018111242A1 (en) * 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077518A (ja) 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
US8169231B2 (en) * 2007-09-24 2012-05-01 D-Wave Systems Inc. Systems, methods, and apparatus for qubit state readout
US9159033B2 (en) * 2013-03-14 2015-10-13 Internatinal Business Machines Corporation Frequency separation between qubit and chip mode to reduce purcell loss
US9836699B1 (en) 2015-04-27 2017-12-05 Rigetti & Co. Microwave integrated quantum circuits with interposer
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
WO2017079417A1 (en) * 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US9859176B1 (en) * 2016-10-31 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, test system and method of the same
US9870536B1 (en) 2017-04-04 2018-01-16 International Business Machines Corporation Integrated drive and readout circuit for superconducting qubits
CN107564868B (zh) * 2017-07-07 2019-08-02 清华大学 一种超导量子计算芯片的集成封装结构和方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
WO2018111242A1 (en) * 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout

Also Published As

Publication number Publication date
AU2020224954B2 (en) 2023-06-22
EP3928262A1 (en) 2021-12-29
ES2963351T3 (es) 2024-03-26
WO2020169418A1 (en) 2020-08-27
EP3928262B1 (en) 2023-10-04
JP7413386B2 (ja) 2024-01-15
CN113366513A (zh) 2021-09-07
JP2022521666A (ja) 2022-04-12
KR102633551B1 (ko) 2024-02-07
AU2020224954A1 (en) 2021-09-30
US10692831B1 (en) 2020-06-23

Similar Documents

Publication Publication Date Title
KR102633551B1 (ko) 사후-측정 큐비트 주파수 수정을 위한 스터드 범프들
US9853006B2 (en) Semiconductor device contact structure having stacked nickel, copper, and tin layers
CN110431568B (zh) 在堆叠的量子计算装置中的集成电路元件
US12120966B2 (en) Low footprint resonator in flip chip geometry
US20140077367A1 (en) Solder interconnect with non-wettable sidewall pillars and methods of manufacture
US20220284333A1 (en) Transmon qubit flip-chip structures for quantum computing devices
US20120264241A1 (en) Test structure and methodology for three-dimensional semiconductor structures
US20220012617A1 (en) Quantum computing circuit comprising a plurality of chips and method for manufacturing the same
JP7479394B2 (ja) 量子コンピューティング・デバイス用のトランズモン・キュービット・フリップチップ構造体の製造
Zhao et al. Glass substrate interposer for TSV-integrated surface electrode ion trap
Saida et al. Scalable interconnection using a superconducting flux qubit
Hughes et al. Increasing Chip-to-Substrate Spacing Using in Capped SnPb Pillars as Flip Chip Interconnects for Physical Isolation in Superconducting Applications
Yao et al. Low-loss liquid metal interconnects for modular superconducting quantum systems
Jayabalan et al. Test strategies for fine pitch wafer level packaged devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant