JP7413386B2 - 測定後の量子ビット周波数変更のためのスタッド・バンプ - Google Patents

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Description

本発明は、量子コンピュータ・チップを製造する方法、および製造されたチップに関連しており、より詳細には、製造されたチップの測定後の量子ビット周波数変更を含む、量子コンピュータ・チップを製造する方法に関連している。
固定周波数トランズモンが製造されるときに、それらの実際の周波数は、当然ながら、対象の固定周波数から多少逸脱する。その結果、複数の固定周波数量子ビットを含むチップの場合、量子ビットの母集団に関して固有の周波数拡散が存在し、この周波数拡散は、量子ビットのすべての対間の交差共鳴ゲートの動作を確実に可能にするには大きすぎる。周波数拡散は「周波数衝突」をもたらし、周波数衝突においては、量子ビットの対間の望ましくないＺＺ相互作用が大きすぎて交差共鳴ゲートを実行することができないか、または量子ビットの対間の大きい離調に起因する交差共鳴ゲートの低速化を引き起こす。測定後のアニーリングおよびリソグラフィによる変更は、ジョセフソン接合のインダクタンスまたは静電容量を変更することによって（例えば、誘電体を除去することによって）、量子ビット周波数を変更することができる。しかし、測定後の周波数変更は、多くの場合、量子ビット・チップが基板上で組み立てられた後に、読み出し回路（またはその一部）による量子ビット・チップ上の量子ビットへのアクセスを必要とする。量子プロセッサが高密度に移行するにつれて、フリップ・チップとチップ・バンプの間のボンディングが必要になる。量子ビット・チップは、量子ビット・チップに対して測定を実行するため、および量子コンピュータ・チップを形成するために、インターポーザ・チップにフリップ・チップ結合されることがある。しかし、現在、量子ビット・チップがインターポーザ・チップにフリップ・チップ結合された後に、量子ビット・チップにアクセスして周波数変更を実行することができない。
本発明の実施形態によれば、量子コンピュータ・チップを製造する方法は、量子ビット・チップの動作温度で、量子ビット・チップ上の量子ビットのためのテスト・インターポーザ・チップに結合された量子ビット・チップに対する周波数測定を実行することを含む。この方法は、周波数測定を実行した後にテスト・インターポーザ・チップから量子ビット・チップを引き離すことと、テスト・インターポーザ・チップから量子ビット・チップを引き離した後に量子ビットのサブセットの周波数を変更することとを、さらに含む。この方法は、量子ビットのサブセットの周波数を変更した後に、量子ビット・チップをデバイス・インターポーザ・チップ（device interposer chip）に結合することをさらに含む。
この方法は、チップが冷却され、低温で測定が実行された後に、量子ビット・チップへのアクセスを提供することによって、量子ビット周波数の測定後の変更を可能にする。低温での周波数測定は、周波数を予測する室温での測定より正確であり、その後の正確な量子ビット周波数変更を可能にし、量子ビット間の周波数衝突を防ぐ。
本発明の実施形態に従って量子コンピュータ・チップを製造する方法を示すフローチャートである。 本発明の実施形態に従う量子ビット・チップの概略図である。 本発明の実施形態に従うテスト・インターポーザ・チップの概略図である。 本発明の実施形態に従う結合された量子ビット・チップおよびテスト・インターポーザ・チップの概略図である。 本発明の実施形態に従うデバイス・インターポーザ・チップの概略図である。 本発明の実施形態に従う結合された量子ビット・チップおよびデバイス・インターポーザ・チップの概略図である。 本発明の実施形態に従う量子ビット・チップの概略図である。 テスト・インターポーザに結合された量子ビット・チップの概略図である。 本発明の実施形態に従うデバイス・インターポーザ・チップの概略図である。 デバイス・インターポーザ・チップに結合された量子ビット・チップの概略図である。 本発明の実施形態に従う量子ビット・チップの概略図である。 テスト・インターポーザ・チップ１２０２に結合された量子ビット・チップの概略図である。 本発明の実施形態に従うデバイス・インターポーザ・チップの概略図である。 デバイス・インターポーザ・チップ１４０２に結合された量子ビット・チップの概略図である。 結合されていない量子ビット・チップおよびインターポーザ・チップの概略図である。 結合された量子ビット・チップおよびインターポーザ・チップの概略図である。 量子ビット・チップがテスト・インターポーザ・チップに結合され、テスト・インターポーザ・チップから引き離された後の量子ビット・チップ上の金属スタッドの画像である。 インターポーザ・チップに結合された量子ビット・チップの概略図である。 金スタッドおよび量子ビットを含む量子ビット・チップの概略図である。 テストはんだバンプ（test solder bump）を含むテスト・インターポーザ・チップの概略図である。 テスト・インターポーザ・チップに結合された量子ビット・チップの概略図である。 デバイス・インターポーザ・チップに結合する前の量子ビット・チップの概略図である。 量子ビット・チップに結合する前のデバイス・インターポーザ・チップの概略図である。 デバイス・インターポーザ・チップに結合された量子ビット・チップの概略図である。
図１を参照すると、量子コンピュータ・チップを製造する方法１００は、量子ビット・チップを提供すること（１０２）と、読み出し回路の少なくとも一部を含むテスト・インターポーザ・チップを提供すること（１０４）とを含んでいる。方法１００は、量子ビット・チップをテスト・インターポーザ・チップに結合すること（１０６）と、結合された量子ビット・チップおよびテスト・インターポーザ・チップを量子ビット・チップの動作温度に冷却すること（１０８）とをさらに含んでいる。一部の実施形態では、２つ以上の量子ビット・チップがテスト・インターポーザ・チップに結合され得る。方法１００は、は、読み出し回路を使用して、量子ビット・チップ上の量子ビットに関して、冷却済みの結合された量子ビット・チップおよびテスト・インターポーザ・チップに対する周波数測定を実行すること（１１０）をさらに含んでいる。方法１００は、周波数測定の実行（１１０）後に、量子ビット・チップをテスト・インターポーザ・チップから引き離すこと（１１４）をさらに含んでいる。方法１００は、量子ビット・チップをテスト・インターポーザ・チップから引き離した（１１４）後に、量子ビットのサブセットの周波数を変更すること（１１６）と、量子ビットのサブセットの周波数を変更した（１１６）後に、量子ビット・チップをデバイス・インターポーザ・チップに結合すること（１１８）とをさらに含んでいる。一部の実施形態では、２つ以上の量子ビット・チップがデバイス・インターポーザ・チップに結合され得る。
本発明の実施形態によれば、この方法は、量子ビット・チップを提供すること（１０２）と、テスト・インターポーザ・チップを提供すること（１０４）と、量子ビット・チップをテスト・インターポーザ・チップに結合すること（１０６）と、結合された量子ビット・チップおよびテスト・インターポーザ・チップを冷却すること（１０８）とを含まない。例えば、量子ビット・チップおよびテスト・インターポーザ・チップは、例えば製造業者によって事前に製造され、結合されてよい。したがって、この方法は、テスト・インターポーザ・チップに結合された量子ビット・チップに対する周波数測定を実行すること（１１０）から開始してよい。
本明細書において使用されるとき、量子ビット・チップは、基板および基板上に形成された少なくとも１つの量子ビット（quantum bit（qubit））を含んでいるチップである。一部の実施形態では、量子ビットは、超伝導量子ビットであってよい。量子ビットは、例えば１つまたは複数のジョセフソン接合を含んでよい。一部の実施形態では、量子ビットは、トランズモンであってよい。一部の実施形態では、量子ビット・チップは、基板上に形成された超伝導配線を含む。量子ビット・チップは、近接効果によって超伝導になる超伝導配線上に形成された薄いアンダー・バンプ金属（ＵＢＭ：under bump metallurgy）パッドを含んでよい。一部の実施形態では、量子ビット・チップは、読み出し共振器または読み出し共振器の一部を含む。
本明細書において使用されるとき、インターポーザ・チップは、基板および基板上に形成された超伝導配線を含んでいるチップである。インターポーザ・チップは、近接効果によって超伝導になる金属相互接続上に配置された少なくとも１つの薄いＵＢＭパッドを含んでよい。一部の実施形態では、インターポーザ・チップは読み出し回路を含む。読み出し回路は、例えば、読み出し共振器または読み出し共振器の一部であってよい。インターポーザ・チップは、量子ビットをテストするために使用されるテスト・インターポーザであるか、または量子コンピューティング・デバイスに組み込まれるデバイス・インターポーザ・チップであってよい。一部の実施形態では、デバイス・インターポーザ・チップは、再利用されたテスト・インターポーザ・チップである。一部の実施形態では、デバイス・インターポーザ・チップは冷間溶接を介して量子ビット・チップに結合される。
量子コンピューティング・デバイスでは、量子ビットは、例えば容量的に、または同一平面上の導波路バスに結合することにより、物理的接続によって互いに結合される。結合された量子ビットの数が増えるにつれて、量子ビット・チップ上の空間が制限要因になる。読み出し共振器または読み出し共振器の一部をインターポーザ・チップに移動することによって、より多くの量子ビットを量子ビット・チップ上に形成できるようにする。これは、デバイス・インターポーザ・チップに当てはまるため、テスト・インターポーザ・チップにも当てはまるはずである。
量子ビット・チップをテスト・インターポーザ・チップから引き離すということは、量子ビット・チップおよびテスト・インターポーザ・チップのうちの少なくとも１つに力を加えて、量子ビット・チップをテスト・インターポーザ・チップから物理的に分離するということを意味する。この引き離しは、量子ビット・チップ上のスタッドとテスト・インターポーザ・チップ上のはんだバンプの間の結合の破壊を引き起こす。しかし、引き離しの後に、はんだバンプの一部のはんだ材料がスタッドに付着したままになることがある。この引き離しは、量子ビット・チップの化学的処理もアニーリングも必要としない。したがって、量子ビット・チップ上の量子ビットの損傷を防ぎながら、量子ビット・チップおよびインターポーザ・チップが分離される。
量子ビットが動作できる低温は、含まれている超伝導体の臨界温度および量子ビットの遷移周波数に対応する温度を十分下回る温度として定義される。量子ビットには、量子ビットを構成する超伝導体の臨界温度（Ｔｃ）、および量子ビットの温度に対応する熱エネルギー（ｋＢＴ）という２つの温度スケールが関連している。Ｔｃは、この温度を上回ると、金属は常態であり、抵抗を有するため、関連している。また、温度がＴｃを下回ると、準粒子密度が低下する。ｋＢＴは、熱変動が多くのデコヒーレンスを引き起こさないように、量子ビットの遷移周波数（ｈｆ）に対応するエネルギーよりもはるかに小さくなければならない。本発明の実施形態によれば、十分に低い温度とは、Ｔｃおよび量子ビットの遷移周波数に対応する温度のうちの低い方の温度に対してごくわずかに低い温度である。このごくわずかな温度は、例えば、約１／１０、１／１５、または１／２０の温度であってよい。本発明の実施形態によれば、臨界温度が１．２Ｋであり、量子ビットの遷移周波数が２５０ｍＫの温度に対応する場合、２０ｍＫ未満は十分に低い温度であることができる。
量子ビットの周波数は、計算に使用されている量子ビットの２つの状態間の遷移エネルギーに対応する。量子ビットは、どの追加の量子状態からもエネルギーにおいて十分に分離されているか、または切り離されているか、あるいはその両方である２つの量子状態を有しており、動作状態において、量子ビットは近似的に２つの量子状態の構造になる。２つの状態間の遷移エネルギーは、量子ビットの周波数を定義する固定量である。それにもかかわらず、一部の量子ビットにおいては、例えばレーザーを使用して量子ビットをアニールすることによって、遷移エネルギーは変更され得る。
方法１００は、量子ビットの周波数が測定された後に量子ビット・チップ上に形成されたジョセフソン接合へのアクセスを提供するため、周波数変更のフィードバックの可能性を有効にする。現在存在している任意の従来方法または将来開発される方法を使用して、量子ビットを変更することができる。量子ビットのリソグラフィ以外による変更は、ジョセフソン接合のレーザー・アニーリングまたは誘電体もしくは導電材料のレーザー切断あるいはその両方、トライボロジー的（すなわち、ナノインデンターを使用する）修正、またはハード・マスクによるドライ・エッチングによって実行され得る。リソグラフィの方法が使用されてもよい。特に、厚いレジストおよび低い焼き付け温度を伴うリソグラフィの方法が採用されてよい。ソフト・リソグラフィが使用されてもよい。スピンオン・レジストまたはスプレー式レジスト用のＳＵ－８、ＫＭＰＲ、およびＪＳＲなどの、１００μｍよりも厚くパターン形成され得るネガ型レジストが使用され得る。吹き付けおよび直接描画レーザーによる露光によって、ポジ型レジストも使用され得る。これによって、より薄いレジストを使用することを可能にし、スタッド・バンプが覆われるのを防ぐ。また、ポジ型レジストは、より低い焼き付け温度を有することができる。
量子ビットの表面への直接アクセスは、変更を確認するための表面上の接合またはその他の構造の顕微鏡検査または電気抵抗測定などの検査を可能にする。ジョセフソン接合へのアクセスなしでの量子ビット周波数の変更は、望ましくない損傷を引き起こさずにインターポーザ（上）または量子ビット基板（下）のいずれかを貫通する手法によってのみ可能である。そのような手法は、インターポーザが除去されて量子ビットの表面に直接アクセスできる場合よりも困難で、制限的であり、不正確である。
インターポーザ・チップを介してレーザー・アニーリングを実行するには、インターポーザ・チップが透明な基板または機械加工された窓を有する必要がある。透明な基板または機械加工された窓は、追加の製造ステップを必要とすることがある。さらに、透明な基板は、量子ビットのコヒーレンスおよび信頼性を低下させる二準位系を導入することがある。機械加工された窓は、コヒーレンスおよび信頼性を低下させる応力の集中および処理の問題を伴うことがある。
代替として、量子ビット・チップの裏面の周波数変更を使用して量子ビット周波数が変更されてよく、これを行うには、薄い量子ビット・ダイが必要になる。薄い量子ビット・ダイは、応力の集中および処理の問題の影響を受けやすく、コヒーレンスおよび信頼性に悪影響を与える可能性がある。
これに対して、方法１００は、コヒーレンスまたは信頼性の不利益を引き起こさない。さらに、方法１００は、他の方法よりも正確な最終的ジョセフソン接合の周波数予測を可能にする。量子ビットの周波数は、例えば、低温での周波数予測に基づいて、レーザー・アニーリングまたは切断によって変更され得る。しかし、本発明の幅広い概念は、量子ビットのレーザーによる変更のみに限定されない。量子ビット周波数の予測因子としての室温（ＲＴ：room temperature）でのジョセフソン接合抵抗は、固有の相関誤差およびコンデンサの製造公差に起因する周波数衝突がないことを保証するほど十分に正確ではない。表１は、共通のトポロジーの次第に大きくなる実装に配置された２４個、２８個、５４個、および７３個の量子ビットを含む量子ビット・チップの歩留まり予測を示している。数字は、動作する量子ビット・チップが実現される前にテストされるチップの数を示している。
Figure 0007413386000001
量子ビットが選別された後に、適切なＲＴ抵抗パターンを含むチップが結合され、冷却される。その結果、量子ビットの変更なし（最後から３番目の行）は、接合へのアクセス性なし（最後から２番目の行）と同じである。これは、測定後の変更を行えない場合、ＲＴ抵抗条件に対するより厳しい要件があるため、室温で選別するチップの数の場合とは対照的である。例えば、５４Ｑチップの場合、ＲＴで「最高に良い」ように見えるすべてのチップに関して、量子ビットが測定された後に、１つのチップのみに衝突がないということが判明する。製造から生じる厳密にランダムな量子ビット周波数を前提として、ＲＴで「最高に良い」ように見える１つのチップを見つけるために、１０ｋよりも十分に多い（表１のデータをシミュレートするために使用されるモデルでの試行回数よりも多い）チップが必要である。さらに別の例として、冷却前にＲＴで調整する適度な能力を前提として、「最高に良い」ＲＴ構成に調整するのに適したＲＴでの抵抗を有する１つのチップを見つけるために、６ｋ～１８ｋのチップが必要である。これに対して、ＲＴで「最高に良い」１つのチップだけが製造され、その後、冷却され、周波数を測定され、暖められ、引き離され、量子ビット周波数を変更される場合、本発明の実施形態に従う方法は、衝突が０になることをほぼ保証することができる。したがって、表の最後の行が「１」になっている。
最後の２行に示されているように、方法１００は、テストされるチップの数を、２４量子ビット・チップの場合、９から１に、７３量子ビット・チップの場合、１０００から１に削減する。方法１００は、結合された量子ビット・チップおよびテスト・インターポーザ・チップを、量子ビットが動作できる低温に冷却することを含み、正確な周波数測定結果を得ることができるようにする。この周波数測定は、チップが暖められた後に、量子ビットの非常に正確な周波数変更を実行するために使用される。既知の測定された周波数に基づいて量子ビットを調整するのは、室温に基づく推定値に基づいて量子ビットを調整するよりもはるかに正確である。
方法１００は、量子ビット・チップの化学的処理または全体的アニーリングなしで、量子ビット・チップおよびインターポーザ・チップの複数回の結合および剥離（debonding)を可能にする。方法１００は、金属バンプが共振器の一部を形成する事例に適合する。方法１００は、スタッド・バンプを損なわずに、リソグラフィまたはリソグラフィ以外（すなわち、レーザー・アニーリングまたは切断）による量子ビットの変更を可能にし、すべての２量子ビット・ゲートが動作可能な合計で５０個を超える量子ビットの規模の量子プロセッサを取得する確率を大幅に増やす。
図２を参照すると、量子ビット・チップ２００が、少なくとも１つの金属パッド２０２および少なくとも１つの金属パッド２０２上に形成された金属スタッド２０４を含んでいる。本発明の実施形態によれば、量子ビット・チップ２００は、量子ビット基板２０６、および量子ビット基板２０６上に形成された超伝導配線２０８をさらに含んでいる。金属パッド２０２は、超伝導配線２０８上に形成されてよい。量子ビット・チップ２００は量子ビットを含むが、それらの量子ビットは図２に示されていない。図２に示されている構成は、重要でない接地バンプに使用されてよい。
図３を参照すると、テスト・インターポーザ・チップ３００が、少なくとも１つの金属パッド３０２および少なくとも１つの金属パッド３０２上に形成されたテストはんだバンプ３０４を含んでいる。本発明の実施形態によれば、テスト・インターポーザ・チップ３００は、インターポーザ基板３０６、およびインターポーザ基板３０６上に形成された超伝導配線３０８をさらに含んでいる。金属パッド３０２は、超伝導配線３０８上に形成されてよい。
本発明の実施形態によれば、図１のブロック１０６で量子ビット・チップをテスト・インターポーザ・チップに結合することは、少なくとも１つの量子ビット・チップ上に形成された金属スタッドを、テスト・インターポーザ・チップ上に形成されたテストはんだバンプに結合することを含む。図４は、本発明の実施形態に従う結合された量子ビット・チップ４００およびテスト・インターポーザ・チップ４０２の概略図である。量子ビット・チップ４００上に形成された金属スタッド４０４は、テスト・インターポーザ・チップ４０２上に形成されたテストはんだバンプ４０６に結合される。金属パッド４１０は、テストはんだバンプ４０６と金属パッド４１０の間の超伝導相互接続を可能にするために、金属スタッド４０４よりも大幅に大きい。
図５を参照すると、デバイス・インターポーザ・チップ５００が、少なくとも１つの金属パッド５０２および金属パッド５０２上に形成されたデバイスはんだバンプ（device solder bump）５０４を含んでいる。本発明の実施形態によれば、デバイス・インターポーザ・チップ５００は、インターポーザ基板５０６、およびインターポーザ基板５０６上に形成された超伝導配線５０８をさらに含んでいる。金属パッド５０２は、超伝導配線５０８上に形成されてよい。デバイスはんだバンプ５０４は、新しいはんだが量子ビット・チップ上の金属パッド（例えば、図２の量子ビット・チップ２００上の金属パッド２０２）に接触できるように、テストはんだバンプより大きくてよい。
本発明の実施形態によれば、図１のブロック１１８で量子ビット・チップをデバイス・インターポーザ・チップに結合することは、量子ビット・チップ上に形成された金属スタッドを、デバイス・インターポーザ・チップ上に形成されたデバイスはんだバンプに結合することを含む。図６は、本発明の実施形態に従う結合された量子ビット・チップ６００およびデバイス・インターポーザ・チップ６０２の概略図である。量子ビット・チップ６００上に形成された金属スタッド６０４は、デバイス・インターポーザ・チップ６０２上に形成されたデバイスはんだバンプ６０６に結合される。デバイスはんだバンプ６０６は、テストはんだバンプよりも大きい、金属パッド６１０の一部に接触してよい。デバイスはんだバンプ６０６および金属パッド６１０は、金属パッド６１０全体がはんだに包まれるように設計されてよい。
本発明の実施形態によれば、テストはんだバンプは、金属スタッドが形成されている金属パッドの第１の領域と接触し、デバイスはんだバンプは、金属スタッドが形成されている金属パッドの第２の領域と接触する。第２の領域の少なくとも一部は、第１の領域と異なっている。例えば、図４のテストはんだバンプ４０６は、金属スタッド４０４が形成されている金属パッド４１０の第１の領域４０８に接触している。図６のデバイスはんだバンプ６０６は、金属スタッド６０４が形成されている金属パッド６１０の第２の領域６０８に接触している。第２の領域６０８の少なくとも一部は、第１の領域と異なっている。例えば、第２の領域は第１の領域より大きくてよい。デバイスはんだバンプ６０６が、テストはんだバンプ４０６が金属スタッド４０４から広がるよりも遠くに、金属スタッド６０４から広がるため、デバイスはんだバンプ６０６は、テストはんだバンプ４０６によって前は接触されていなかった金属パッド６１０の領域に接触する。
図７を参照すると、量子ビット・チップ７００が、第１の金属スタッド７０２に加えて、金属パッド７０６上に形成された第２の金属スタッド７０４をさらに含んでいる。この構成は、信頼性および歩留まりを改善するために、重要な接地バンプまたは信号バンプあるいはその両方に使用されてよい。金属パッド７０６は、はんだと金属パッド７０６の間の超伝導相互接続を可能にするために、第１の金属スタッド７０２および第２の金属スタッド７０４よりも大幅に大きい。
量子ビット・チップがテスト・インターポーザ・チップに結合されるときに、金属スタッドのうちの１つのみがテスト・インターポーザ・チップに結合される。図８は、量子ビット・チップ８０２に結合されたテスト・インターポーザ・チップ８００の概略図である。テスト・インターポーザ・チップ８００は、第１の金属スタッド８０６に結合されたテスト・インターポーザ・バンプ８０４を含んでいる。第２の金属スタッド８０８は結合されない。
インターポーザ・チップ８０２を量子ビット・チップ８００から引き離し、量子ビット・チップ上の量子ビットの周波数を変更した後に、本発明の実施形態に従う方法は、量子ビット・チップ８００を、２つのデバイスはんだバンプを含んでいるデバイス・インターポーザ・チップに結合することを含む。図９は、本発明の実施形態に従うデバイス・インターポーザ・チップ９００の概略図である。第１の金属パッド９０２および第１のデバイスはんだバンプ９０４に加えて、デバイス・インターポーザ・チップ９００は、第２の金属パッド９０６および第２の金属パッド９０６上に形成された第２のデバイスはんだバンプ９０８を含む。テストはんだバンプに結合された金属スタッドをシールドするために１つのバンプが使用されてよく、一方、他のバンプが、主信号または接地の相互接続として機能してよい。デバイスはんだバンプのサイズは、新しいはんだが量子ビット・チップ上に形成された金属パッドに接触できるように、テストはんだバンプのサイズより大きくてよい。
図１０は、デバイス・インターポーザ・チップ１００２に結合された量子ビット・チップ１０００の概略図である。第１の金属スタッド１００４は第１のデバイスはんだバンプ１００６に結合され、第２の金属スタッド１００８は第２のデバイスはんだバンプ１０１０に結合される。第１のデバイスはんだバンプ１００６は、図８のテストはんだバンプ８０４が接触していなかった金属パッド１０１２の領域に接触してよい。第１の金属スタッド１００４は、第１の金属スタッド１００４が抵抗を有している場合の損失を防ぐために、第１のデバイスはんだバンプ１００６に結合される。
図１１を参照すると、量子ビット・チップ１１００が、金属スタッド１１０２に加えて、各金属パッド１１０６上に形成された少なくとも１つの金属板状の柱１１０４をさらに含んでいる。この構成は、信頼性および歩留まりを改善するために、重要な接地バンプまたは信号バンプあるいはその両方に使用されてよい。金属パッド１１０６は、はんだと金属パッド１１０６の間の超伝導相互接続を可能にするために、金属スタッド１１０２および金属板状の柱１１０４よりも大幅に大きい。
本発明の実施形態に従う方法は、金属スタッド１１０２をテスト・インターポーザ・チップ上のテストはんだバンプに結合するが、金属板状の柱１１０４をテスト・インターポーザ・チップに結合しないことを含む。図１２は、テスト・インターポーザ・チップ１２０２に結合された量子ビット・チップ１２００の概略図である。量子ビット・チップ１２００は、金属パッド１２０８上に形成された金属スタッド１２０４および金属板状の柱１２０６を含んでいる。実施形態に従う方法は、金属スタッド１２０４をテストはんだバンプ１２１０に結合することを含む。金属板状の柱１２０６は、結合されないままである。
インターポーザ・チップ１２０２を量子ビット・チップ１２００から引き離し、量子ビット・チップ１２００上の量子ビットの周波数を変更した後に、本発明の実施形態に従う方法は、量子ビット・チップ１２００を、２つのデバイスはんだバンプを含んでいるデバイス・インターポーザ・チップに結合することを含む。図１３は、本発明の実施形態に従うデバイス・インターポーザ・チップ１３００の概略図である。第１の金属パッド１３０２および第１の金属パッド１３０２上に形成された第１のデバイスはんだバンプ１３０４に加えて、デバイス・インターポーザ・チップ１３００は、少なくとも１つの第２の金属パッド１３０６および第２の金属パッド１３０６上に形成された第２のデバイスはんだバンプ１３０８をさらに含む。第２のデバイスはんだバンプ１３０８は、第２の金属パッド１３０６から金属板状の柱までの距離に広がるために、第１のデバイスはんだバンプ１３０４より大きい体積を有してよい。第１のデバイスはんだバンプ１３０４および第２のデバイスはんだバンプ１３０８は、新しいはんだが量子ビット・チップ上に形成された金属パッドに接触できるように、両方ともテストはんだバンプより大きくてよい。
図１４は、デバイス・インターポーザ・チップ１４０２に結合された量子ビット・チップ１４００の概略図である。本発明の実施形態によれば、金属スタッド１４０４を第１のデバイスはんだバンプ１４０６に結合することに加えて、この方法は、量子ビット・チップ１４００上に形成された金属板状の柱１４０８を、デバイス・インターポーザ・チップ１４０２上に形成された第２のデバイスはんだバンプ１４１０に結合することを含む。金属スタッド１４０４を第１のデバイスはんだバンプ１４０６に結合することによって、損失を防ぐことができる。
本発明の実施形態によれば、量子ビット・チップが複数の金属スタッドを含み、テスト・インターポーザ・チップが複数のテストはんだバンプを含み、デバイス・インターポーザ・チップが複数のデバイスはんだバンプを含む。図１５は、結合されていない量子ビット・チップ１５００およびインターポーザ・チップ１５０２の概略図である。この量子ビット・チップは、複数の金属スタッド１５０４、１５０６を含んでいる。インターポーザ・チップ１５０２は、複数のはんだバンプ１５０８、１５１０を含んでいる。インターポーザ１５０２は、テスト・インターポーザ・チップまたはデバイス・インターポーザ・チップの例であってよい。
図１６は、結合された量子ビット・チップ１６００およびインターポーザ・チップ１６０２の概略図である。図１６では、インターポーザ・チップ１６０２上のはんだバンプの数が、量子ビット・チップ１６００上の金属スタッドの数と同じである。しかし、本発明のすべての実施形態は、等しい数のはんだバンプおよび金属スタッドに限定されない。例えば、本発明の実施形態によれば、テスト・インターポーザ・チップ上に形成されたテストはんだバンプの数が、量子ビット・チップ上の金属スタッドの数より少ない。この実施形態では、量子ビット・チップをテスト・インターポーザ・チップに結合することが、複数の金属スタッドのサブセットを複数のテストはんだバンプに結合することを含む。テスト・インターポーザ・チップと量子ビットの間の結合の数を減らすことは、引っ張りの間に量子ビット・チップをテスト・インターポーザ・チップから分離するのを容易にする。本発明の一実施形態では、金属スタッドの各々が、デバイス・インターポーザ・チップ上に形成されたデバイスはんだバンプに結合される。
本発明の実施形態によれば、複数のテストはんだバンプを含んでいるテスト・インターポーザ・チップが、複数のデバイスはんだバンプを含んでいるデバイス・インターポーザ・チップとして再利用される。例えば、この方法は、テストはんだバンプをテスト・インターポーザ・チップから洗浄することと、リフローによって、洗浄されたテスト・インターポーザ・チップ上にデバイスはんだバンプを形成することとを含んでよい。テスト・インターポーザ・チップは、ジョセフソン接合を含んでいないため、化学洗浄、エッチングなどを受けることができる。これに対して、量子ビット・チップ上に形成されたジョセフソン接合は、処理に対して敏感であり、洗浄プロセスが適用された場合に損傷する可能性がある。図１７は、量子ビット・チップがテスト・インターポーザ・チップに結合され、テスト・インターポーザ・チップから引き離された後の量子ビット・チップ上の金属スタッドの画像である。図１７に示されているように、金属スタッドは損なわれず、デバイス・インターポーザ・チップ上に形成されたデバイス・インターポーザ・バンプに結合され得る。
本発明の実施形態によれば、量子ビット・チップは、複数の金属板状の柱をさらに含む。量子ビット・チップをテスト・インターポーザ・チップに結合することは、複数の金属スタッドを複数のテストはんだバンプに結合することを含む。量子ビット・チップをデバイス・インターポーザ・チップに結合することは、複数の金属板状の柱を複数のデバイスはんだバンプのうちの第１の複数のデバイスはんだバンプに結合することと、複数の金属板状の柱を複数のデバイスはんだバンプのうちの第２の複数のデバイスはんだバンプに結合することとを含む。
本発明の実施形態によれば、量子コンピュータ・チップは、本明細書に記載された方法に従って製造される。本発明の実施形態によれば、量子ビット・チップは、少なくとも１つの金属パッドおよび各金属パッド上に形成された金属スタッドを含み、テスト・インターポーザ・チップは、少なくとも１つの金属パッドおよび各金属パッド上に形成されたテストはんだバンプを含み、デバイス・インターポーザ・チップは、少なくとも１つの金属パッドおよび各金属パッド上に形成されたデバイスはんだバンプを含む。図６に示されているように、量子ビット・チップ上に形成された金属スタッドが、デバイス・インターポーザ・チップ上に形成されたデバイスはんだバンプに結合されて、量子コンピュータ・チップを形成する。
本発明の実施形態によれば、テストはんだバンプは、超伝導である材料から形成され、デバイスはんだバンプは、超伝導である材料から形成される。表２は、本発明の実施形態に従う材料の特性を示している。
Figure 0007413386000002
表２に示されているように、量子ビット・チップ上の金属スタッドおよびインターポーザ・チップ上の対応するインターポーザはんだバンプは、超伝導材料から形成されてよい。しかし、本発明の実施形態は、超伝導材料から形成されたスタッドおよびバンプに限定されず、表２に示されている材料の特性にも限定されない。表２に示されている材料の特性は、例として提供されている。本発明の実施形態によれば、スタッド・バンプは金であり、はんだバンプはインジウムである。本発明の実施形態によれば、金属パッドはＡｕ／Ｐｄ／Ｔｉである。本発明の幅広い概念は、これらの例のみに限定されない。
本発明の実施形態によれば、本明細書に記載された方法に従って製造された量子コンピュータ・チップは、各金属パッド上に形成された第２の金属スタッドを含んでいる量子ビット・チップをさらに含み、デバイス・インターポーザ・チップは、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに含む。図１０に概略的に示されているように、第２の金属スタッドは第２のデバイスはんだバンプに結合される。
本発明の実施形態によれば、本明細書に記載された方法に従って製造された量子コンピュータ・チップは、各金属パッド上に形成された少なくとも１つの金属板状の柱をさらに含んでいる量子ビット・チップをさらに含み、デバイス・インターポーザ・チップは、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに含む。図１４に概略的に示されているように、金属板状の柱は第２のデバイスはんだバンプに結合される。
本発明の実施形態によれば、方法１００は、量子ビット・チップをテスト・インターポーザ・チップに結合する前に、量子ビット・チップ上に形成されたジョセフソン接合全体にわたって抵抗測定を実行することをさらに含む。この測定は、室温以下の温度で実行され得る。本発明の実施形態によれば、方法１００は、結合された量子ビット・チップおよびテスト・インターポーザ・チップを、周波数の変更を実行できる温度に加熱することをさらに含む。
本発明の実施形態によれば、本明細書に記載された方法に従って製造された量子コンピュータ・チップは、量子ビット・チップおよびデバイス・インターポーザ・チップを含み、量子ビット・チップの一部およびデバイス・インターポーザ・チップの一部が読み出し共振器を形成する。例えば、量子ビット・チップの一部およびデバイス・インターポーザ・チップの一部は、量子ビット・チップ上にコンデンサが形成され、デバイス・インターポーザ上にインダクタが形成されて、集中素子共振器を形成してよい（図２４）。１つの初期テストのみが期待され（表１）、この方法が異なる方式の共振器を使用してよく、空間があまり重要でないため、例えば、読み出し共振器を単一のフィードライン上に多重化できる（図２１）テスト・インターポーザ・チップ上で、より大きい分散された共振器が使用されてよい。次に、より小さい集中素子共振器を、最終的な量子コンピューティング・チップに使用することができ、各共振器を制御機器または測定機器あるいはその両方に個別に接続する必要がある。
図１８は、インターポーザ・チップ１８０２に結合された量子ビット・チップ１８００の概略図である。本発明の実施形態によれば、金属スタッド１８０４は超伝導である。金属スタッド１８０４が超伝導でない場合、はんだバンプ１８０６が金属板１８０８に接触する距離ｄＳ－Ｓは、はんだバンプ材料のコヒーレンス長よりもはるかに大きくなるように設計される。本発明の実施形態によれば、金属板１８０８は本質的に超伝導である。金属板１８０８が本質的に超伝導でない場合、金属板１８０８の厚さｔは、近接効果によってはんだバンプ１８０６と超伝導配線１８１０の間の超伝導相互接続を容易にするほど十分に小さくなるように設計される。
図１９は、金スタッド１９０２および量子ビット１９０４を含む量子ビット・チップ１９００の概略図である。図２０は、テストはんだバンプ２００２を含むテスト・インターポーザ・チップ２０００の概略図である。テスト・インターポーザ・チップ２０００は、λ／４読み出し共振器２００４および多重化のための同一平面上の導波管フィードライン２００６も含んでいる。量子ビット周波数のテストのために、フィードライン２００６によって制御および読み出しを多重化し、測定の設定を簡略化することができる。図２１は、テスト・インターポーザ・チップに結合された量子ビット・チップの概略図である。テスト・インターポーザ・チップは、引っ張りを支援するために、量子ビット・チップが含んでいるスタッドよりも少ないバンプを含む。
図２２は、デバイス・インターポーザ・チップに結合する前の量子ビット・チップ２０００の概略図である。最終的な量子コンピュータ・チップの場合、各量子ビットは、多重化された制御を使用する代わりに、交差共鳴ゲートに必要な個別の制御を有する。量子ビット・チップ２２００は、読み出し共振器の容量性部品２２０２を含んでいる。図２３は、量子ビット・チップに結合する前のデバイス・インターポーザ・チップ２３００の概略図である。デバイス・インターポーザ・チップ２３００は、読み出し共振器の誘導性部品２３０２を含んでいる。図２４は、デバイス・インターポーザ・チップに結合された量子ビット・チップの概略図である。読み出し共振器の容量性部品および誘導性部品は、最終的な量子コンピュータ・チップにおいて完全な読み出し共振器を形成する。
本発明のさまざまな実施形態の説明は、例示の目的で提示されているが、網羅的であるよう意図されておらず、開示された実施形態に制限されるよう意図されてもいない。本発明の範囲を逸脱することなく多くの変更および変形が当業者にとって明らかである。本明細書で使用された用語は、本発明の原理、実際の適用、または市場で見られる技術を超える技術的改良を最も適切に説明するため、または他の当業者が本発明を理解できるようにするために選択されている。

Claims (19)

  1. 量子コンピュータ・チップを製造する方法であって、
    量子ビット・チップの動作温度で、前記量子ビット・チップ上の量子ビットのためのテスト・インターポーザ・チップに結合された前記量子ビット・チップに対する周波数測定を実行することと、
    前記周波数測定の実行後に、前記量子ビット・チップを前記テスト・インターポーザ・チップから引き離すことと、
    前記量子ビット・チップを前記テスト・インターポーザ・チップから引き離した後に、測定された前記周波数が対象の固定周波数から逸脱している前記量子ビットの前記周波数を、前記対象の固定周波数となるように変更することと、
    前記量子ビットの前記周波数を前記対象の固定周波数となるように変更した後に、前記量子ビット・チップをデバイス・インターポーザ・チップに結合することとを含む、方法。
  2. 前記周波数測定を実行する前に、前記量子ビット・チップを前記テスト・インターポーザ・チップに結合することと、
    前記結合された量子ビット・チップおよびテスト・インターポーザ・チップを前記量子ビット・チップの前記動作温度に冷却することとをさらに含む、請求項１に記載の方法。
  3. 前記量子ビット・チップが少なくとも１つの金属パッドおよび各金属パッド上に形成された金属スタッドを備え、
    前記テスト・インターポーザ・チップが少なくとも１つの金属パッドおよび各金属パッド上に形成されたテストはんだバンプを備え、
    前記デバイス・インターポーザ・チップが少なくとも１つの金属パッドおよび各金属パッド上に形成されたデバイスはんだバンプを備え、
    前記量子ビット・チップを前記テスト・インターポーザ・チップに結合することが、前記量子ビット・チップ上に形成された前記金属スタッドを前記テスト・インターポーザ・チップ上に形成された前記テストはんだバンプに結合することを含み、
    前記量子ビット・チップを前記デバイス・インターポーザ・チップに結合することが、前記量子ビット・チップ上に形成された前記金属スタッドを前記デバイス・インターポーザ・チップ上に形成された前記デバイスはんだバンプに結合することを含む、請求項２に記載の方法。
  4. 前記テストはんだバンプが、前記金属スタッドが形成されている前記金属パッドの第１の領域と接触し、
    前記デバイスはんだバンプが、前記金属スタッドが形成されている前記金属パッドの第２の領域と接触し、前記第２の領域の少なくとも一部が前記第１の領域と異なっている、請求項３に記載の方法。
  5. 前記量子ビット・チップが、各金属パッド上に形成された第２の金属スタッドをさらに備え、前記デバイス・インターポーザ・チップが、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに備え、
    前記方法が、前記量子ビット・チップ上に形成された前記第２の金属スタッドを前記デバイス・インターポーザ・チップ上に形成された前記第２のデバイスはんだバンプに結合することをさらに含む、請求項３に記載の方法。
  6. 前記量子ビット・チップが、各金属パッド上に形成された少なくとも１つの金属板状の柱をさらに備え、前記デバイス・インターポーザ・チップが、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに備え、
    前記方法が、前記量子ビット・チップ上に形成された前記金属板状の柱を前記デバイス・インターポーザ・チップ上に形成された前記第２のデバイスはんだバンプに結合することをさらに含む、請求項３に記載の方法。
  7. 前記量子ビット・チップが複数の金属スタッドを備え、
    前記テスト・インターポーザ・チップが複数のテストはんだバンプを備え、
    前記デバイス・インターポーザ・チップが複数のデバイスはんだバンプを備える、請求項３に記載の方法。
  8. 前記複数のテストはんだバンプにおけるテストはんだバンプの数が、前記複数の金属スタッドにおける金属スタッドの数よりも少なく、
    前記複数のテストはんだバンプにおけるテストはんだバンプの数が、前記複数のデバイスはんだバンプにおけるデバイスはんだバンプの数よりも少なく、
    前記量子ビット・チップを前記テスト・インターポーザ・チップに結合することが、前記複数の金属スタッドのサブセットを前記複数のテストはんだバンプに結合することを含み、
    前記量子ビット・チップを前記デバイス・インターポーザ・チップに結合することが、前記複数の金属スタッドを前記複数のデバイスはんだバンプに結合することを含む、請求項７に記載の方法。
  9. 前記量子ビット・チップが複数の金属板状の柱をさらに備えており、
    前記量子ビット・チップを前記テスト・インターポーザ・チップに結合することが、前記複数の金属スタッドを前記複数のテストはんだバンプに結合することを含み、
    前記量子ビット・チップを前記デバイス・インターポーザ・チップに結合することが、前記複数の金属スタッドを前記複数のデバイスはんだバンプのうちの第１の複数のデバイスはんだバンプに結合することと、前記複数の金属板状の柱を前記複数のデバイスはんだバンプのうちの第２の複数のデバイスはんだバンプに結合することとを含む、請求項７に記載の方法。
  10. デバイスはんだバンプの数およびサイズが前記テストはんだバンプの数およびサイズよりも大きい、請求項８または９に記載の方法。
  11. 前記デバイス・インターポーザ・チップが、再利用された前記テスト・インターポーザ・チップであり、前記方法が、前記引き離しの後に前記テストはんだバンプを前記テスト・インターポーザ・チップから除去することと、前記複数のデバイスはんだバンプを前記テスト・インターポーザ・チップ上に形成することとをさらに含む、請求項８ないし１０のいずれか１項に記載の方法。
  12. 前記量子ビット・チップを前記テスト・インターポーザ・チップに結合する前に、前記量子ビット・チップ上に形成されたジョセフソン接合全体にわたって抵抗測定を実行することをさらに含む、請求項１ないし１１のいずれか１項に記載の方法。
  13. 前記結合された量子ビット・チップおよび前記テスト・インターポーザ・チップを、前記周波数の前記変更を実行できる温度に加熱することをさらに含む、請求項１ないし１２のいずれか１項に記載の方法。
  14. 少なくとも１つの金属パッドおよび各金属パッド上に形成された金属スタッドを備える量子ビット・チップと、
    少なくとも１つの金属パッドおよび各金属パッド上に形成されたデバイスはんだバンプを備えるデバイス・インターポーザ・チップと、
    前記量子ビット・チップ上に形成された前記金属スタッドが、前記デバイス・インターポーザ・チップ上に形成された前記デバイスはんだバンプに結合される量子コンピュータ・チップであって、
    前記量子ビット・チップは、
    前記量子ビット・チップ上の量子ビットのための、少なくとも１つの金属パッドおよび各金属パッド上に形成されたテストはんだバンプを備えるテスト・インターポーザ・チップに結合され、前記量子ビット・チップの動作温度で前記量子ビット・チップに対する周波数測定を実行し、
    前記周波数測定の実行後に、前記量子ビット・チップを前記テスト・インターポーザ・チップから引き離し、
    前記量子ビット・チップを前記テスト・インターポーザ・チップから引き離した後に、測定された前記周波数が対象の固定周波数から逸脱している前記量子ビットの前記周波数を、前記対象の固定周波数となるように変更し、
    前記量子ビットの前記周波数を前記対象の固定周波数となるように変更した後に、前記量子ビット・チップを前記デバイス・インターポーザ・チップに結合する、
    前記量子コンピュータ・チップ。
  15. 前記金属スタッドが、超伝導でない材料から形成され、前記デバイスはんだバンプが前記量子ビット・チップ上に形成された前記金属スタッドを覆う距離または前記デバイスはんだバンプが前記量子ビット・チップ上に形成された前記金属パッドに接触する距離が、前記デバイスはんだバンプのコヒーレンス長よりもはるかに大きい、請求項１４に記載の量子コンピュータ・チップ。
  16. 前記テストはんだバンプが、超伝導である材料から形成され、前記デバイスはんだバンプが、超伝導である材料から形成される、請求項１４に記載の量子コンピュータ・チップ。
  17. 前記量子ビット・チップが、各金属パッド上に形成された第２の金属スタッドをさらに備え、前記デバイス・インターポーザ・チップが、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに備え、
    前記第２の金属スタッドが前記第２のデバイスはんだバンプに結合される、請求項１４に記載の量子コンピュータ・チップ。
  18. 前記量子ビット・チップが、各金属パッド上に形成された少なくとも１つの金属板状の柱をさらに備え、前記デバイス・インターポーザ・チップが、少なくとも１つの第２の金属パッドおよび各第２の金属パッド上に形成された第２のデバイスはんだバンプをさらに備え、
    前記金属板状の柱が前記第２のデバイスはんだバンプに結合される、請求項１４に記載の量子コンピュータ・チップ。
  19. 前記量子ビット・チップの一部および前記デバイス・インターポーザ・チップの一部が読み出し共振器を形成する、請求項１４に記載の量子コンピュータ・チップ。
    方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10944039B2 (en) * 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
US10956828B2 (en) * 2019-06-19 2021-03-23 International Business Machines Corporation Transmon qubit flip-chip structures for quantum computing devices
FR3105877A1 (fr) * 2019-12-30 2021-07-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de connexion autoalignée d’une structure à un support, dispositif obtenu à partir d’un tel procédé, et les structure et support mis en œuvre par un tel procédé
US20220082449A1 (en) * 2020-09-16 2022-03-17 The Regents Of The University Of Colorado, A Body Corporate Cryogenic Thermometer Based On A Two-Level Systems (TLS)
CN113036030B (zh) * 2021-02-26 2022-04-12 合肥本源量子计算科技有限责任公司 一种超导电路制备方法及一种超导量子芯片
WO2023152961A1 (ja) * 2022-02-14 2023-08-17 富士通株式会社 電子装置及び電子装置の製造方法
US20230359917A1 (en) * 2022-05-09 2023-11-09 International Business Machines Corporation Modular quantum chip design with overlapping connection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077518A (ja) 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
US20140246763A1 (en) 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
WO2018111242A1 (en) 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout
US20180285760A1 (en) 2017-04-04 2018-10-04 International Business Machines Corporation Integrated drive and readout circuit for superconducting qubits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2698132C (en) * 2007-09-24 2016-09-06 D-Wave Systems Inc. Systems, methods, and apparatus for qubit state readout
US9159033B2 (en) * 2013-03-14 2015-10-13 Internatinal Business Machines Corporation Frequency separation between qubit and chip mode to reduce purcell loss
US9836699B1 (en) 2015-04-27 2017-12-05 Rigetti & Co. Microwave integrated quantum circuits with interposer
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
WO2017079394A1 (en) * 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Interconnect structures and methods for fabricating interconnect structures
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US9859176B1 (en) * 2016-10-31 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, test system and method of the same
CN107564868B (zh) * 2017-07-07 2019-08-02 清华大学 一种超导量子计算芯片的集成封装结构和方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077518A (ja) 1999-09-01 2001-03-23 Fujitsu Ltd 電子部品実装プリント基板および電子部品取り外し方法
US20140246763A1 (en) 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
WO2018111242A1 (en) 2016-12-13 2018-06-21 Google Llc Compensation pulses for qubit readout
US20180285760A1 (en) 2017-04-04 2018-10-04 International Business Machines Corporation Integrated drive and readout circuit for superconducting qubits

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