CN113365841A - 用于打印头的管芯 - Google Patents

Abstract

在示例中提供了一种用于打印头的管芯。该管芯在多个流体馈送孔附近包括多个流体致动器阵列。多条地址线布置在该多个流体馈送孔的低压侧的多个逻辑电路附近。地址解码器电路耦接到地址线中的至少一部分以选择流体致动器阵列中的要激发的流体致动器。该地址解码器电路被定制成为流体致动器阵列中的每个流体致动器选择不同的地址。逻辑电路至少部分地基于流体致动器阵列的位值、由地址解码器电路选定的流体致动器和激发信号来触发位于与该多个流体馈送孔的低压侧相反的高压侧的驱动器电路。

Description

用于打印头的管芯

背景技术

作为流体喷射系统的一个示例，打印系统可以包括打印头、向打印头供应液体墨水的墨水供应器和控制打印头的电子控制器。打印头通过多个流体致动器或孔口将打印流体滴喷射到打印介质上。打印头可以包括在集成电路晶片或管芯上制造的热打印头或压电打印头。首先制造驱动电子器件和控制特征，然后添加多列加热器电阻器，最后添加例如由光可成像环氧树脂形成的结构层并进行处理，以形成微流体喷射器或液滴发生器。在一些示例中，微流体喷射器被布置成至少一列或阵列，使得当打印头与打印介质相对于彼此移动时，墨水从孔口的适当顺序喷射使字符或其他图像打印在打印介质上。其他流体喷射系统包括三维打印系统或其他高精度流体分配系统，例如用于生命科学、实验室、法医学或药学应用。合适的流体可以包括墨水、打印剂或这些流体喷射系统使用的任何其他流体。

附图说明

在以下详细描述中参考附图描述了某些示例，在附图中：

图1A是用于现有技术喷墨打印头的管芯的一部分的视图；

图1B是该管芯的一部分的放大视图；

图2A是用于打印头的管芯的示例的视图；

图2B是该管芯的一部分的放大视图；

图3A是包括安装在封装化合物中的黑色管芯的打印头的示例的图；

图3B是包括三个管芯的打印头的示例的图，这三个管芯可以用于三种颜色的墨水；

图3C通过实心部分和具有流体馈送孔的部分示出了包括安装管芯的打印头的截面视图；

图4是结合了关于图3B描述的打印头的打印机盒的示例；

图5是一组四个基元(称为四基元)的示例的示意图；

图6是管芯电路的布局的示例的图，示出了可以通过单组流体致动器电路实现的简化；

图7是电路布图规划的示例的图，图示了彩色管芯的多个管芯区；

图8是管芯上的地址解码的示例的示意图；

图9是管芯上的地址解码的另一实施方式的示例的示意图；

图10是管芯上的地址解码的另一实施方式的示例的示意图；

图11是黑色管芯的示例的图，示出了从地址线到逻辑电路的通孔的形成；

图12是根据示例的黑色管芯的示例的图，示出了流体馈送孔阵列的两侧的流体致动器列之间在基元地址顺序上偏移；

图13是管芯的电路图的示例；

图14是管芯的示例的图，示出了用于将数据和控制信号加载到管芯中的接口垫和逻辑位置；

图15是将数据串行加载到数据存储中的示例的示意图；

图16是用于激发基元中的单个流体致动器的逻辑功能的示例的电路图；

图17是存储器位遮蔽数据存储中的基元块的示意图的示例；

图18是配置寄存器、存储器配置寄存器和状态寄存器的框图的示例；

图19是管芯的示例的示意图，示出了用于读取和编程存储器位以及访问热传感器的感测总线；

图20是用于保护低压MOS电路免受高压损坏的高压保护开关的示例的电路图；

图21是存储器电压调节器的示例的电路图；

图22A是用于形成打印头部件的方法的示例的过程流程图；

图22B是该方法中由框2204的层形成的部件的过程流程图；

图22C是组合方法的过程流程图，示出了所形成的层和结构；

图23是用于将数据加载到打印头部件中的方法的示例的过程流程图；以及

图24是用于将存储器位写入打印头部件的方法的示例的过程流程图。

具体实施方式

打印头是使用比如微流体喷射器和微流体泵等流体致动器形成的。流体致动器可以基于热电阻器或压电技术，其可以迫使液滴从喷嘴喷射或迫使少量流体移动到泵腔外部。流体致动器使用长而窄的硅片形成，在本文中，该硅片称为管芯或打印部件。在本文所述的示例中，微流体喷射器用作管芯中的喷嘴的喷射器，用于打印和其他应用。例如，打印头可以用作二维和三维打印应用以及其他高精度流体分配系统(包括药学、实验室、医学、生命科学和法医学应用)中的流体喷射装置。虽然本公开可以涉及喷墨和墨水应用，但本文公开的原理将与任何流体推进或流体喷射应用相关联，而不仅限于墨水。

打印头的成本通常由管芯中使用的硅的量决定，因为管芯和制造过程的成本会随着管芯中使用的硅的总量的增加而增加。因此，可以通过将管芯的功能移到其他集成电路上而允许更小的管芯，从而形成更低成本的打印头。

许多当前的管芯在管芯中间具有墨水馈送槽，用于将墨水馈送到流体致动器。墨水馈送槽通常为从管芯的一侧到管芯的另一侧的信号运送提供了阻碍，因而通常需要在管芯的每一侧重复电路，从而进一步增大了管芯的尺寸。在这种布置中，槽一侧的流体致动器(可以称为左或西)具有独立于墨水馈送槽相反侧(可以称为右或东)的流体致动器的寻址电路和电源总线电路。

本文描述的示例提供了一种用于向液滴喷射器的流体致动器提供流体的新方法。在这种方法中，用沿管芯布置的靠近流体致动器的流体馈送孔阵列来代替墨水馈送槽。沿管芯布置的流体馈送孔阵列在本文中可以称为馈送区。因此，信号可以路由通过在流体馈送孔之间的馈送区，例如，从位于流体馈送孔一侧的逻辑电路到位于流体馈送孔相反侧的比如如场效应晶体管(FET)等打印功率电路。这在本文中被称为跨槽路由。用于路由信号的电路包括设置在相邻墨水或流体馈送孔之间的层中的迹线。

如本文所使用的，管芯的第一侧和管芯的第二侧表示与流体馈送孔对齐的管芯的长边，流体馈送孔被放置在管芯附近或中心。进一步地，如本文所使用的，流体致动器位于管芯的正面，并且墨水或流体从管芯背面上的槽被馈送到流体馈送孔。因此，管芯的宽度从管芯的第一侧的边缘到管芯的第二侧的边缘进行测量。类似地，管芯的厚度从管芯的正面到管芯的背面进行测量。

跨槽路由允许消除管芯上的重复电路，这可以减少管芯的宽度，例如减少150微米(μm)或更多。在一些示例中，这可以提供具有约450μm或约360μm或更小的宽度的管芯。在一些示例中，通过跨槽路由消除重复电路可以用于增加管芯上的电路的尺寸，例如以增强更高值应用中的性能。在这些示例中，可以增加功率FET、电路迹线、电源迹线等的尺寸。这可以提供能够承受更大液滴重量的管芯。因此，在一些示例中，管芯的宽度可以小于约500μm，或小于约750μm，或小于约1000μm。

管芯的从正面到背面的厚度也由于使用流体馈送孔所获得的效率而被降低。先前的使用墨水馈送槽的管芯可能大于约675μm，而使用流体馈送孔的管芯的厚度可以小于约400μm。管芯的长度可以是约10毫米(mm)、约20mm或约20mm，这取决于设计所使用的流体致动器的数量。管芯的长度包括管芯每一端的用于电路的空间，因此流体致动器占据管芯长度的一部分。例如，对于长度约20mm的黑色管芯，流体致动器可能占据约13mm，这也是条带长度。条带长度是当打印头在打印介质上移动时形成的打印或流体喷射带的宽度。

进一步地，跨槽路由允许类似装置的共同定位，以提高效率并改善布局。跨槽路由通过允许流体致动器的左列与右列共享电源和接地路由电路而优化了功率输送。然而，较窄的管芯可能比较宽的管芯更脆弱。因此，管芯可以安装在聚合物封装化合物中，该聚合物封装化合物的反面具有槽以允许墨水流到流体馈送孔。在一些示例中，封装化合物是环氧树脂，但其也可以是丙烯酸树脂、聚碳酸酯、聚苯硫醚等。

跨槽路由还允许优化电路布局。例如，高压域和低压域可以被隔离在流体馈送孔的相反侧，从而允许管芯的可靠性和形状因子得到改善。高压域与低压域的分离可以降低或消除寄生电压、串扰和其他影响管芯可靠性的问题。进一步地，地址数据的单个实例被传送到逻辑块，这些逻辑块为流体馈送孔阵列的每一侧唯一地解码地址值。

为了满足流体约束并最小化流体流动到多个流体致动器的影响，比如可能影响图像质量的流体串扰，对流体馈送孔阵列的每个相应侧的流体致动器的地址解码进行偏移。可以在管芯的制造期间针对每组流体致动器或基元定制地址解码，例如作为制造过程期间的最后步骤。其他定制可以用于根据地址线上的值来确定要激发哪些流体致动器。

如本文所述的用于打印头的管芯使用电阻器来加热微流体喷射器中的流体，从而通过热膨胀来引起液滴喷射。然而，管芯不限于热驱动流体致动器，并且可以使用从流体馈送孔被馈送的压电流体致动器。

进一步地，管芯可以用于形成除打印头之外的用于其他应用的流体致动器，比如用于分析仪器的微流体泵。在该示例中，可以从流体馈送孔向流体致动器馈送测试溶液或其他流体，而不是墨水。因此，在各种示例中，流体馈送孔和墨水可以用于提供流体材料，这些流体材料可以通过源于热膨胀或压电激活的液滴喷射而被喷射或泵送。

除了通过将信号从一侧交叉路由到另一侧而获得效率之外，本文描述的管芯还将逻辑电路从管芯移到外部芯片或其他支持电路。在各种示例中，外部芯片是集成到打印机中的专用集成电路(ASIC)。进一步地，与将多种颜色结合在单个管芯上相比，将各个颜色分离到多个单一管芯上使得能够以更低成本的流体歧管将墨水和其他流体输送到管芯中。将热控制回路移出芯片还能在不增加成本的情况下实现更复杂的热系统行为，比如，能够进行多次测量并取平均值、使用相对设定点、实现更高的热分辨率感测、以及增加各个管芯和颜色的传感器或感测区域的数量等等。将存储器位与用于寻址流体致动器的解码逻辑进行关联使得能够以低开销成本创建较大存储器阵列。

在一些示例中，使用传感器总线读取存储器位，该传感器总线还用于进行比如热测量等外部模拟测量，以便进一步降低成本。由于传感器总线在比如热传感器、裂纹检测传感器等各种传感器与存储器位之间共享，因此管芯上高压保护电路防止了在存储器写入期间损坏连接到感测总线的低压器件。在一些示例中，管芯上电压发生器或存储器电压调节器用于写入存储器位，而无需要来自外部电路的额外电接口。

图1A是用于现有技术喷墨打印头的管芯100的一部分的视图。管芯100包括用于操作墨水馈送槽104两侧的流体致动器102的所有电路。因此，所有电连接都引出到位于管芯100每一端的垫106上。图1B是管芯100的一部分的放大视图。从该放大视图中可以看到，墨水馈送槽104在管芯100的中心占据了大量空间，增加了管芯100的宽度108。

图2A是用于打印头的管芯200的示例的视图。与图1A的管芯100相比，具有高效且新颖的电路布局，其中各个电路块可以具有更多功能，从而允许管芯200变得相对更窄和/或高效，如本文所述的。在此设计中，某些功能由比如专用集成电路(ASIC)200的外部电路提供给管芯。

在该示例中，管芯200使用流体馈送孔204来向流体致动器206提供比如墨水的流体，以便通过热电阻器208进行喷射。如本文所述，跨槽路由允许电路沿流体馈送孔204之间的硅桥210并且在管芯200的纵轴212上路由。在一个示例中，这还允许管芯200的宽度214相对较小，例如小于约420μm、小于约500μm、或小于约750μm、或小于约1000μm，例如在约330μm到约460μm之间。管芯200的较窄宽度可以例如通过降低管芯200中使用的硅的量来降低成本。

如本文所述，管芯200还包括用于操作和诊断的传感器电路。在一些示例中，管芯200包括热传感器216，这些热传感器例如沿管芯的纵轴放置在管芯一端附近、在管芯中间和在管芯相反端附近。在一些示例中，使用更多的热传感器216以改善热控制。

图3A至3C是通过将管芯302和304安装在由封装化合物形成的聚合物安装件310中而形成的打印头的图。在一些示例中，管芯302和304太窄而不能直接附接到笔身或从流体储器流体地路由墨水或其他流体。因此，管芯302和304可以安装在由比如环氧树脂材料等封装化合物形成的聚合物安装件310中。聚合物安装件310具有槽314，该槽提供敞开区域以允许流体从流体储器流到管芯302和304背面上的流体馈送孔204。

图3A是包括安装在封装化合物中的黑色管芯302的打印头的示例的图。在图3A的黑色管芯302中可以看到两行流体致动器320，其中从流体馈送孔204之一沿着黑色管芯302交替地对每组的两个流体致动器320进行馈送。每个流体致动器320都是热电阻器上方的流体腔室的开口。热电阻器的致动迫使流体通过流体致动器320流出，因此，每个热电阻器流体腔室和喷嘴组合都表示一个流体致动器、特别地为微流体喷射器。可以注意到，流体馈送孔204彼此并未隔离，从而允许墨水从流体馈送孔204流到附近的流体馈送孔204，以便为激活的流体致动器提供更高的流速。

图3B是包括三个管芯304的打印头的示例的图，这三个管芯可以用于三种颜色的墨水。例如，一个彩色管芯304可以用于青色墨水，另一个彩色管芯304可以用于品红色墨水，并且最后一个彩色管芯304可以用于黄色墨水。从单独的彩色墨水储器将每种墨水馈送到彩色管芯304的相关联的槽314中。尽管该图仅在安装件中示出了三个彩色管芯304，但还可以包括第四管芯，比如黑色管芯302以形成CMYK管芯。类似地，可以使用其他管芯配置。通信线316可以嵌入聚合物安装件310中以与彩色管芯304进行接口连接。如本文所述，通信线316中的一些(比如地址线、传感器总线和激发线等)可以在彩色管芯304之间共享。通信线316还包括单独的数据线，以提供用于激活流体致动器阵列或基元的单独控制信号。

图3C通过实心部分322和具有流体馈送孔204的部分324示出了包括安装管芯302和304的打印头的截面视图。其示出了流体馈送孔204耦接到槽314以允许墨水从槽314流动通过安装管芯302和304。如本文所述，图3A至3C中的结构不限于墨水，而是可以用于向管芯中的流体致动器提供流体馈送系统。

图4是结合了关于图3B描述的打印头的打印机盒400的示例。所安装的彩色管芯304形成垫402。如本文所述，垫402包括多个硅管芯和聚合物安装化合物，比如环氧树脂封装化合物。壳体404固持用于对垫402中安装的彩色管芯304进行馈送的墨水储器。比如柔性电路的柔性连接406固持用于与打印机盒400进行接口连接的打印机触点或垫408。与先前的打印机盒相比，本文描述的电路设计允许在打印机盒400中使用更少的垫408。例如，在存在于打印机盒400中的所有彩色管芯304之间多路复用的共享传感器总线的使用允许单个垫408被用于一种或多种感测功能，包括热感测、裂纹检测，并且还用于存储器读取。进一步地，单个垫在管芯之间共享，用于时钟信号、模式信号和激发信号中的每一者。

图5是一组四个基元(称为四基元)的示例的示意图500。如本文所述，基元是共享一组地址线的一组流体致动器。为了便于解释基元和共享寻址，示意图500右侧的基元被标记为东，例如东北(NE)和东南(SE)。示意图500左侧的基元被标记为西，例如西北(NW)和西南(SW)。在该示例中，每个流体致动器502由标记为Fx的FET来启用，其中x是从1到32，并且其中，FET将用于流体致动器502的TIJ电阻器耦接到高压电源(Vpp)和地。示意图500还示出了标记为Rx的TIJ电阻器，其中x也是1到32，这些电阻器对应于每个流体致动器502。尽管在示意图500中流体致动器被示出为在墨水馈源的每一侧，但这是虚拟布置。在一些示例中，使用当前技术形成的彩色管芯304的流体致动器502将位于墨水馈源的同一侧。

在此示例中，每个基元NE、NW、SE和SW的标记为0到7的八个地址用于选择要激发的流体致动器。在其他示例中，每个基元有16个地址，每个四基元有64个流体致动器。地址是共享的，其中，一个地址选择每组中的一个流体致动器。在该示例中，如果提供地址四，则选择了激发由FET F9、F10、F25和F26启用的流体致动器504。在一些示例中，可以对激发顺序进行偏移，以最小化所启用的流体致动器504之间的流体串扰，如关于图12进一步描述的。这些流体致动器504中的哪一个(如果有的话)会激发取决于单独的基元选择，该选择是保存在数据块中的对于每个基元唯一的位值。激发信号也被传送到每个基元。当传送到基元的地址数据选择要激发的流体致动器时，该基元内的流体致动器被激发，加载到数据块中的针对该基元的数据值指示该基元应该发生激发，并且激发信号被发送。

在一些示例中，在本文中称为激发脉冲组(FPG)的流体致动器数据分组包括：用于标识FPG的开始的起始位、用于在每个基元数据中选择流体致动器502的地址位、用于每个基元的激发数据、用于配置操作设置的数据、以及用于标识FPG的结束的FPG停止位。在其他示例中，FPG没有起始位和停止位，从而提高了数据传输的效率。这关于图15进行了进一步讨论。

一旦加载了FPG，就会向将激发所有被寻址的流体致动器的所有基元组发送激发信号。例如，为了激发打印头上的所有流体致动器，对每个地址值发送FPG并激活打印头中的所有基元。因此，将下发8个FPG，每个与唯一地址0至7相关联。如本文所述，可以修改示意图500中所示的寻址以解决流体串扰、图像质量和功率输送约束的问题。FPG也可以用于例如对与每个流体致动器相关联的存储器元件进行写入，而不是激发流体致动器。

中心流体馈送区域506可以是墨水馈送槽或流体馈送孔。然而，如果中心流体馈送区域506是墨水馈送槽，则逻辑电路和寻址线(比如本示例中使用的用于提供地址0至7以在每个基元中选择要激发的流体致动器的三条地址线)会重复，因为迹线无法穿过中心流体馈送区域506。然而，如果中心流体馈送区域506由流体馈送孔构成，则两侧可以共享电路，从而简化了逻辑。

尽管图5中描述的基元中的流体致动器502在管芯的相反侧(例如，在中心流体馈送区域506的每一侧)以两列示出，但这两列是虚拟列。流体致动器502相对于中心流体馈送区域506的位置取决于管芯的设计，如以下图中所描述的。在示例中，黑色管芯302在流体馈送孔的两侧具有交错的流体致动器，其中交错的流体致动器具有相同的尺寸。在另一个示例中，彩色管芯304具有沿管芯的一行流体致动器，其中该行流体致动器中的流体致动器的尺寸在较大流体致动器与较小流体致动器之间交替。

图6是管芯电路的布局600的示例的图，示出了可以通过单组流体致动器电路实现的简化。在一个示例中，所示的布局600与黑色管芯302相关联，其中流体致动器和致动器阵列位于流体馈送孔204的两侧。然而，布局600可以用于黑色管芯302，或者用于彩色管芯304。

在布局600中，低压器件和逻辑被整合在流体馈送孔阵列604的低压侧602。高压器件(比如用于流体致动器的功率输送器件)被整合在流体馈送孔阵列604的高压侧606。由于所有地址解码器608(包括用于右流体致动器的功率FET 610所使用的解码器和用于左流体致动器的功率FET 612所使用的解码器)都共同定位，因此地址数据614的单个实例可以路由到流体馈送孔阵列604的低压侧602。地址数据614包括多条地址线，每条地址线携带地址数据614中的一位。然后，控制信号被路由穿过流体馈送孔阵列604，包括用于右流体致动器的功率FET 610的激活信号616的交叉路由、以及用于左流体致动器的功率FET 612的激活信号618的交叉路由。

电源线620将左流体致动器阵列622连接到功率FET 612以激活选定的流体致动器。交叉路由的电源线624被交叉路由通过流体馈送孔阵列604，以将用于右流体致动器的功率FET 610和解码器连接到右流体致动器阵列626，以便激活选定的流体致动器。交叉路由616、618、624可以在流体馈送孔202、320之间或在流体馈送孔202、320的子集之间路由。

除了地址解码器608之外，流体馈送孔阵列604的低压侧602还具有其他低压逻辑628，其中包括非地址控制，比如激发信号、基元数据、存储器元件、热感测等。来自这个低电压逻辑628的信号630被提供给地址解码器608，以与地址信号进行组合来选择要激发的基元。低压逻辑628还可以使用地址数据632来选择存储器元件、传感器等。

图7是电路布图规划的示例的图，图示了彩色管芯304的多个管芯区。具有相同附图标记的项如关于图2、图6和图7所描述的。在彩色管芯304中，总线702承载用于基元逻辑电路704的控制线、数据线、地址线和电源线，包括包含公共逻辑电源线(Vdd)和公共逻辑地线(Lgnd)的逻辑电源区，以便为逻辑电路提供约2.5V到约15V的电源电压。总线702还包括地址线区，这些地址线区包括用于为流体致动器的每个基元组中的流体致动器提供地址的地址线。如本文所述，基元组是彩色管芯304上的流体致动器中的流体致动器组或子集。

地址逻辑区包括地址线电路，比如基元逻辑电路704和解码电路706。基元逻辑电路704将地址线耦接到解码电路706以选择基元组中的流体致动器。基元逻辑电路704还存储通过数据线加载到基元中的数据位。这些数据位包括地址线上的地址值、以及与每个基元相关联的位，该位选择该基元是激发被寻址的流体致动器还是保存数据。

解码电路706选择要激发的流体致动器，或选择包括存储器位的存储器区708中的一个或多个存储器元件来接收数据。当通过总线702中的数据线接收到激发信号时，数据被存储到存储区708中的存储器元件或用于激活彩色管芯304的高压侧606的功率电路区中的FET 710或712。FET 710或712的激活将对应的TIJ电阻器716或718耦接到共享电源(Vpp)总线714。Vpp总线714处于约25V到约35V。在这个示例中，迹线包括用于为TIJ电阻器716或718供电的电源电路。另一个共享电源总线720可以用于为TIJ电阻器716或718提供接地。在一些示例中，Vpp总线714和第二共享电源总线720可以对调。

流体馈送区包括流体馈送孔204和流体馈送孔204之间的迹线。对于彩色管芯304，可以使用两种液滴尺寸，每种都由与每个流体致动器相关联的热电阻器喷射。低重量液滴(HWD)可以使用较大的TIJ电阻器716喷射。小重量液滴(LWD)可以使用较小的TIJ电阻器718喷射。在一些示例中，用于不同尺寸的TIJ电阻器的FET可以具有相同尺寸，其中用于较小的TIJ电阻器718的FET承载较少电流。在电气方面，LWD流体致动器位于第一列中，例如左侧，如关于图6所描述的。HWD流体致动器电耦接在第二列中，例如右侧，如关于图6所描述的。在该示例中，彩色管芯304的物理流体致动器是相互交错的，HWD流体致动器与LWD流体致动器交替。

通过改变对应的FET 710和712的尺寸以匹配TIJ电阻器716和718的功率需求，可以进一步提高布局的效率。因此，在该示例中，对应的FET 710和712的尺寸基于所供电的TIJ电阻器716或718。较大的TIJ电阻器716由较大的FET 712启用，而较小的TIJ电阻器718由较小的FET 710启用。在其他示例中，FET 710和712的尺寸相同，但通过用于为较小的TIJ电阻器718供电的FET 710汲取的功率较低。

类似的电路布图规划可以用于黑色管芯302。然而，如针对本文的示例所描述的，用于黑色管芯的FET可以具有相同的尺寸，因为TIJ电阻器和流体致动器具有相同的尺寸。

图8是管芯上的地址解码的示例的示意图。具有相同附图标记的项如关于图6所描述的。地址解码的目的是获取地址数据614并选择基元中的一个流体致动器进行激发。可以修改地址解码以修改致动器响应于发送到基元的地址数据序列而激发的顺序。因此，根据流体、电气和其他系统约束来优化激发顺序，以优化图像质量。如本文所述，管芯上的基元可以被分组为列或阵列。在一些示例中，列或阵列中的基元采用相同的地址解码顺序。

可以使用可配置地址映射连接802来修改地址解码，可配置地址映射连接选择地址解码器608中的解码逻辑使用哪些地址数据614。这可以在后制造或后处理操作中执行，其中在管芯的初始制造完成之后在地址线与解码逻辑之间形成连接或通孔。这关于图11进行了进一步讨论。除了地址解码器608之外，还使用其他激发控制信号804来激活流体致动器逻辑806以选择和激发基元中的流体致动器。

在图8的示例中，在管芯的初始制造期间形成其他连接，比如，在地址解码器608与流体致动器逻辑806之间映射的连接、以及在流体致动器逻辑806与FET之间的连接映射808。在该示例中，这些在管芯初始制造期间形成的这些连接是不可配置的。

图9是管芯上的地址解码的另一实施方式的示例的示意图。具有相同附图标记的项如关于图6和图8所描述的。在该示例中，地址数据614与地址解码器608之间的地址映射902是不可配置的。进一步地，地址解码器608与流体致动器逻辑806之间的地址映射也是不可配置的。然而，流体致动器逻辑806与FET之间的地址映射904是可配置的。在一些示例中，这在管芯的初始制造阶段期间执行，例如，通过将迹线从低压流体致动器逻辑布线到更远的FET。

地址解码器608之后的映射连接可以使用其他技术来执行。在一个示例中，地址解码器608与流体致动器逻辑806之间的连接是可配置的，例如，将信号从各个地址解码块发送到用于激活更远的FET的流体致动器逻辑块。进一步地，在一些示例中，用于基元的地址解码器608和流体致动器逻辑806被整合为单个逻辑块，并且经整合的逻辑输出与致动器FET之间的连接被配置为选择激发顺序。

图10是管芯上的地址解码的另一实施方式的示例的示意图。具有相同附图标记的项如关于图6、图8和图9所描述的。在该示例中，地址数据614到地址解码器608的地址映射902是不可配置的。进一步地，流体致动器逻辑806到FET 1002的连接映射808也是不可配置的。然而，FET 1002到流体致动器1006(例如热电阻器)的映射1004是可配置的。在示例中，映射1004在初始制造期间执行，以将FET 1002例如绕过更近的流体致动器1006映射到位于更远距离的流体致动器1006。

虽然图8至图10中的示例示出了三种单独的映射技术，其中其他映射技术被指示为不可配置的，但映射技术不限于此。例如，可以在处理期间使用多种映射技术。在一些示例中，如关于图9描述的流体致动器逻辑806与FET之间的地址映射904是可配置的，并且如关于图8所描述的选择地址解码器608中的解码逻辑使用哪些地址数据614的连接映射802也是可配置的。

图11是黑色管芯302的示例图，示出了从地址线到逻辑电路的通孔的形成。具有相同附图标记的项如关于图3和图6所描述的。在该图中，框1102图示了地址数据614与地址解码608之间的耦接。如关于图8所描述的，在初始制造之后，地址数据614未耦接到地址解码608，因为通孔的掩模配置尚未完成，如框1104的放大视图所示。在二次处理完成后，框1106的放大视图示出了地址解码608与地址数据614之间的已完成的通孔。尽管图11是针对黑色管芯302，但是地址数据614与地址解码608之间的类似连接也可以用于彩色管芯304。

图12是根据示例的黑色管芯302的示例的图，示出了流体馈送孔阵列604的两侧的流体致动器阵列622与626之间在基元地址顺序上偏移。具有相同附图标记的项如关于图3和图6所描述的。图12示出了多个基元，每个基元具有16个流体致动器，流体馈送孔阵列604两侧各有一个基元。在这个示例中，左流体致动器阵列622与右流体致动器阵列624之间在地址顺序上的偏移8已经通过使用地址解码608与地址数据614之间的掩模可配置连接来实施。这使得打印系统能够发送单组地址数据614，而该地址数据被解码用于流体馈送孔阵列604两侧的流体致动器。

因此，基于对地址数据614与地址解码608之间的连接的配置，将地址偏移了期望的量。结果，例如在通过流体馈送孔阵列604到达流体馈送孔阵列604的两侧的致动器的流体流中的流体约束的问题较少。

图13是管芯的电路图1300的示例。在一个示例中，在管芯上包括存储器元件和传感器，比如热传感器。存储器元件可以包括数据块和存储器位。在一个示例中，可以在管芯之外，例如在主机打印装置ASIC上提供热测量和控制系统。因此，外部控制电路(例如ASIC)可以支持共享感测总线上的多个管芯。在一个示例中，这提供了与管芯中相对少量的硅相关联的相对简单的设计以及相对低的成本。

外部连接或垫1302用于访问管芯的功能。垫1302包括时钟垫1304，用于提供用于加载数据的时钟信号。如本文中进一步描述的，数据垫1306处的数据在上升时钟沿加载到数据存储1308中的一个致动器列(例如左列)中，而在下降时钟沿加载到数据存储1308中的第二致动器列(例如右列)中。当每组新数据位加载到第一致动器列和第二致动器列中时，这些位置中的先前数据位被移位到新位置，例如充当较大移位寄存器。这关于图15进行了进一步描述。

激发信号通过激发垫1310提供，并且用于触发致动器阵列1312中的已通过数据流中的地址位选择的流体致动器，或者触发对与致动器阵列1312中的对应TIJ电阻器共享地址的存储器位1314的存储器访问。

管芯具有可以用于配置参数的寄存器。可以注意到，本文所使用的术语寄存器包括任何数量的存储配置，包括移位寄存器、触发器等。这些包括例如配置寄存器1316、存储器配置寄存器1318和状态寄存器1320。

在一些示例中，配置寄存器1316和1318是只写的。对已写入的位的确认由管芯的行为进行。消除对寄存器1316和1318的读访问减少了电路计数并节省了管芯上的一些面积。存储器配置寄存器1318是与配置寄存器1316并行的影子寄存器，但仅在满足某些复杂条件时才会被启用以进行写入，比如以特定顺序设置的流体致动器数据位和配置寄存器数据连同特定的输入垫状态。状态寄存器1320用于读取数据以识别管芯故障或修订值，并且还用于制造期间集成电路测试的测试目的。

除了寄存器1316、1318和1320外，管芯还具有模拟块，包括例如定时器电路1322、延迟偏置控制器1324和存储器电压调节器1326。模式垫1328用于选择各种操作模式，比如，将配置从数据垫1306加载到配置寄存器1316或存储器配置寄存器1318中。模式垫1328还可以用于选择哪些传感器连接到感测总线1330，从而通过感测垫1332读出，传感器包括例如热传感器或存储器位1314等。在一些示例中，NReset垫1334用于接受对管芯的所有功能块的复位信号，迫使它们返回到初始配置。此操作可以例如在定时器电路1322从管芯向外部ASIC报告例如来自超时状况的问题时执行。

除了上文提及的信号垫1304、1306、1310、1328、1332和1334之外，还使用四个电源垫1336、1338、1340和1342为管芯供电。这些电源垫包括Vdd垫1336和Lgnd垫1338，用于向逻辑电路提供低压电力。Vpp垫1340和Pgnd垫1342提供高压电力以激活致动器阵列1312的TIJ电阻器并向存储器电压调节器1326提供电力，该存储器电压调节器提供更高的电压以写入存储器位1314。存储器电压调节器1326可以被设计为同时编程多个存储器位1314。

图14是管芯200的示例的图，示出了用于将数据和控制信号加载到管芯中的接口垫和逻辑位置。为了阐明布局，包括方向罗盘(rosette)1400以指示管芯正面的参考方向。具体地，管芯的长尺寸可以由南北轴指示，而管芯的窄尺寸可以由东西(或左右)轴指示。关于图13描述的12个接口垫被分开并放置在管芯的两端。北垫1402是位于管芯北端的六个垫。从管芯的顶端或北端往南，数字控制北1404包括用于解码串行加载的数据并将其加载到配置或地址寄存器中的逻辑电路。称为地址配置北1406的部分用于将地址数据映射到沿管芯长度延伸的地址线。管芯的大部分被包括列基元、流体致动器和功率FET的区域1408占据。存储器位可以位于数字控制北1404或区域1408的数字逻辑部分中。

另一组垫位于管芯的南部。南垫1410提供了关于图13讨论的12个垫的剩余部分。这些垫与数字控制南1412相邻，数字控制南与数字控制北1404同样用于解码串行加载的数据并将地址位加载到地址寄存器中。地址配置南1414将这组地址位映射到沿管芯长度延伸的另一组地址线。

图15是将数据串行加载到数据存储1308中的示例的示意图。具有相同附图标记的项如关于图13所描述的。在该示意图中，一个数据位的值(零或一)被放置在数据线1502上。在上升时钟沿时，数据位被加载到数据存储1308的左列1506的第一数据块1504中。如本文所使用的，数据块可以是用于对位值进行保存和/或移位的存储器元件、触发器或其他解码器或存储装置。然后，另一个数据值被放置在数据线1502上。在下降时钟沿时，新数据位被加载到数据存储1308的右列1510的第一数据块1508中。随着每个相继的数据位被加载到数据存储1308的列1506和1510中，先前存储在数据块1504和1508中的数据位被移位到数据存储1308的下一个数据块1512和1514。这一直持续到整组数据都被加载到数据存储1308中为止。

如本文所述，加载的数据被称为激发脉冲组(FPG)。一旦数据完全被加载到数据存储1308中，本文称为头数据1516的初始数据就会在数据存储1308的最终数据块中。在一些示例中，头数据1516包括地址位和控制位。在其他示例中，位顺序被重新排列，并且头数据1516仅包括地址位。以下数据——本文称为流体致动器数据1518包括每个数据块中针对每个基元的位值。该位值指示是否要激发该基元中的流体致动器。在该示例中，每个基元包括16个流体致动器，如关于图12所描述的。在一些示例中，存在256个基元，但基元的数量取决于管芯的设计。例如，一些管芯可以包括128个基元、512个基元、1024个基元或更多。在这些示例中，所有的基元数量都被示出为2的幂，该数量不限于2的幂，并且可以包括约100个基元、约200个基元、约500个基元等。最后一组数据——本文称为尾数据1520可以包括地址位以及比如存储器控制位、热控制位等其他控制位。在此示例中，每侧仅示出了21个基元。然而，如本文所述，可以包括任何数量的基元。

在表1的示例FPG数据中，地址数据被拆分到头数据1516与尾数据1520之中。这允许寻址电路被拆分到如关于图14所描述的数字控制北1404与数字控制南1412之中。通过在FPG的头和尾都包括控制信息，可以分割读取头信息和尾信息的管芯电路以允许电路分散布置，对于某些示例而言，这可能有助于实现相对窄的管芯占用面积。然而，在一些示例中，寻址位、热控制位和其他控制位可以完全位于FPG的头或尾中，并且控制电路完全位于管芯的一端。

表1：示例性FPG数据

因此，在关于图13描述的模式垫1328具有零值的正常操作模式中，数据会在时钟脉冲正边沿和负边沿两者时被移位到数据存储1308的数据块中，如本文所述。在一些示例中，激发垫1310被驱动为从0到1到0到1到0，作为激发信号来激发流体致动器。在此示例中，两个正脉冲用于允许其他脉冲序列控制管芯的加温和存储器访问。

图16是用于激发基元中的单个流体致动器的逻辑功能1600的示例的电路图。还参考图8至图12，逻辑功能1600在这些图中被示出为流体致动器逻辑806。如本文所述，基元可以包括16个流体致动器。每个基元将共享第一逻辑电路1602，而每个流体致动器将具有与逻辑功能1600相关联的第二逻辑电路1604。

由基元中的所有流体致动器共享的第一逻辑电路1602从耦接到管芯中的所有基元的共享激发总线接收激发信号1606。共享激发总线从如关于图13所述的激发垫1310接收激发信号1606。激发信号1606是在外部ASIC中生成的。在该示例中，激发信号1606被提供给模拟延迟块1608，例如以将该基元的激发调整为与其他基元同步。每个基元具有相关联的数据块1610，如针对图15的流体致动器数据1518所描述的。数据块1610是从数据线1612加载而得到的，该数据块来自前一基元或控制值的数据块。如本文所描述的，数据块1610在时钟脉冲1614的上升沿为位于左列中的基元加载，或者在时钟脉冲1614的下一个沿为位于右列中的基元加载。来自数据块1610的数据1616被用于或/与门1618，以允许加温脉冲1620或激发信号1606作为激活脉冲1622传递通过。具体地，如果数据1616为高，则激发信号1606或加温脉冲1620作为激活脉冲1622传递。

在与每个流体致动器相关联的第二逻辑电路1604中，与门1624接收激活脉冲1622，该激活脉冲是与基元中的所有流体致动器的与门共享的。地址线1626来自关于图6描述的地址解码608。当激活脉冲1622和地址线都为高时，与门1624将控制信号1628传递到功率FET 1630。功率FET 1630 10导通，从而允许电流从Vpp 1632通过TIJ电阻器1636流到Pgnd 1634。激发信号1606可以在足够长的时间内提供信号以加热流体致动器中的流体，从而导致液滴喷射。相比之下，加温脉冲1620可以具有更短的持续时间，从而允许使用TIJ电阻器1636来加热基元中的流体致动器附近的管芯。

图17是存储器位1314遮蔽数据存储1308中的基元块的示意图的示例。具有相同附图标记的项如关于图13和图15所描述的。在该示例中，存储器位仅与流体致动器数据的左列1506相关联，但其他示例中存储器位可以与数据存储1308的两列1506和1510相关联。存储器位1314被以流体致动器数据、激发地址以及在一些示例中还有配置寄存器位的组合访问。

头数据1516和尾数据1520与存储器位1314没有关联。然而，地址位可以具有相关联的特殊存储器位1702以进行管芯配置。存储器位与上升沿和下降沿两者的输入数据相关联。存储器锁定位1704可以用于防止写入存储器位1314中的一些或全部。在一些示例中，在退出复位状态时，特殊存储器位1702被转移到非易失性锁存器1706中。

图18是配置寄存器1316、存储器配置寄存器1318和状态寄存器1320的框图的示例。具有相同附图标记的项如关于图13所描述的。如本文所描述的，配置寄存器1316是只写的并且使用特殊的配置来启用写。在一个示例中，当模式垫1328为高、数据为高并且在时钟信号的第一正边沿时，配置寄存器1316被启用用于写入。在配置寄存器1316被启用用于写入后，进一步的时钟脉冲将数据移位通过配置寄存器1316。

通过配置寄存器1316中的特殊位序列、控制信号和FPG分组数据来进一步保护存储器配置寄存器1318不被写入。例如，设置配置寄存器1316中的存储器配置位1802以及来自流体致动器数据的位1804，使得能够写入存储器配置寄存器1318。存储器配置寄存器1318然后可以向数据存储1308和存储器位1314提供存储器控制位1806，例如以启用对存储器位1314的访问。在一些示例中，从流体致动器数据1518的对应数据块——例如从具有与选定的存储器位1314相同的地址的数据块——提供被访问用于写入的存储器位1314。

在一些示例中，激发垫1310保持为高以允许存储器访问。当激发垫1310下降到低时，存储器配置寄存器1318中的位以及配置寄存器1316中的存储器配置位1802被清除。除了该示例之外，可以使用任何数量的其他技术来启用对存储器配置寄存器1318和存储器位1314的访问。

状态寄存器1320可以是记录关于管芯的信息的只读寄存器。在示例中，当模式垫1328为高、数据垫1306上的数据值为高、并且出现上升时钟沿时，启用对状态寄存器1320的读取。在该示例中，激发垫1310然后升高到高，从而允许状态寄存器中的数据随着时钟垫1304上的信号上升和下降而移出并通过数据垫1306读取。在一些示例中，状态寄存器1320包括监视失败位1808，该位被设置为高以指示比如超时等错误状况。该示例中的其他位可以包括修订位1810，例如以指示管芯的修订号。在其他示例中，状态寄存器1320中使用更多的位，例如以指示其他状况、增加修订号的位数或提供关于管芯的其他信息。

图19是管芯1900的示例的示意图，示出了用于读取和编程存储器位以及访问热传感器的感测总线1330。具有相同附图标记的项如关于图2和图13所描述的。在示意图中，图示了打印机1902的ASIC 202与打印头1904的管芯1900之间的功能划分。

在一些示例中，本文所讨论的管芯使用基于一次性可编程(OTP)的非易失性存储器(NVM)位的存储器架构。使用特殊访问序列写入NVM存储器位以启用存储器电压调节器1326。这种管芯上调节器电路生成编程存储器位所需的高压电势，例如约11V。然而，金属氧化物半导体的最大工作电压约为2.5V至约6V。如果超过该低压，则器件可能会被损坏。因此，管芯的架构包括能承受高压的器件，以提供低压器件与管芯上生成的写入模式电压的高压隔离。

本文描述的设计可以通过在存储器电压调节器1326中提供管芯上电压生成以在没有附加电接口垫的情况下写入存储器位来减少系统互连。进一步地，管芯上高压保护电路可以防止在存储器写入期间损坏连接到感测总线1330的低压器件，从而允许通过感测垫1332读取存储器位。调节器设计可以具有相对低的复杂性，这可能与相对小的电路面积占用相关联。

在各种示例中，在由加载到管芯控制逻辑1913中的位值设置的控制线1914的控制下，感测总线1330通过多路复用器1912连接到热二极管传感器1906、1908和1910，该管芯控制逻辑可以包括配置寄存器1316和存储器控制寄存器1318、以及其他电路。热二极管传感器的数量不限于三个，在其他示例中，可以有五个、七个或更多，比如每个基元一个热传感器。热二极管传感器1906、1908和1910用于测量管芯的温度，例如在北端、南端和中间。来自管芯控制逻辑1913的控制线1914选择将热二极管传感器1906、1908或1910中的哪一个耦接到感测总线1330。控制线1914还可以用于例如在连接存储器、裂纹检测器或其他传感器时从感测总线1330取消选择或断开所有三个热二极管传感器1906、1908和1910。在这个示例中，可以将所有控制线1914设置为零以取消选择热二极管传感器1906、1908和1910。

除了连接到热二极管传感器1906、1908和1910之外，感测总线1330还用于通过耦接到存储器总线1918的高压保护开关1916来读取可编程存储器位。在读取程序期间，例如通过由管芯控制逻辑1913中(例如存储器配置寄存器1318中)的位值设置的控制线1920来激活高压保护开关1916，以将存储器总线1918通信地耦接到感测总线1330。各个位1922通过位启用线1924来选择并通过施加在其他垫上的值的组合来访问，例如，可以通过配置寄存器中的存储器模式位、基元地址数据和激发脉冲的组合来激活位启用。

写序列可以使用位启用逻辑，结合特定序列来禁用高压保护开关1916，从而将存储器总线1918与感测总线1330断开。来自管芯控制逻辑1913的控制线1926可以用于激活存储器电压调节器1326。存储器电压调节器1326被供应来自Vpp垫1340的约32V的电压。存储器电压调节器1326然后将该电压转换为约11V的电压并且在写入程序期间将11V置于存储器总线1918上。

一旦写入程序完成，就停用存储器电压调节器1326，从而降低存储器总线1918上的电压，该电压然后可以被拉至地电势。在写入序列未激活时，可以通过在管芯控制逻辑1913中(比如在存储器控制寄存器1318中)设置位值来执行存储器读取，以启用高压保护开关1916，并且将存储器总线1918耦接到感测总线1330。由于感测总线1330是共享的、多路复用的总线，因此在存储器读取程序期间停用多路复用器1912，从而将热二极管传感器1906、1908和1910与感测总线1330断开。类似地，在热读取操作期间禁用高压保护开关1916，从而将存储器总线1918与感测总线1330断开。

图20是用于保护低压MOS电路免受高压损坏的高压保护开关1916的示例的电路图。具有相同附图标记的项如关于图13和图19所描述的。在图20所示的示例中，高压保护开关1916包括两个背对背的高压MOSFET，各自具有背向体二极管。这两个能承受高压的器件在编程模式的11V与连接到感测总线1330的较低电压逻辑(例如小于约3.6V)之间提供保护。在一些示例中，当存储器电压调节器1326被停用时，可以用另一个MOSFET 2002将存储器总线1918拉至接地。该MOSFET 2002可以在存储器读取序列期间被禁用。可以包括电阻器2004以防止闩锁状况。

图21是存储器电压调节器1326的示例的电路图。具有相同附图标记的项如关于图13、图16和图19所描述的。在该示例中，存储器电压调节器1326包括三个主要子电路。高压电平转换器2102使用MOSFET阵列将低压控制信号转换为高压输出信号以供高压电阻器分压器使用。高压电阻器分压器2104然后对电压进行分压以提供11V输出信号。在写入周期期间，11V输出信号例如在被置于存储器总线1918之前流经高压二极管保护装置2106。

图22A是用于形成打印头部件的方法2200的示例的过程流程图。方法2200可以用于制造用作彩色打印机的打印头部件的彩色管芯304、用于黑色墨水的黑色管芯302、以及包括流体致动器的其他类型的管芯。方法2200开始于框2202，沿硅衬底的中心蚀刻流体馈送孔。在一些示例中，首先沉积层，然后在形成层之后执行流体馈送孔的蚀刻。

在示例中，在管芯的一部分上形成比如SU-8的光刻胶聚合物层以保护不要蚀刻的区域。光刻胶可以是通过光交联的负性光刻胶，或通过曝光而更易溶解的正性光刻胶。在示例中，将掩模暴露于UV光源以固定保护层的部分，并且例如用溶剂清洗去除未暴露于UV光的部分。在该示例中，掩模防止了覆盖流体馈送孔区域的保护层部分的交联。

在框2204处，在衬底上形成多个层以形成打印头部件。这些层可以包括多晶硅、多晶硅上方的电介质、第一金属层、第一金属层上方的电介质、第二金属层、第二金属层上方的电介质和顶部上的钽层。然后可以将SU-8层叠在管芯顶部并进行图案化以实施流道和流体致动器。层的形成可以通过化学气相沉积来沉积层然后蚀刻以去除不需要的部分来实现。制造技术可以是在形成互补金属氧化物半导体(CMOS)时使用的标准制造。可以在框2204中形成的层以及部件的位置关于图22B进行了进一步讨论。

图22B是方法2200中的由框2204的层形成的部件的过程流程图。该方法开始于框2206，在流体馈送孔附近形成多个流体致动器阵列。在框2208处，在布置在多个流体馈送孔一侧的低压区域中的多个逻辑电路附近形成多条地址线。在框2210处，在管芯上形成地址解码器电路，其耦接到地址线中的至少一部分以选择流体致动器阵列中的要激发的流体致动器。在框2212处，在管芯上形成逻辑电路，其至少部分地基于与流体致动器相关联的位值来触发位于流体馈送孔的相反侧的高压区域中的驱动器电路。

图22B中所示的框不被认为是顺序的。本领域技术人员将清楚的是，在形成各种层的同时在管芯上形成各种线和电路。进一步地，关于图22B描述的过程可以用于在彩色管芯或黑白管芯上形成部件。

图22C是组合方法2200的过程流程图，示出了所形成的层和结构。具有相同附图标记的项如关于图22A和图22B所描述的。

图23是用于将数据加载到打印头部件中的方法2300的示例的过程流程图。方法2300开始于框2302，此时将位值放置在打印头部件的数据垫上。在框2304处，将打印头部件的时钟垫上的位值从低电平升高到高电平以将该位值加载到第一数据块中。在框2306处，将第二位值放置在打印头部件的数据垫上。在框2308，将时钟垫的位值从高电平降低到低电平以将第二位值加载到第二数据块中。

图24是用于将存储器位写入打印头部件的方法2400的示例的过程流程图。在框2402处，通过停用高压保护开关将感测总线与存储器总线隔离。在框2404处，激活存储器电压调节器以在存储器总线上生成用于编程存储器位的高压。在框2406处，从通信地耦接到存储器总线的多个存储器位中选择存储器位。在框2408处，编程存储器位。编程可以在预设时间段内进行，比如约0.1毫秒(mS)、约0.5(mS)、约1mS或更高，例如直至约100mS。编程时间越长，存储器位的响应就越强烈。在该预设时间段之后，可以停用存储器电压调节器以结束编程序列。

本示例可能易受各种修改和替代形式的影响，并且仅出于说明的目的被示出。此外，将理解的是，本技术不旨在受限于本文公开的特定示例。实际上，所附权利要求的范围被认为包括对于公开主题所属领域的技术人员显而易见的所有替代方案、修改和等同方案。

Claims (17)

1.一种用于打印头的管芯，包括：

多个流体致动器阵列，所述多个流体致动器阵列在多个流体馈送孔附近；

多条地址线，所述多条地址线在所述多个流体馈送孔的低电压侧处的多个逻辑电路附近；以及

地址解码器电路，所述地址解码器电路耦接到所述地址线中的至少一部分以选择流体致动器阵列中的要激发的流体致动器，其中：

所述地址解码器电路被定制成为所述流体致动器阵列中的每个流体致动器选择不同的地址；以及

逻辑电路，所述逻辑电路至少部分地基于所述流体致动器阵列的位值、由所述地址解码器电路选定的流体致动器、以及激发信号来触发位于所述多个流体馈送孔的与所述低电压侧相对的高电压侧的驱动器电路。

2.如权利要求1所述的管芯，包括感测总线，所述感测总线通信地耦接到多路复用器，所述多路复用器将来自所述组的选定的热传感器通信地耦接到所述感测总线。

3.如权利要求1或2所述的管芯，包括高压保护开关，所述高压保护开关被配置为将感测总线与存储器总线隔离。

4.如权利要求1至3中任一项所述的管芯，包括存储器电压调节器，所述存储器电压调节器用于生成用于编程所述存储器总线上的存储器位的高电压电势。

5.如权利要求1至4中任一项所述的管芯，包括公共激发线，所述公共激发线用于触发所述流体致动器阵列中的选定的流体致动器的激发。

6.如权利要求1至5中任一项所述的管芯，其中，所述多个流体致动器阵列包括两个虚拟列。

7.如权利要求1至6中任一项所述的管芯，包括针对所述多个流体致动器阵列中的每个流体致动器阵列的存储器元件。

8.如权利要求1至7中任一项所述的管芯，其中，所述管芯的宽度小于约750微米，并且其中，所述多个流体馈送孔对所述管芯的背面敞开以接收流体并将所述流体提供给在所述管芯的正面的所述多个流体致动器阵列。

9.如权利要求1至8中任一项所述的管芯，其中，所述地址解码器电路包括将所述地址线中的所述部分耦接到所述逻辑电路的多个通孔。

10.如权利要求1至9中任一项所述的管芯，其中，所述地址解码器电路包括用于流体致动器阵列的单个逻辑块。

11.如权利要求1至10中任一项所述的管芯，其中，所述地址解码器电路包括从所述逻辑电路到场效应晶体管(FET)的连接，所述FET启用所述流体致动器阵列中的所述流体致动器，并且其中，所述连接在所述管芯的初始制造期间进行映射。

12.一种用于形成用于打印头的管芯的方法，包括：

在衬底上沿线蚀刻多个流体馈送孔；

在所述衬底上沉积多个层，以形成：

多个流体致动器阵列，所述多个流体致动器阵列在所述多个流体馈送孔附近；

多条地址线，所述多条地址线在布置于所述多个流体馈送孔的一侧的低电压区域中的多个逻辑电路附近；以及

地址解码器电路，所述地址解码器电路耦接到所述多条地址线中的至少一部分以选择流体致动器阵列中的要激发的流体致动器，其中：

所述地址解码器电路被定制成为所述流体致动器阵列中的每个流体致动器选择不同的地址；以及

所述多个逻辑电路中的逻辑电路，该逻辑电路至少部分地基于所述流体致动器阵列的位值、由所述地址解码器电路选定的流体致动器、以及激发信号来触发位于所述多个流体馈送孔的相对侧的高电压区域中的驱动器电路。

13.如权利要求12所述的方法，包括在所述衬底上形成了所述多个层之后的后处理操作中形成多个通孔，其中，所述多个通孔将所述多条地址线中的所述部分电耦接到所述地址解码器电路。

14.如权利要求12或13所述的方法，包括沉积各层以形成用于在基于的流体致动器阵列中选择流体致动器的单个逻辑块。

15.如权利要求12至14中任一项所述的方法，包括沉积各层以形成从所述逻辑电路到为所述流体致动器阵列中的流体致动器供电的场效应晶体管(FET)的经映射的电源连接。

16.一种包括管芯的打印头，所述管芯包括：

多个流体致动器阵列，所述多个流体致动器阵列在多个流体馈送孔附近；

多条地址线，所述多条地址线在布置于所述多个流体馈送孔一侧的低电压区域中的多个逻辑电路附近；

多个地址位，其中，每个地址位设置所述多条地址线中的一条地址线的值；以及

地址解码器电路，所述地址解码器电路耦接到所述地址线中的至少一部分以选择流体致动器阵列中的要激发的流体致动器，其中：

所述地址解码器电路被定制成为所述流体致动器阵列中的每个流体致动器选择不同的地址；以及

所述多个逻辑电路中的逻辑电路，该逻辑电路至少部分地基于所述流体致动器阵列的位值、由所述地址解码器电路选定的流体致动器、以及激发信号来触发位于所述多个流体馈送孔的相对侧的高电压区域中的驱动器电路。

17.如权利要求13所述的打印头，包括固持所述管芯的聚合物安装件，其中，所述聚合物安装件包括槽，所述槽沿所述管芯的背面布置以将流体从流体储器提供到所述多个流体馈送孔。

Images