CN113346737A - 一种可调控延迟电路、延迟电路系统及方法 - Google Patents

一种可调控延迟电路、延迟电路系统及方法 Download PDF

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Abstract

本发明公开了一种可调控延迟电路、延迟电路系统及方法，所述可调控延迟电路包括：导通电路、控制电路、充电放电电路、推动电路和缓冲电路；导通电路通过第一三极管与充电放电电路连接；导通电路用于控制导通第一三极管的电压；充电放电电路用于进行RC放电；充电放电电路与控制电路连接；控制电路用于根据第一三极管的状态选择工作状态；充电放电电路通过第二三极管与推动电路连接；推动电路与所述缓冲电路连接；推动电路用于控制缓冲电路中第四电源的电压；缓冲电路用于控制第四电源缓升的时间；通过上述方式，本发明能够兼容纯硬件或软件所做的延迟线路优点，并同时达到降低成本和多种延迟时间的目的，提升产品竞争性。

Description

一种可调控延迟电路、延迟电路系统及方法
技术领域
本发明涉及电路设计领域，特别是涉及一种可调控延迟电路、延迟电路系统及方法。
背景技术
随着需要的功能越来越多，服务器中的芯片的功能也越来越多，并且集成电路的设计越来越复杂化，为了能够支持服务器中各种应用的需求，集成电路本身需要划分为不同的区域从而去加入各种功能模块，因此或出现需要不同组电压输入至不同集成电路从而产生不同的运行环境，可能会出现一个集成电路上面同时出现四组或者五组以上的供电需求，这就出现了各组电源上电时的时序需要控制在符合集成电路的规格，通常使用改变硬件线路的方式或者软件控制的方式来解决。
硬件的方式如果集成电路需要较为精密的时序控制时无法实现微调的问题，如果碰到上电和下电时序不同时，需要考虑到的硬件设计就会比较复杂，且不容易实现。
若能够实现微调的电源时序控制电路设计以及制造的成本大且设计难度大。
而软件的实现方式完全依赖CPLD，当修改逻辑代码时出现错误或者是CPLD本身出现了问题，整个电源时序的控制无法进行控制，集成电路无法正常运行。
发明内容
本发明主要解决是目前硬件方式进行精密的电源时序控制设计较复杂，且不容易实现，软件的方式进行精密的电源时序控制若代码出现错误，则会出现集成电路无法正常运行的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种可调控延迟电路，包括：导通电路、控制电路、充电放电电路、推动电路和缓冲电路；
所述导通电路通过第一三极管与所述充电放电电路连接；所述导通电路用于控制导通所述第一三极管的电压；所述充电放电电路用于进行RC放电；
所述充电放电电路与所述控制电路连接；所述控制电路用于根据所述第一三极管的状态选择工作状态；
所述充电放电电路通过第二三极管与所述推动电路连接；所述推动电路与所述缓冲电路连接；所述推动电路用于控制所述缓冲电路中第四电源的电压；所述缓冲电路用于控制所述第四电源缓升的时间。
作为本发明所述的一种可调控延迟电路的进一步改进，所述导通电路包括第一导通电阻、第二导通电阻、第一电源和第二电源；
所述第一导通电阻的两端和所述第二导通电阻的两端均分别与所述第一电源和第二电源耦接，且所述第二导通电阻和所述第二电源耦接的一端与所述第一三极管的发射极耦接并接地；
所述第一导通电阻和所述第二导通电阻用于控制导通所述第一三极管的电压。
作为本发明所述的一种可调控延迟电路的进一步改进，所述充电放电电路包括第三导通电阻、第一电容和第三电源；
所述第三导通电阻的一端与所述第一导通电阻耦接，与所述第一导通电阻耦接的一端记为第一端；
所述第三导通电阻的另一端分别与所述第一三极管的集电极和所述第三电源耦接；
所述第一电容的一端与所述第一三极管的发射极耦接，与所述第一三极管的发射极耦接的一端记为第二端，所述第一电容的另一端与所述第三电源耦接；
所述第三导通电阻和所述第一电容用于进行RC放电。
作为本发明所述的一种可调控延迟电路的进一步改进，所述控制电路为第一二极管；
所述第一二极管的正极与所述第一端耦接；所述第一二极管的负极与所述第三电源耦接；
当所述第一三极管的状态为导通状态时，所述第一二极管用于加速所述第一电容的充电时间；
当所述第一三极管的状态为未导通状态时，所述第一二极管为不导通状态。
作为本发明所述的一种可调控延迟电路的进一步改进，所述推动电路包括第四导通电阻和第五导通电阻；
所述第四导通电阻的两端分别与所述第一端和所述第五导通电阻一端耦接，所述第五导通电阻另一端与所述第二端耦接；
所述第四导通电阻和第五导通电阻用于控制所述第四电源的电压。
作为本发明所述的一种可调控延迟电路的进一步改进，所述缓冲电路包括第二电容和第四电源；
所述第二电容一端与所述第二端耦接；所述第二电容另一端与所述第四电源耦接；
所述第二电容用于控制所述第四电源缓升的时间。
本发明还提供一种可调控延迟系统，包括：导通模块、控制模块、充电放电模块、推动模块、缓冲模块以及第四电源模块；
所述导通模块与通过第一三极管与所述充电放电模块连接；所述导通模块用于控制导通所述第一三极管的电压；所述充电放电模块用于进行RC放电；
所述充电放电模块与控制模块连接；所述控制模块用于根据所述第一三极管的状态选择工作状态；
所述充电放电模块通过第二三极管与推动模块连接；所述推动模块通过所述缓冲模块与所述第四电源模块连接；
所述推动模块用于控制所述第四电源模块的电压；所述缓冲模块用于控制所述第四电源模块的缓冲时间。
作为本发明所述的一种可调控延迟系统的进一步改进，所述控制模块包括加速模块和中断模块；
所述加速模块用于当所述第一三极管的状态为导通状态时，加速所述充电放电模块的充电时间；
所述中断模块用于当所述第一三极管的状态为未导通状态时，断开与所述充电放电模块的连接。
本发明还提供一种可调控延迟方法，包括以下步骤：
设置导通电阻、第一三极管、第一二极管、RC电路以及缓冲控制电路；
通过所述导通电阻控制所述第一三极管的状态，从而通过所述第一三极管监控并控制第一电源进行使能；
根据所述第一三极管的状态控制所述第一二极管的工作状态；
根据所述第一二极管的工作状态控制所述RC电路进行RC放电；
通过所述缓冲控制电路控制第四电源的电压以及所述第四电源的缓冲时间。
优选的，所述根据所述第一二极管的工作状态控制所述RC电路进行RC放电的步骤进一步包括：
所述第一二极管的工作状态包括导通状态和未导通状态；
当所述第一二极管的工作状态未导通状态时，控制所述RC电路进行RC放电。
本发明的有益效果是：
1、本发明所述的一种可调控延迟电路，可以利用三级管搭配充电放电电路的硬件架构，实现延迟IC的功能，硬件工程师能通过公式计算得知目前线路上的延迟时间，并根据实际需求去调整对应的RC值，达到适配各种场景的灵活运用，电路设计难度较低；
2、本发明所述的一种可调控延迟系统，能够兼容纯硬件或软件所做的延迟线路优点，并同时达到降低成本和多种延迟时间的选择，在系统搭建需要多组电源输入的逻辑芯片时，能够有较大的调整空闲空间去满足各种上下电条件，进而实现每位客户的客制化需求，并提升产品竞争性；
3、本发明所述的一种可调控延迟方法，可以实现增加三极管、RC电路以及缓冲控制电路进行检测电路状态，从而能够解决硬件所没法达到的精准控制，而又因为它不需要刻录FW且功能较为单一，所以会比修改CPLD中的逻辑代码出现错误机率低非常多，提升时序控制的精准度，降低成本。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例1所述的一种可调控延迟电路架构示意图；
图2是本发明实施例1所述的一种可调控延迟电路图；
图3是本发明实施例2所述的一种可调控延迟系统架构示意图；
图4是本发明实施例3所述的一种可调控延迟方法流程示意图；
附图中各部件标记如下：PR1、第一电源；PR2、第二电源；PR3、第三电源；PR4、第四电源；R1、第一导通电阻；R2、第二导通电阻；R3、第三导通电阻；R4、第四导通电阻；R5、第五导通电阻；Q1、第一NPN三极管；Q2、第二NPN三极管；D1、第一二极管；C1、第一电容；C2、第二电容。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“导通电路”、“控制电路”、“充电放电电路”、“推动电路”、“缓冲电路”、“导通模块”、“控制模块”、“充电放电模块”、“推动模块”、“缓冲模块”、“缓冲控制电路”、“导通状态”、“未导通状态”应做广义理解。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是：
现有技术中：
目前硬件的实现方法为：通过硬件上的电路直接进行时序控制，将第一组的电源VR输出的电源正常信号PWRGD信号接入到下一组电源VR的使能输入引脚地址，通过这种类似串联的关系达到电源VR一级控制一级的去进行电源时序控制的需求。
还存在一种硬件实现方式，例如，以需要三路供电电源为例，首先要求上电的是内核供电电源，然后要求上电的是模拟供电电压和数字供电电源，最后要求上电的是IO供电电源。目前，通常采用微控制单元(MicrocontrollerUnit，MCU)和PMIC的方式，系统上电，然后，电源先去控制MCU工作，再去控制PMIC工作，电源管理集成电路(PowerManagementC，PMIC)，再按先后依次发出各路电源使能信号。
目前软件的实现方式为将各个电源VR的使能引脚的信号接入CPLD中，通过修改CPLD中的逻辑代码实现各个电源VR的时序控制。
CPLD:复杂可编程逻辑器件(Complex Programmable Logic Device)，CPLD适合用来实现各种运算和组合逻辑(combinational logic)。一个CPLD内包含了数颗的PAL(可编程阵列逻辑)，各PAL(可编程阵列逻辑)间的互接连线也可以进行程序性的规划、刻录，CPLD使用这种多合一(All-In-One)的集成作法，使其一颗就能实现数千个逻辑门，甚至数十万个逻辑门才能构成的电路。
V在电路图中代表的是电压的单位，单位名称是伏特电压用字母U来表示。
RC为电压和电容。
Exp是高等数学里以自然常数e为底的指数函数，全称Exponential(指数曲线)。
第四电源为实施例一种可调控延迟方法中后续使能电源。第一电源为实施例一种可调控延迟方法中外部电源。
实施例1
本发明实施例提供一种可调控延迟电路，请参阅图1和图2，包括：导通电路、控制电路、充电放电电路、推动电路和缓冲电路；
导通电路通过第一NPN三极管Q1与所述充电放电电路连接；所述导通电路用于触发导通所述第一NPN三极管Q1的所需要的电压，用于实现延迟集成电路能够监控外部的电压去进行使能的功能；
充电放电电路与所述控制电路连接；
所述控制电路根据所述第一NPN三极管Q1的状态选择控制电路的工作状态；
当所述第一NPN三极管Q1的触发状态为触发状态时，所述控制电路用于加速所述充电放电电路的充电时间；
当所述第一NPN三极管Q1的触发状态为未触发状态时，所述控制电路为不导通状态。
当所述可调控延迟电路掉电或者未通电时，所述充电放电电路用于进行RC放电；
所述充电放电电路通过第二NPN三极管Q2与所述推动电路连接；所述推动电路用于控制所述缓冲电路中后续的电源VR的电压；
所述推动电路与所述缓冲电路连接；所述缓冲电路用于控制后续的电源VR缓冲的时间长度。
所述导通电路包括第一导通电阻R1、第二导通电阻R2、第一电源PR1和第二电源PR2；
所述第一导通电阻R1和所述第二导通电阻R2的两端均分别与所述第一电源PR1和所述第二电源PR2耦接，且所述第二导通电阻R2和所述第二电源PR2耦接的一端与所述第一NPN三极管Q1的发射极耦接并接地；
所述第一电源PR1与所述第一NPN三极管Q1的基极耦接。
需要说明的是，可以通过选择第一导通电阻R1和第二导通电阻R2的阻值控制触发导通第一NPN三极管Q1所需的电压。
所述充电放电电路包括第三导通电阻R3、第一电容C1和第三电源PR3；
所述第三导通电阻R3的一端与所述第一导通电阻R1耦接，该端记为第一端，所述第三导通电阻R3的另一端分别与所述第一NPN三极管Q1的集电极以及所述第三电源PR3耦接；所述第一电容C1的一端与所述第一NPN三极管Q1的发射极耦接，该端记为第二端；所述第一电容C1的另一端与所述第三电源PR3耦接；
所述控制电路为第一二极管D1；
所述第一二极管D1的正极与所述第一端耦接；所述第一二极管D1的负极与所述第三电源PR3耦接；
当通过选择第一导通电阻R1和第二导通电阻R2的阻值控制触发导通第一NPN三极管Q1所需的电压后，导通第一NPN三极管Q1，此时通过第一二极管D1加速第一电容C1的充电时间。
通过选择第一导通电阻R1和第二导通电阻R2的阻值控制未触发导通第一NPN三极管Q1所需的电压后，未导通第一NPN三极管Q1，或者整个可调控延迟电路进入掉电状态时，此时第一二极管D1为不导通状态，
且此时所述第三电源PR3通过第三导通电阻R3以及第一电容C1进行RC放电；
所述推动电路包括第四导通电阻R4和第五导通电阻R5；
所述第四导通电阻R4一端与所述第五导通电阻R5一端耦接；
所述第四导通电阻R4另一端与所述第一端耦接；所述第五导通电阻R5另一端与所述第二端耦接；通过所述第四导通电阻R4和所述第五导通电阻R5控制所述缓冲电路中第四电源PR4的电压，也就是后续的电源VR的电压；
所述缓冲电路包括第二电容C2和第四电源PR4；
所述第二电容C2一端与所述第二端耦接，第二电容C2另一端与所述第四电源PR4连接；
通过所述第二电容C2控制所述第四电源PR4缓升的时间长度。
通过第一二极管D1加速第一电容C1的充电时间的目的是为了保证第二NPN三极管Q2在第一NPN三极管Q1的使能前必须为导通状态，此时第四电源PR4会维持在电压的低准位状态而不至于触发后续的其他电源VR的使能。
第三电源PR3通过第三导通电阻R3以及第一电容C1进行RC放电的目的是为了确保第四电源PR4的电压完毕第一电源PR2关闭的时间，保证对后续的电源VR产生的影响较小。
在本实施例中，需要说明的是，第二电源PR2为12V，第一导通电阻R1为20KΩ，第一电源PR1为3.27V，第二导通电阻R2为7.5KΩ，第三导通电阻R3为10KΩ，第一NPN三极管Q1和第二NPN三极管Q2的发射极为长度100μm，第一电容C1的电容为1μF，第二电容C2的电容为3.3μF；
假设第一电容C1和第二电容C2上的初始电压为V0，第一电容C1和第二电容C2最终可充电或者放电的电压为V1，t时刻上第一电容C1或者第二电容C2的电压为Vt；
则公式一：Vt＝V0+(V1-V0)*[1-exp(-t/RC)]；
公式二：t＝RC*Ln[(V1-V0)/(V1-Vt)]；
系统中电源设置的上升时间为10ms，所以第一电源PR1上升至3.27V的时间也为10ms；在本实施例中的充电放电电路为RC并联电路，RC为电路时间常数，在第一电容C1和第三导通电阻R3其等效电容和等效电阻的乘积为RC。
通过公式二以及各个电阻和电容的值计算出第四电源PR4，具体如下：
t＝(104//1.8*104)*3.3*10-6*ln[(3.27-0)/(3.27-3.2)]＝0.052s＝52ms
其中，需要说明的，公式中的//为电学公式中表示并联关系，用并联电路计算公式处理，例如两个电阻分别为R1和R2，则其//计算方法为(R1×R2)/(R1+R2)。
使用//计算第一电容C1和第三导通电阻R3其等效电容和等效电阻的乘积。
第一电源PR1和第四电源PR4两者相差的时间为52ms-10ms为42ms；所以延时时间为42ms。
需要说明的，在这里的各个电阻和电容的值均为举例说明，具体操作时可根据不同的情况以及所需的延迟时间，从而去调整上述各个电阻和电容的值也就是各个RC值。
实施例2
上文中提到的一种可调控延迟电路是从硬件电路的角度描述，进一步的，本发明实施例还提供一种可调控延迟系统，是从功能模块的角度描述，请参阅图3，包括：导通模块、控制模块、充电放电模块、推动模块、缓冲模块以及第四电源模块；
导通模块与通过第一NPN三极管与所述充电放电模块连接；所述导通模块用于控制导通所述第一NPN三极管的电压；所述充电放电模块用于进行RC放电；
充电放电模块与控制模块连接；控制模块用于根据所述第一NPN三极管的状态选择工作状态；
充电放电模块通过第二NPN三极管与推动模块连接；所述推动模块通过所述缓冲模块与所述第四电源模块连接；
推动模块用于控制所述第四电源模块的电压；所述缓冲模块用于控制所述第四电源模块的缓冲时间。
所述控制模块的包括加速模块和中断模块：
所述加速模块用于当所述第一NPN三极管的触发状态为触发状态时，也就是导通状态时，所述控制模块用于加速所述充电放电模块的充电时间；
所述中断模块用于当所述第一NPN三极管Q1的触发状态为未触发状态时，也就是未导通状态，断开与所述充电放电模块的连接。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
实施例3
本发明实施例还提供一种可调控延迟方法，请参阅图4，包括以下步骤：
S100，设置导通电阻、第一NPN三极管、第一二极管D1、RC电路以及缓冲控制电路；
S200，通过所述导通电阻以及所述第一NPN三极管监控并控制外部电源进行使能；
具体步骤为：通过选择导通电阻的阻值从而控制导通第一NPN三极管的电压，进而通过第一NPN三极管监控并控制外部电源进行使能；
S300，根据第一NPN三极管的状态控制所述第一二极管D1的工作状态；
具体步骤为：当第一NPN三极管的状态为导通状态时，所述第一二极管D1的工作状态为加速电容的充电时间；
当第一NPN三极管的状态为未导通状态时，所述第一二极管D1的工作状态为不导通状态；
S400，根据所述第一二极管D1的工作状态控制RC电路进行RC放电；当外部电源断电时，保证后续使能电源断电时间晚于所述外部电源断电时间；对后续的电源VR产生较小的影响；
具体步骤为：当第一二极管D1的工作状态为不导通状态时，控制RC电路进行RC放电；
S500，通过所述缓冲控制电路控制所述后续使能电源的电压以及后续使能电源的缓冲时间。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种可调控延迟电路，其特征在于，包括：导通电路、控制电路、充电放电电路、推动电路和缓冲电路；
所述导通电路通过第一三极管与所述充电放电电路连接；所述导通电路用于控制导通所述第一三极管的电压；所述充电放电电路用于进行RC放电；
所述充电放电电路与所述控制电路连接；所述控制电路用于根据所述第一三极管的状态选择工作状态；
所述充电放电电路通过第二三极管与所述推动电路连接；所述推动电路与所述缓冲电路连接；所述推动电路用于控制所述缓冲电路中第四电源的电压；所述缓冲电路用于控制所述第四电源缓升的时间。
2.根据权利要求1所述的一种可调控延迟电路，其特征在于：所述导通电路包括第一导通电阻、第二导通电阻、第一电源和第二电源；
所述第一导通电阻的两端和所述第二导通电阻的两端均分别与所述第一电源和第二电源耦接，且所述第二导通电阻和所述第二电源耦接的一端与所述第一三极管的发射极耦接并接地；
所述第一导通电阻和所述第二导通电阻用于控制导通所述第一三极管的电压。
3.根据权利要求2所述的一种可调控延迟电路，其特征在于：所述充电放电电路包括第三导通电阻、第一电容和第三电源；
所述第三导通电阻的一端与所述第一导通电阻耦接，与所述第一导通电阻耦接的一端记为第一端；
所述第三导通电阻的另一端分别与所述第一三极管的集电极和所述第三电源耦接；
所述第一电容的一端与所述第一三极管的发射极耦接，与所述第一三极管的发射极耦接的一端记为第二端，所述第一电容的另一端与所述第三电源耦接；
所述第三导通电阻和所述第一电容用于进行RC放电。
4.根据权利要求3所述的一种可调控延迟电路，其特征在于：所述控制电路为第一二极管；
所述第一二极管的正极与所述第一端耦接；所述第一二极管的负极与所述第三电源耦接；
当所述第一三极管的状态为导通状态时，所述第一二极管用于加速所述第一电容的充电时间；
当所述第一三极管的状态为未导通状态时，所述第一二极管为不导通状态。
5.根据权利要求3所述的一种可调控延迟电路，其特征在于：所述推动电路包括第四导通电阻和第五导通电阻；
所述第四导通电阻的两端分别与所述第一端和所述第五导通电阻一端耦接，所述第五导通电阻另一端与所述第二端耦接；
所述第四导通电阻和第五导通电阻用于控制所述第四电源的电压。
6.根据权利要求3所述的一种可调控延迟电路，其特征在于：所述缓冲电路包括第二电容和第四电源；
所述第二电容一端与所述第二端耦接；所述第二电容另一端与所述第四电源耦接；
所述第二电容用于控制所述第四电源缓升的时间。
7.一种可调控延迟系统，其特征在于，包括：导通模块、控制模块、充电放电模块、推动模块、缓冲模块以及第四电源模块；
所述导通模块与通过第一三极管与所述充电放电模块连接；所述导通模块用于控制导通所述第一三极管的电压；所述充电放电模块用于进行RC放电；
所述充电放电模块与控制模块连接；所述控制模块用于根据所述第一三极管的状态选择工作状态；
所述充电放电模块通过第二三极管与推动模块连接；所述推动模块通过所述缓冲模块与所述第四电源模块连接；
所述推动模块用于控制所述第四电源模块的电压；所述缓冲模块用于控制所述第四电源模块的缓冲时间。
8.根据权利要求7所述的一种可调控延迟系统，其特征在于：所述控制模块包括加速模块和中断模块；
所述加速模块用于当所述第一三极管的状态为导通状态时，加速所述充电放电模块的充电时间；
所述中断模块用于当所述第一三极管的状态为未导通状态时，断开与所述充电放电模块的连接。
9.一种可调控延迟方法，其特征在于，包括以下步骤：
设置导通电阻、第一三极管、第一二极管、RC电路以及缓冲控制电路；
通过所述导通电阻控制所述第一三极管的状态，从而通过所述第一三极管监控并控制第一电源进行使能；
根据所述第一三极管的状态控制所述第一二极管的工作状态；
根据所述第一二极管的工作状态控制所述RC电路进行RC放电；
通过所述缓冲控制电路控制第四电源的电压以及所述第四电源的缓冲时间。
10.根据权利要求9所述的一种可调控延迟方法，其特征在于：所述根据所述第一二极管的工作状态控制所述RC电路进行RC放电的步骤进一步包括：
所述第一二极管的工作状态包括导通状态和未导通状态；
当所述第一二极管的工作状态未导通状态时，控制所述RC电路进行RC放电。
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