CN113014238B - 一种修调电路和集成芯片 - Google Patents

Abstract

本发明实施例公开了一种修调电路和集成芯片，该修调电路包括采样电路、逻辑处理电路、熔丝烧录电路、放大输出电路和参数调整电路；采样电路根据检测信号采集时钟信号和数据信号至逻辑处理电路，逻辑处理电路的一输出端与一熔丝烧录电路一一对应连接；放大输出电路用于将熔丝烧录电路输出的修调控制信号进行放大输出至参数调整电路，参数调整电路根据放大输出电路输出的放大信号调整自身的参数，以对芯片的输出参数进行修调。相对于现有技术，本实施例提供的技术方案仅需使用芯片的一个功能管脚来控制芯片的修调值，且通过逻辑处理电路确定需要烧录的熔丝烧录电路，从而控制参数调整电路输出精确的修调信号，以确保芯片的修调精度。

Description

一种修调电路和集成芯片

技术领域

本发明实施例涉及集成电路技术领域，尤其涉及一种修调电路和集成芯片。

背景技术

随着集成电路工艺的快速发展，对电路的性能要求也越来越高，因此，修调技术成为实现高精度集成电路的必要手段。

目前通常采用调整电路对封装后的集成芯片进行修调，然而，现有技术中的调整电路需要使用多个功能管脚来对集成芯片进行修调，而且还需要增加额外的控制管脚将修调信号锁存，在一定程度上对集成芯片的类型提出了更高的要求。

发明内容

本发明实施例提供一种修调电路和集成芯片，以实现通过一个功能管脚对集成芯片进行修调，且不需要增加额外的功能管脚就可以实现高精度修调。

第一方面，本发明实施例提供了一种修调电路，包括：采样电路、逻辑处理电路、熔丝烧录电路、放大输出电路和参数调整电路；

所述采样电路的输入端输入检测信号，所述采样电路的第一输出端与所述逻辑处理电路的第一输入端电连接，所述采样电路的第二输出端与所述逻辑处理电路的第二输入端电连接，其中，所述检测信号由时钟信号和数据信号叠加而成，所述采样电路的第一输出端和第二输出端分别输出所述时钟信号和所述数据信号，所述逻辑处理电路用于根据所述时钟信号和所述数据信号生成逻辑处理信号，所述逻辑处理信号包括多个子逻辑处理信号，所述逻辑处理电路包括多个输出端，一输出端输出一所述子逻辑处理信号；

所述熔丝烧录电路的电源端接入电源电压，所述逻辑处理电路的一输出端与一所述熔丝烧录电路的输入端一一对应连接；

所述放大输出电路的输入端与所述熔丝烧录电路的输出端电连接，所述放大输出电路用于将所述熔丝烧录电路输出的修调控制信号进行放大输出，其中，一所述放大输出电路对应一所述熔丝烧录电路；

所述参数调整电路包括多个输入端，所述参数调整电路的一输入端与一所述放大输出电路的输出端一一对应连接，所述参数调整电路的输出端与集成芯片的控制端电连接，所述参数调整电路用于根据所述放大输出电路输出的放大信号调整自身的参数，以对所述集成芯片的输出参数进行修调。

可选地，所述采样电路包括时钟采样电路，所述时钟采样电路的输入端接入所述检测信号，所述时钟采样电路的输出端与所述逻辑处理电路的第一输入端电连接，所述时钟采样电路的电源端接入所述电源电压；

所述时钟采样电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均接入所述检测信号，所述第一晶体管的第一极和所述第三晶体管的第一极均接入所述电源电压，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极接地，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述第一晶体管的第二极电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接，所述第四晶体管的第二极接地，所述第三晶体管的第二极与所述逻辑处理电路的第一输入端电连接；其中，所述第一晶体管的导通能力大于所述第二晶体管的导通能力。

可选地，所述采样电路还包括数据采样电路，所述数据采样电路的输入端接入所述检测信号，所述数据采样电路的输出端与所述逻辑处理电路的第二输入端电连接，所述数据采样电路的电源端接入所述电源电压；

所述数据采样电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极和所述第六晶体管的栅极均接入所述检测信号，所述第五晶体管的第一极和所述第七晶体管的第一极均接入所述电源电压，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第六晶体管的第二极接地，所述第七晶体管的栅极和所述第八晶体管的栅极均与所述第五晶体管的第二极电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接，所述第八晶体管的第二极接地，所述第七晶体管的第二极与所述逻辑处理电路的第二输入端电连接；其中，所述第五晶体管的导通能力小于所述第六晶体管的导通能力。

可选地，所述时钟采样电路的翻转电压点小于预设电压值，所述数据采样电路的翻转电压点大于所述预设电压值，其中，所述翻转电压点用于确定所述时钟信号和所述数据信号。

可选地，所述逻辑处理电路包括N个触发器，所述触发器的输入端输入所述数据信号，所述触发器的控制端输入所述时钟信号，所述N个触发器用于将所述数据信号转换为N个并行的所述子逻辑处理信号，其中，N为大于或等于1的正整数。

可选地，所述逻辑处理电路还包括控制输出电路和时钟计算电路；

所述时钟计算电路的输入端接入所述时钟信号，所述时钟计算电路的输出端与所述控制输出电路的控制端电连接，所述控制输出电路包括N个输入端，并与所述N个触发器的输出端一一对应连接，所述时钟计算电路用于在计算到预设时钟值时控制所述控制输出电路从其输出端输出所述子逻辑处理信号。

可选地，所述熔丝烧录电路包括熔丝和第九晶体管，所述熔丝的第一端接入所述电源电压，所述熔丝的第二端与所述第九晶体管的第一端电连接，所述第九晶体管的栅极与所述逻辑处理电路的输出端电连接，所述第九晶体管的第二极接地，所述熔丝的第二端与所述放大输出电路的输入端电连接。

可选地，所述放大输出电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；

所述第十晶体管的栅极接入第一控制信号，所述第十一晶体管的栅极接入第二控制信号，所述第十晶体管的第一极与所述熔丝烧录电路的输出端电连接，所述第十晶体管的第二极与所述第十一晶体管的第一极电连接，所述第十一晶体管的第二极接地；

所述第十二晶体管的第一极和所述第十四晶体管的第一极均接入所述电源电压，所述第十二晶体管的栅极和所述第十三晶体管的栅极均与所述第十晶体管的第二极电连接，所述第十二晶体管的第二极与所述第十三晶体管的第一极电连接，所述第十三晶体管的第二极接地；所述第十四晶体管的栅极和所述第十五晶体管的栅极均与所述第十二晶体管的第二极电连接，所述第十四晶体管的第二极与所述第十五晶体管的第一极电连接，所述第十五晶体管的第二极接地；

所述第十四晶体管的第二极与所述参数调整电路的输入端电连接。

可选地，所述参数调整电路包括第一电阻、N个第十六晶体管和N个第二电阻，所述N个第二电阻依次串联，所述第一电阻的第一端接入所述电源电压，所述第一电阻的第二端与第N个所述第二电阻的第一端电连接，第N个所述第二电阻的第二端与第K个所述第二电阻的第一端电连接，第K个所述第二电阻的第二端与第一个所述第二电阻的第一端电连接，第一个所述第二电阻的第二端接地；其中，2≤K≤N-1；

所述N个第十六晶体管的栅极分别与一所述放大输出电路的输出端一一对应电连接，所述N个第十六晶体管的第一极分别与所述N个第二电阻的第一端一一对应电连接，所述N个第十六晶体管的第二极分别与所述N个第二电阻的第二端一一对应电连接；

所述第一电阻的第二端与所述集成芯片的控制端电连接。

第二方面，本发明实施例还提供了一种集成芯片，包括本发明任意实施例所提供的修调电路。

本发明实施例提供的技术方案，通过采样电路分离出时钟信号和数据信号，逻辑处理电路根据分离出的时钟信号和数据信号输出逻辑处理信号，从而控制一熔丝烧录电路烧录修调控制信号，修调控制信号经放大输出电路放大后转换为放大信号，进而控制参数调整电路的一输入端导通，以向集成芯片的控制端输出修调信号，集成芯片根据接收到的修调信号调整自身输出的参数。相对于现有技术，本发明实施例提供的技术方案仅需使用集成芯片的一个功能管脚(集成芯片的控制端)来控制集成芯片的修调值，且通过逻辑处理电路精确确定需要烧录的熔丝烧录电路，从而控制参数调整电路输出精确的修调信号，进而确保集成芯片的修调精度。

附图说明

图1为本发明实施例提供的一种修调电路的原理框图；

图2为本发明实施例提供的一种采样电路的结构示意图；

图3为本发明实施例提供的一种检测信号的波形图；

图4为本发明实施例提供的一种逻辑处理电路的结构示意图；

图5为本发明实施例提供的一种熔丝烧录电路的结构示意图；

图6为本发明实施例提供的一种放大输出电路的结构示意图；

图7为本发明实施例提供的一种放大输出电路的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本发明实施例提供的一种修调电路的原理框图，参考图1，本发明实施例提供的修调电路包括采样电路10、逻辑处理电路20、熔丝烧录电路30、放大输出电路40和参数调整电路50；采样电路10的输入端A1输入检测信号VT，采样电路10的第一输出端A2与逻辑处理电路20的第一输入端B1电连接，采样电路10的第二输出端A3与逻辑处理电路20的第二输入端B2电连接，其中，检测信号VT由时钟信号CLK和数据信号DATA叠加而成，采样电路10的第一输出端A2和第二输出端A3分别输出时钟信号CLK和数据信号DATA，逻辑处理电路20用于根据时钟信号CLK和数据信号DATA生成逻辑处理信号DA，逻辑处理信号DA包括多个子逻辑处理信号，逻辑处理电路20包括多个输出端B3，一输出端B3输出一子逻辑处理信号。

熔丝烧录电路30的电源端C1接入电源电压VDD，逻辑处理电路20的一输出端与一熔丝烧录电路30的输入端C2一一对应连接；放大输出电路40的输入端D1与熔丝烧录电路30的输出端C3电连接，放大输出电路40用于将熔丝烧录电路30输出的修调控制信号XCS进行放大输出，其中，一放大输出电路40对应一熔丝烧录电路30。

参数调整电路50包括多个输入端E1，参数调整电路50的一输入端E1与一放大输出电路40的输出端D2一一对应连接，参数调整电路50的输出端E2与集成芯片的控制端电连接，参数调整电路50用于根据放大输出电路40输出的放大信号FX调整自身的参数，以对集成芯片的输出参数进行修调。

在本实施例中，检测信号VT由时钟信号CLK和数据信号DATA叠加而成，其中数据信号DATA用于控制修调值。采样电路10用于将时钟信号CLK和数据信号DATA分别从检测信号VT中单独分离出来，其第一输出端A2输出时钟信号CLK至逻辑处理电路20的第一输入端B1，第二输出端A3输出数据信号DATA至逻辑处理电路20的第二输入端B2。逻辑处理电路20对分离出来的时钟信号CLK和数据信号DATA进行逻辑判断，并根据时钟信号CLK和数据信号DATA输出逻辑处理信号DA，逻辑处理电路20的每一个输出端均对应一个子逻辑处理信号，例如，逻辑处理电路20包括N个输出端，第一个输出端B31输出第一子逻辑处理信号DA1，第二个输出端B32输出第二子逻辑处理信号DA2……第N个输出端B3N输出第N子逻辑处理信号DAN。

修调电路可以包括N个熔丝烧录电路30，每一熔丝烧录电路30的输入端C2均对应逻辑处理电路20的一个输出端DA。熔丝烧录电路30的电源端C1接入电源电压VDD，其中电源电压VDD可以由集成芯片内部的电源提供，也可以由外部接入的电源提供。为方便描述，第一个熔丝烧录电路标记为30(1)，第二个熔丝烧录电路标记为30(2)……以此类推，第N个熔丝烧录电路标记为30(N)，熔丝烧录电路30能够根据逻辑处理电路20输出的逻辑处理信号DA判断需要烧录哪个熔丝，以向后续电路烧录修调控制信号XCS。为了保证修调控制信号XCS能够具有足够的驱动能力驱动参数调整电路50，在熔丝烧录电路30后连接有放大输出电路40，放大输出电路40用于将修调控制信号XCS放大输出为放大信号FX，以控制参数调整电路50输出修调信号XT。其中，放大输出电路40的数量与熔丝烧录电路30的数量相同，每一个熔丝烧录电路30对应一个放大输出电路40。同样地，为方便描述，第一个放大输出电路标记为40(1)，第二个放大输出电路标记为40(2)……以此类推，第N个放大输出电路标记为40(N)。第一个熔丝烧录电路30(1)输出第一修调控制信号XCS1至第一个放大输出电路40(1)的输入端D1，第一个放大输出电路40(1)将第一修调控制信号XCS1放大为第一放大信号FX1……以此类推，第N个熔丝烧录电路30(N)输出第N修调控制信号XCSN至第N个放大输出电路40(N)的输入端DN，第N个放大输出电路40(N)将第N修调控制信号XCSN放大为第N放大信号FXN。逻辑处理电路20根据分离出的时钟信号CLK和数据信号DATA输出逻辑处理信号DA，从而控制一熔丝烧录电路30烧录修调控制信号XCS，修调控制信号XCS经放大输出电路40放大后转换为放大信号FX，进而控制参数调整电路50的一输入端E1导通(不同的输入端E11-E1N所对应的修调信号XT不同，不同的放大信号FX能够控制参数调整电路50的改变自身参数，如阻值、容值等参数，参数调整电路50根据自身的参数控制输出不同的修调信号XT)，以向集成芯片(图中未示出)的控制端输出修调信号XT，集成芯片根据接收到的修调信号XT调整自身输出的参数，如电流参数和电压参数等。

本发明实施例提供的技术方案，通过采样电路分离出时钟信号和数据信号，逻辑处理电路根据分离出的时钟信号和数据信号输出逻辑处理信号，从而控制一熔丝烧录电路烧录修调控制信号，修调控制信号经放大输出电路放大后转换为放大信号，进而控制参数调整电路的一输入端导通，以向集成芯片的控制端输出修调信号，集成芯片根据接收到的修调信号调整自身输出的参数。相对于现有技术，本发明实施例提供的技术方案仅需使用集成芯片的一个功能管脚(集成芯片的控制端)来控制集成芯片的修调值，且通过逻辑处理电路精确确定需要烧录的熔丝烧录电路，从而控制参数调整电路输出精确的修调信号，进而确保集成芯片的修调精度。

图2为本发明实施例提供的一种采样电路的结构示意图，在上述各技术方案的基础上，参考图1和图2，在本实施例中，采样电路10包括时钟采样电路110，时钟采样电路110的输入端A11接入检测信号VT，时钟采样电路110的输出端A12与逻辑处理电路20的第一输入端B1电连接，时钟采样电路110的电源端A13接入电源电压VDD。

时钟采样电路110包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，第一晶体管M1的栅极和第二晶体管M2的栅极均接入检测信号VT，第一晶体管M1的第一极和第三晶体管M3的第一极均接入电源电压VDD，第一晶体管M1的第二极与第二晶体管M2的第一极电连接，第二晶体管M2的第二极接地，第三晶体管M3的栅极和第四晶体管M4的栅极均与第一晶体管M1的第二极电连接，第三晶体管M3的第二极与第四晶体管M4的第一极电连接，第四晶体管M4的第二极接地，第三晶体管M3的第二极与逻辑处理电路20的第一输入端B1电连接；其中，第一晶体管M1的导通能力大于第二晶体管M2的导通能力。

继续参考图2，采样电路10还包括数据采样电路120，数据采样电路120的输入端A21接入检测信号VT，数据采样电路120的输出端A22与逻辑处理电路20的第二输入端B2电连接，数据采样电路120的电源端A23接入电源电压VDD。

数据采样电路120包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8，第五晶体管M5的栅极和第六晶体管M6的栅极均接入检测信号VT，第五晶体管M5的第一极和第七晶体管M7的第一极均接入电源电压VDD，第五晶体管M5的第二极与第六晶体管M6的第一极电连接，第六晶体管M6的第二极接地，第七晶体管M7的栅极和第八晶体管M8的栅极均与第五晶体管M5的第二极电连接，第七晶体管M7的第二极与第八晶体管M8的第一极电连接，第八晶体管M8的第二极接地，第七晶体管M7的第二极与逻辑处理电路20的第二输入端B2电连接；其中，第五晶体管M5的导通能力小于第六晶体管M6的导通能力。

图3为本发明实施例提供的一种检测信号的波形图，结合图2和图3，幅值为0～VDD的检测信号VT由幅值为0～VDD/2的时钟信号CLK和幅值为0～VDD/2的数据信号DATA叠加而成，为了保证采样电路10能够精确分离时钟信号CLK和数据信号DATA，需要对采样电路10设置不同的翻转电压点。示例性地，时钟采样电路110的翻转电压点小于预设电压值，数据采样电路120的翻转电压点大于预设电压值，其中，翻转电压点用于确定时钟信号CLK和数据信号DATA。在时钟采样电路110中，由于第一晶体管M1为P型管，第二晶体管M2为N型管，可以根据晶体管的宽长比来设定晶体管的导通能力，因此，当第一晶体管M1的导通能力大于第二晶体管M2的导通能力时，如第一晶体管M1的宽长比等于2.5倍的第二晶体管M2的宽长比，时钟采样电路110的翻转电压点为VDD/2，也就是说，此时第一晶体管M1的导通能力等于第二晶体管M2的导通能力。根据图3所示检测信号VT的波形图可知，当时钟信号CLK的幅值为VDD/2时，数据信号DATA的幅值存在为0和VDD/2的情况，因此，为了能够将时钟信号CLK完全分离出来，则需要将时钟采样电路110的翻转电压点设置为小于VDD/2，如VDD/4，从而将小于VDD/2的信号全部采集出来，因此需要第一晶体管M1导通能力要大于第二晶体管M2的导通能力，也即第一晶体管M1的宽长比大于2.5倍的第二晶体管M2的宽长比。示例性地，设置时钟采样电路110的翻转电压点为VDD/4，而检测信号VT的电平为VDD或VDD/2时，均包含VDD/4这一电平值，因此，对应VDD电平和VDD/2电平的检测信号VT的时间段内(大于VDD/4)，均是第二晶体管M2导通，则第三晶体管M3导通，输出高电平(VDD)的时钟信号CLK，对应0电平的检测信号VT的时间段内(小于VDD/4)，均是第一晶体管M1导通，则第四晶体管M4相应导通，输出低电平(0)的时钟信号CLK。综上，在检测信号VT的作用下，时钟采样电路110最终输出高电平为VDD、低电平为0的时钟信号CLK。

同理，检测信号VT与数据信号DATA相对应时刻的脉冲均为VDD，因此，需要将数据采样电路120的翻转电压点设置为大于VDD/2，才能保证将检测信号VT中的数据信号DATA全部采集出来，因此，需要满足P沟道的第五晶体管M5的导通能力小于N沟道的第六晶体管M6的导通能力，以使得第六晶体管M6导通，也即，第五晶体管M5的宽长比小于2.5倍的第六晶体管M6的宽长比。其具体工作过程与时钟采样电路110相反，在此不再赘述，数据采样电路120最终输出高电平为VDD、低电平为0的数据信号DATA。

本发明实施例提供的技术方案通过设置第一晶体管和第二晶体管宽长比的比值、以及第五晶体管和第六晶体管宽长比的比值，也即通过设置不同晶体管之间的导通能力的大小来控制时钟采样电路和数据采样电路分别输出0～VDD的时钟信号和数据信号，从而实现时钟信号和数据信号分离的目的。

图4为本发明实施例提供的一种逻辑处理电路的结构示意图，在上述各技术方案的基础上，参考图1和图4，逻辑处理电路20包括N个触发器210，触发器210的输入端D输入数据信号DATA，触发器210的控制端C输入时钟信号CLK，N个触发器210用于将数据信号DATA转换为N个并行的子逻辑处理信号，其中，N为大于或等于1的正整数。

在本实施例中，为了提高修调精度，将串行的数据信号DATA通过触发器210转换为多个并行的信号(DATA-1、DATA-2……DATA-N)，每个并行的信号均对应一位置点，当某一点需要进行修调时，控制对应的信号输出至后端的熔丝烧录电路30中，进行信号烧录操作。

在本实施例中，逻辑处理电路20还包括控制输出电路220和时钟计算电路230；时钟计算电路230的输入端F1接入时钟信号CLK，时钟计算电路230的输出端F2与控制输出电路220的控制端a电连接，控制输出电路220包括N个输入端(b1……bn)，并与N个触发器210的输出端Q一一对应连接，时钟计算电路230用于在计算到预设时钟值时控制控制输出电路220从其输出端(c1……cn)输出子逻辑处理信号DA。

在通过多个触发器210将串行的数据信号DATA转换为并行信号的过程中，由时钟计算电路230来控制控制输出电路220输出的子逻辑处理信号(DA1、DA2……DAN)。示例性地，如果第N个熔丝烧录电路30(N)需要烧录信号以对集成芯片的输出参数进行修调，则时钟计算电路230计算到预设时钟为N时，控制控制输出电路220输出的第N个子逻辑处理信号DAN为高电平，其余子逻辑处理信号DA1～DAN-1均为低电平，因此，第N个熔丝烧录电路30(N)进行信号烧录操作。

在本实施例中，熔丝烧录电路30用于根据逻辑处理电路20输出的逻辑处理信号进行信号烧录操作。图5为本发明实施例提供的一种熔丝烧录电路的结构示意图，在上述各技术方案的基础上，参考图1、图4和图5，熔丝烧录电路30包括熔丝RS和第九晶体管M9，熔丝RS的第一端接入电源电压VDD，熔丝RS的第二端与第九晶体管M9的第一端电连接，第九晶体管M9的栅极与逻辑处理电路20的输出端B3电连接，第九晶体管M9的第二极接地，熔丝RS的第二端与放大输出电路40的输入端D1电连接。

应当理解的是，熔丝烧录电路30的数量与子逻辑处理信号DA的数量相对应，每一熔丝烧录电路30均包括熔丝RS和第九晶体管M9，第九晶体管M9可以为N沟道晶体管。当一熔丝烧录电路30需要烧录信号时，控制输出电路220控制相应的子逻辑处理信号为高电平，在高电平的子逻辑处理信号的作用下，第九晶体管M9导通，熔丝烧录电路30开始烧录操作。在熔丝RS烧录后，其阻值较大(通常在几十KΩ到几十MΩ之间)，熔丝RS上的压降较大，因此第九晶体管M9第一端处的修调控制信号XCS为低电平，为了保证低电平的修调控制信号XCS有足够大的驱动能力，需对修调控制信号XCS进行放大输出。

需要说明的是，第九晶体管M9仅在熔丝RS烧录时处于导通状态，在熔丝RS烧录前和烧录后，第九晶体管M9均处于关断状态。

图6为本发明实施例提供的一种放大输出电路的结构示意图，在上述各技术方案的基础上，参考图1和6，放大输出电路40包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15；第十晶体管M10的栅极接入第一控制信号VBIAS1，第十一晶体管M11的栅极接入第二控制信号VBIAS2，第十晶体管M10的第一极与熔丝烧录电路30的输出端C3电连接，第十晶体管M10的第二极与第十一晶体管M11的第一极电连接，第十一晶体管M11的第二极接地；第十二晶体管M12的第一极和第十四晶体管M14的第一极均接入电源电压VDD，第十二晶体管M12的栅极和第十三晶体管M13的栅极均与第十晶体管M10的第二极电连接，第十二晶体管M12的第二极与第十三晶体管M13的第一极电连接，第十三晶体管M13的第二极接地；第十四晶体管M14的栅极和第十五晶体管M15的栅极均与第十二晶体管M12的第二极电连接，第十四晶体管M14的第二极与第十五晶体管M15的第一极电连接，第十五晶体管M15的第二极接地；第十四晶体管M14的第二极与参数调整电路50的输入端E1电连接。

在本实施例中，放大输出电路40用于将熔丝烧录电路30输出的修调控制信号XCS转换为放大信号FX，进行放大输出。每一放大输出电路40均对应一个熔丝烧录电路30，其中，第一控制信号VBIAS1和第二控制信号VBIAS2可以为脉冲信号，用于控制第十晶体管M10和第十一晶体管M11的导通状态。在熔丝RS没有进行烧录之前，熔丝RS的阻值较小，使得熔丝RS上的压降较小，因此，第十晶体管M10的第一极处的电压较大，进而使得第十晶体管M10的上拉能力强于第十一晶体管M11的下拉能力，第十晶体管M10的第二极处的电压为高电平。在高电平的作用下，第十三晶体管M13导通，第十二晶体管M12关断，第十三晶体管M13的第一极处的电压为低电平，则第十四晶体管M14导通，第十五晶体管M15关断，在电源电压VDD的作用下，第十四晶体管M14的第二极处的电压为高电平，也即放大信号FX为高电平。

当熔丝RS烧录后，熔丝RS的阻值较大，使得熔丝RS上的压降较大，因此，第十晶体管M10的第一极处的电压较小，进而使得第十晶体管M10的上拉能力弱于第十一晶体管M11的下拉能力，第十晶体管M10的第二极处的电压为低电平。在低电平的作用下，第十三晶体管M13关断，第十二晶体管M12导通，第十三晶体管M13的第一极处的电压为高电平，则第十四晶体管M14关断，第十五晶体管M15导通，第十四晶体管M14的第二极处的电压为低电平，也即放大信号FX为低电平，由此实现将熔丝烧录电路30输出的低电平的修调控制信号XCS放大为低电平的放大信号FX。

图7为本发明实施例提供的一种放大输出电路的结构示意图，在上述各技术方案的基础上，参考图1、图6和图7，参数调整电路50包括第一电阻R1、N个第十六晶体管和N个第二电阻，N个第二电阻依次串联，第一电阻R1的第一端接入电源电压VDD，第一电阻R1的第二端与第N个第二电阻的第一端电连接，第N个第二电阻的第二端与第K个第二电阻的第一端电连接，第K个第二电阻的第二端与第一个第二电阻的第一端电连接，第一个第二电阻的第二端接地；其中，2≤K≤N-1；N个第十六晶体管的栅极分别与一放大输出电路40的输出端D2一一对应电连接，N个第十六晶体管的第一极分别与N个第二电阻的第一端一一对应电连接，N个第十六晶体管的第二极分别与N个第二电阻的第二端一一对应电连接；第一电阻R1的第二端与集成芯片的控制端电连接。

在本实施例中，放大输出电路40和第十六晶体管的数量为N个，每一放大输出电路40的输出端FX与一个第十六晶体管的栅极电连接。为方便描述，将第一个第十六晶体管称为M16-1，第二个第十六晶体管称为M16-2……第N-1个第十六晶体管称为M16-(N-1)，第N个第十六晶体管称为M16-N；同样地，第一个第二电阻称为R2-1，第二个第二电阻称为R2-2……第N-1个第二电阻称为R2-(N-1)，第N个第二电阻称为R2-N。每一个第十六晶体管与一个第二电阻并联连接，例如，第一个第十六晶体管M16-1与第一个第二电阻R2-1并联……第N个第十六晶体管M16-N与第N个第二电阻R2-N并联连接。在熔丝RS没有进行烧录之前，放大输出电路40输出的放大信号FX为高电平，N个第十六晶体管均处于导通状态(以第十六晶体管为N沟道晶体管为例)，N个第二电阻均被短路，因此N个第二电阻的等效阻值为零。当第N个放大输出电路40(N)输出的放大信号FXN为低电平时，表明第N个熔丝烧录电路30(N)进行烧录操作，在低电平的放大信号FXN的作用下，第N个第十六晶体管M16-N关断，释放第N个第二电阻R2-N，其余第二电阻均处于短路状态，因此第二电阻的等效阻值为一个第二电阻的阻值(R2-N)；当第一个放大输出电路40(1)和第N个放大输出电路40(N)输出的放大信号FX1和FXN均为低电平时，表明第1个熔丝烧录电路30(1)和第N个熔丝烧录电路30(N)均进行烧录操作，在低电平的放大信号FXN的作用下，第1个第十六晶体管M16-1和第N个第十六晶体管M16-N关断，释放第1个第二电阻R2-1和第N个第二电阻R2-N，其余第二电阻均处于短路状态，因此第二电阻的等效阻值为第一个第二电阻和第N个第二电阻的阻值之和(R2-N1+R2-N)。从而第一电阻R1与N个第二电阻的等效电阻之间的比值发生了改变，进而参数调整电路50根据第一电阻R1与N个第二电阻的等效电阻之间的比值输出修调信号XT，集成芯片根据接收到的修调信号XT调整自身输出的参数，如电流参数和电压参数等，从而实现了仅通过集成芯片的一个功能管脚(集成芯片的控制端)就可以控制集成芯片的修调值。

需要说明的是，N个第二电阻的阻值可以相同，也可以不同，可以根据电路需求进行设置。

本发明实施例还提供了一种集成芯片，该集成芯片可以为电源集成芯片、控制集成芯片等应用于电子产品的相关电路中的集成芯片。该集成芯片包括本发明任意实施例所提供的修调电路，因此本发明实施例提供的集成芯片也具备本发明任意实施例所描述的有益效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种修调电路，其特征在于，包括：采样电路、逻辑处理电路、参数调整电路、多个熔丝烧录电路和多个放大输出电路；

所述采样电路的输入端输入检测信号，所述采样电路的第一输出端与所述逻辑处理电路的第一输入端电连接，所述采样电路的第二输出端与所述逻辑处理电路的第二输入端电连接，其中，所述检测信号由时钟信号和数据信号叠加而成，所述采样电路的第一输出端和第二输出端分别输出所述时钟信号和所述数据信号，所述逻辑处理电路用于根据所述时钟信号和所述数据信号生成逻辑处理信号，所述逻辑处理信号包括多个子逻辑处理信号，所述逻辑处理电路包括多个输出端，一输出端输出一所述子逻辑处理信号；

所述熔丝烧录电路的电源端接入电源电压，所述逻辑处理电路的每一输出端与每一所述熔丝烧录电路的输入端一一对应连接；

所述放大输出电路的输入端与所述熔丝烧录电路的输出端电连接，所述放大输出电路用于将所述熔丝烧录电路输出的修调控制信号进行放大输出，其中，一所述放大输出电路对应一所述熔丝烧录电路；

所述参数调整电路包括多个输入端，所述参数调整电路的每一输入端与每一所述放大输出电路的输出端一一对应连接，所述参数调整电路的输出端与集成芯片的控制端电连接，所述参数调整电路用于根据所述放大输出电路输出的放大信号调整自身的参数，以对所述集成芯片的输出参数进行修调；

所述逻辑处理电路包括N个触发器，所述触发器的输入端输入所述数据信号，所述触发器的控制端输入所述时钟信号，所述N个触发器用于将所述数据信号转换为N个并行的所述子逻辑处理信号，其中，N为大于或等于1的正整数；

所述逻辑处理电路还包括控制输出电路和时钟计算电路，所述时钟计算电路的输入端接入所述时钟信号，所述时钟计算电路的输出端与所述控制输出电路的控制端电连接，所述控制输出电路包括N个输入端，并与所述N个触发器的输出端一一对应连接，所述时钟计算电路用于在计算到预设时钟值时控制所述控制输出电路从其输出端输出所述子逻辑处理信号。

2.根据权利要求1所述的修调电路，其特征在于，所述采样电路包括时钟采样电路，所述时钟采样电路的输入端接入所述检测信号，所述时钟采样电路的输出端与所述逻辑处理电路的第一输入端电连接，所述时钟采样电路的电源端接入所述电源电压；

所述时钟采样电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极均接入所述检测信号，所述第一晶体管的第一极和所述第三晶体管的第一极均接入所述电源电压，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极接地，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述第一晶体管的第二极电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接，所述第四晶体管的第二极接地，所述第三晶体管的第二极与所述逻辑处理电路的第一输入端电连接；其中，所述第一晶体管的导通能力大于所述第二晶体管的导通能力。

3.根据权利要求2所述的修调电路，其特征在于，所述采样电路还包括数据采样电路，所述数据采样电路的输入端接入所述检测信号，所述数据采样电路的输出端与所述逻辑处理电路的第二输入端电连接，所述数据采样电路的电源端接入所述电源电压；

所述数据采样电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极和所述第六晶体管的栅极均接入所述检测信号，所述第五晶体管的第一极和所述第七晶体管的第一极均接入所述电源电压，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第六晶体管的第二极接地，所述第七晶体管的栅极和所述第八晶体管的栅极均与所述第五晶体管的第二极电连接，所述第七晶体管的第二极与所述第八晶体管的第一极电连接，所述第八晶体管的第二极接地，所述第七晶体管的第二极与所述逻辑处理电路的第二输入端电连接；其中，所述第五晶体管的导通能力小于所述第六晶体管的导通能力。

4.根据权利要求3所述的修调电路，其特征在于，所述时钟采样电路的翻转电压点小于预设电压值，所述数据采样电路的翻转电压点大于所述预设电压值，其中，所述翻转电压点用于确定所述时钟信号和所述数据信号。

5.根据权利要求1所述的修调电路，其特征在于，所述熔丝烧录电路包括熔丝和第九晶体管，所述熔丝的第一端接入所述电源电压，所述熔丝的第二端与所述第九晶体管的第一端电连接，所述第九晶体管的栅极与所述逻辑处理电路的输出端电连接，所述第九晶体管的第二极接地，所述熔丝的第二端与所述放大输出电路的输入端电连接。

6.根据权利要求1所述的修调电路，其特征在于，所述放大输出电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；

所述第十晶体管的栅极接入第一控制信号，所述第十一晶体管的栅极接入第二控制信号，所述第十晶体管的第一极与所述熔丝烧录电路的输出端电连接，所述第十晶体管的第二极与所述第十一晶体管的第一极电连接，所述第十一晶体管的第二极接地；

所述第十二晶体管的第一极和所述第十四晶体管的第一极均接入所述电源电压，所述第十二晶体管的栅极和所述第十三晶体管的栅极均与所述第十晶体管的第二极电连接，所述第十二晶体管的第二极与所述第十三晶体管的第一极电连接，所述第十三晶体管的第二极接地；所述第十四晶体管的栅极和所述第十五晶体管的栅极均与所述第十二晶体管的第二极电连接，所述第十四晶体管的第二极与所述第十五晶体管的第一极电连接，所述第十五晶体管的第二极接地；

所述第十四晶体管的第二极与所述参数调整电路的输入端电连接。

7.根据权利要求1所述的修调电路，其特征在于，所述参数调整电路包括第一电阻、N个第十六晶体管和N个第二电阻，所述N个第二电阻依次串联，所述第一电阻的第一端接入所述电源电压，所述第一电阻的第二端与第N个所述第二电阻的第一端电连接，第N个所述第二电阻的第二端与第K个所述第二电阻的第一端电连接，第K个所述第二电阻的第二端与第一个所述第二电阻的第一端电连接，第一个所述第二电阻的第二端接地；其中，2≤K≤N-1；

所述N个第十六晶体管的栅极分别与一所述放大输出电路的输出端一一对应电连接，所述N个第十六晶体管的第一极分别与所述N个第二电阻的第一端一一对应电连接，所述N个第十六晶体管的第二极分别与所述N个第二电阻的第二端一一对应电连接；

所述第一电阻的第二端与所述集成芯片的控制端电连接。

8.一种集成芯片，其特征在于，包括如权利要求1-7任一项所述的修调电路。