CN113325234A - 一种基于π型延迟链的异频相位重合检测系统及检测方法 - Google Patents

Abstract

本发明提供了一种基于π型延迟链的异频相位重合检测系统及检测方法，包括频标信号模块、被测信号模块、第一信号变换模块、第二信号变换模块、π型延迟链模块、异频相位重合检测模块、模糊区脉冲生成模块、显示模块和电源模块；本发明避免了复杂的频率归一化处理，还可利用FPGA技术使异频相位重合检测系统芯片化和集成化，系统结构简单，成本低廉，相位噪声低；由于采用了π型延迟链技术，有效消除了复杂频率关系对群相位重合脉冲检测精度的影响，使本发明的系统检测分辨率和检测速度均得到了大幅度提高，任意时刻的系统检测分辨率优于1ps，系统响应时间优于0.5ms，在射频范围内实现了异频架构下任意信号频率关系的快速高分辨率相位重合检测。

Description

一种基于π型延迟链的异频相位重合检测系统及检测方法

技术领域

本发明涉及相位重合检测技术领域，尤其涉及一种基于π型延迟链的异频相位重合检测系统及检测方法。

背景技术

在基于北斗卫星的导航定位与位置服务系统和装备中，精密时频测量芯片即精密时频测量集成电路的研发是北斗高精度的稳定性和可靠性基础。

传统的相位处理方法建立在同频鉴相基础之上，须进行频率的归一化处理，而频率的归一化处理所需的复杂频率变换难以满足精密时频测量芯片的研发需求，这是传统相位处理方法基于精密时频测量芯片研发的原理性缺陷。

由于异频相位处理方法建立在异频群量子化鉴相基础之上，无需频率的归一化处理便可实现任意频率信号的直接相位比对、测量和控制，突破了传统相位处理方法研发精密时频测量芯片的原理性瓶颈，但异频量子化鉴相在相位比对原理上仅依靠频标信号和被测信号之间稳定的频率关系，由于模糊区脉冲即群相位重合点脉冲检测的被动性，在复杂频率关系下生成十分困难，测量时间长，测量速度慢，在频率关系严重复杂时甚至无法生成模糊区脉冲，造成闸门控制信号失灵，导致测量失败（即精密时频测量芯片的不稳定性和不可靠性），难于发挥异频群量子化鉴相在相位比对原理上的优势，最终无法完成精密时频测量芯片的研发。

发明内容

本发明的目的在于提供一种基于π型延迟链的异频相位重合检测系统及检测方法，采用π型延迟链技术，能够有效解决群相位重合点脉冲的主动获取难题，大幅度提高异频相位重合检测的速度，在射频范围内实现异频架构下任意信号频率关系的高稳定性和高准确性相位重合检测。

为了实现上述目的，本发明采用以下技术方案：

一种基于π型延迟链的异频相位重合检测系统，其特征在于：包括频标信号模块、被测信号模块、第一信号变换模块、第二信号变换模块、π型延迟链模块、异频相位重合检测模块、模糊区脉冲生成模块、显示模块和电源模块；频标信号模块的信号输出端和被测信号模块的信号输出端分别连接第一信号变换模块的信号输入端和第二信号变换模块的信号输入端，第一信号变换模块的信号输出端连接π型延迟链模块的信号输入端，π型延迟链模块的信号输出端和第二信号变换模块的信号输出端均连接异频相位重合检测模块的信号输入端，异频相位重合检测模块的信号输出端连接模糊区脉冲生成模块的信号输入端，模糊区脉冲生成模块的信号输出端连接显示模块的信号输入端；

所述的频标信号模块用于提供频标信号，且采用晶体振荡器；

所述的被测信号模块用于提供与频标信号具有不同频率关系的被测信号，且采用频率合成器；

所述的第一信号变换模块和第二信号变换模块均由信号调理电路组成，所述的第一信号变换模块用于将频标信号由模拟信号转换为频标脉冲信号，所述的第二信号变换模块用于将被测信号由模拟信号转换为被测脉冲信号；

所述的π型延迟链模块用于对频标脉冲信号和被测脉冲信号产生时延；

所述的异频相位重合检测模块用于时延后的频标脉冲信号与被测脉冲信号之间的相位重合检测；

所述的模糊区脉冲生成模块用于产生模糊区脉冲信号；

所述的显示模块，用于接收模糊区脉冲信号并进行显示。

所述的晶体振荡器采用OSA 5MHz OCXO8607B型晶体振荡器。

所述的频率合成器采用Keysight E8663D型频率合成器。

所述的第一信号变换模块采用第一信号调理电路，所述的第二信号变换模块采用第二信号调理电路；

所述的第一信号调理电路包括第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，第一施密特触发器74LS14N芯片的信号输入端作为第一信号调理电路的信号输入端，第一逻辑非门电路74LS04N芯片的信号输出端作为第一信号调理电路的信号输出端；

所述的第二信号调理电路包括第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，第二施密特触发器74LS14N芯片的信号输入端作为第二信号调理电路的信号输入端，第二逻辑非门电路74LS04N芯片的信号输出端作为第二信号调理电路的信号输出端。

所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，定义为第一可调延时信号；

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，定义为第一固定延时信号；

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，定义为第二可调延时信号；

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，定义为第二固定延时信号；

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，定义为第三可调延时信号。

所述的第一边沿型D触发器、第二边沿型D触发器和第三边沿型D触发器均采用74LS74N芯片，所述的第一D触发器和第二D触发器均采用74LS375N芯片。

所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；

所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；

所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端。

所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，第九逻辑非门电路74LS04N芯片的输出端作为所述的模糊区脉冲生成模块的输出端。

一种基于π型延迟链的异频相位重合检测方法，包括以下步骤：

步骤1：将频标信号模块输出的频标信号和被测信号模块输出的被测信号分别送入第一信号变换模块和第二信号变换模块，产生频标脉冲信号和被测脉冲信号；具体的：

步骤1.1：将频标信号送入第一信号变换模块，所述的第一信号变换模块采用第一信号调理电路，所述的第一信号调理电路由第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片组成，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，首先将频标信号（一种模拟信号，正弦波）送入第一施密特触发器74LS14N芯片的信号输入端转换成与频标信号相位相反的矩形频标信号输出，然后将反相后的矩形频标信号送入到第一逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而获得频标脉冲信号，频标脉冲信号与频标信号初相位和周期均相同；

步骤1.2：将被测信号送入第二信号变换模块，所述的第二信号变换模块采用第二信号调理电路，所述的第二信号调理电路由第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片组成，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，首先将被测信号（一种模拟信号，正弦波）送入第二施密特触发器74LS14N芯片的信号输入端转换成与被测信号相位相反的矩形被测信号输出，然后将反相后的矩形被测信号送入到第二逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而输出获得被测脉冲信号，被测脉冲信号与被测信号初相位和周期均相同；

步骤2：将频标脉冲信号送入π型延迟链模块获得时延信号；具体的：

所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

步骤2.1：通过所述的第一可调延迟电路获得第一可调延时信号；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，时延量的大小由第一边沿型D触发器的时钟周期决定；定义为第一可调延时信号，通过调节第一边沿型D触发器的时钟频率可改变第一可调延时信号时延量的大小；

步骤2.2：通过所述的第一固定延迟电路获得第一固定延时信号；具体的

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，时延量的大小和第一D触发器的时钟周期相同，定义为第一固定延时信号；

步骤2.3：通过所述的第二可调延迟电路获得第二可调延时信号；具体的

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，时延量的大小由第二边沿型D触发器的时钟周期决定，定义为第二可调延时信号，通过调节第二边沿型D触发器的时钟频率可改变第二可调延时信号时延量的大小；

步骤2.4：通过所述的第二固定延迟电路获得第二固定延时信号；具体的

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，时延量的大小和第二D触发器的时钟周期相同，定义为第二固定延时信号，第一固定延时信号的时延量和第二固定延时信号的时延量相同；

步骤2.5：通过所述的第三可调延迟电路获得第三可调延时信号；具体的

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，时延量的大小由第三边沿型D触发器的时钟周期决定，定义为第三可调延时信号，通过调节第三边沿型D触发器的时钟频率可改变第三可调延时量信号时延量的大小；

步骤3：将π型延迟链模块信号输出端的时延信号送入异频相位重合检测模块进行相位重合检测获得群相位重合点脉冲信号；具体的：

所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

步骤3.1：所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；将第一可调延时信号分别送入第四边沿型D触发器74LS74N芯片的D1输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的A1输入端，经第三逻辑非门电路74LS04N芯片相位取反后的第一可调延时信号被送入第一逻辑与门电路74LS08N芯片的B1输入端，在第一逻辑与门电路74LS08N芯片的Y1输出端产生占空比小于10%的第一频标脉冲信号，将被测脉冲信号分别送入第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的A2输入端，经第二逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第二逻辑与门电路74LS08N芯片的B2输入端，在第二逻辑与门电路74LS08N芯片的Y2输出端产生占空比小于10%的第一被测脉冲信号，将占空比小于10%的第一被测脉冲信号、占空比小于10%的第一频标脉冲信号和第四边沿型D触发器74LS74N芯片的Q1输出端的信号均送入第一74LS11N芯片的输入端，产生第一群相位重合点脉冲；

步骤3.2：所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；将第二可调延时信号分别送入第五边沿型D触发器74LS74N芯片的D2输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的A3输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第二可调延时信号被送入第三逻辑与门电路74LS08N芯片的B3输入端，在第三逻辑与门电路74LS08N芯片的Y3输出端产生占空比小于10%的第二频标脉冲信号，将被测脉冲信号分别送入第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第四逻辑与门电路74LS08N芯片的A4输入端，经第六逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第四逻辑与门电路74LS08N芯片的B4输入端，在第四逻辑与门电路74LS08N芯片的Y4输出端产生占空比小于10%的第二被测脉冲信号，将占空比小于10%的第二被测脉冲信号、占空比小于10%的第二频标脉冲信号和第五边沿型D触发器74LS74N芯片的Q2输出端的信号均送入第二74LS11N芯片的输入端，产生第二群相位重合点脉冲；

步骤3.3：所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端；将第三可调延时信号分别送入第六边沿型D触发器74LS74N芯片的D3输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的A5输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第三可调延时信号被送入第五逻辑与门电路74LS08N芯片的B5输入端，在第五逻辑与门电路74LS08N芯片的Y5输出端产生占空比小于10%的第三频标脉冲信号，将被测脉冲信号分别送入第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的A6输入端，经第八逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第六逻辑与门电路74LS08N芯片的B6输入端，在第六逻辑与门电路74LS08N芯片的Y6输出端产生占空比小于10%的第三被测脉冲信号，将占空比小于10%的第三被测脉冲信号、占空比小于10%的第三频标脉冲信号和第六边沿型D触发器74LS74N芯片的Q3输出端的信号分别送入第三74LS11N芯片的输入端，产生第三群相位重合点脉冲；

步骤4：将步骤3所述的第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲均送入模糊区脉冲生成模块，产生作为闸门控制信号的模糊区脉冲信号；具体的，所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，将第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲分别送入逻辑或非门电路74LS27N芯片的输入端，经第九逻辑非门电路74LS04N芯片的相位取反，最终产生作为闸门控制信号的模糊区脉冲信号；

步骤5：显示模块接收模糊区脉冲信号并进行显示。

与现有技术相比，本发明的有益效果为：

本发明所述的一种基于π型延迟链的异频相位重合检测系统及检测方法避免了复杂的频率变换即频率的归一化处理，还可利用FPGA技术使异频相位重合检测系统芯片化和集成化，系统结构简单，成本低廉，相位噪声低；由于采用了π型延迟链技术，有效消除了复杂频率关系对群相位重合脉冲检测精度的影响，使本发明的系统检测分辨率和检测速度均得到了大幅度提高，任意时刻的系统检测分辨率优于1ps，系统响应时间优于0.5ms，在射频范围内实现了异频架构下任意信号频率关系的快速高分辨率相位重合检测。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所述的一种基于π型延迟链的异频相位重合检测系统的原理框图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明所述的一种基于π型延迟链的异频相位重合检测系统，包括频标信号模块、被测信号模块、第一信号变换模块、第二信号变换模块、π型延迟链模块、异频相位重合检测模块、模糊区脉冲生成模块、显示模块和电源模块；电源模块用于为频标信号模块、被测信号模块、第一信号变换模块、第二信号变换模块、π型延迟链模块、异频相位重合检测模块、模糊区脉冲生成模块和显示模块供电，所述的电源模块可采用开关电源，开关电源相比于模拟电源具有输出稳定的优点；频标信号模块的信号输出端和被测信号模块的信号输出端分别连接第一信号变换模块的信号输入端和第二信号变换模块的信号输入端，第一信号变换模块的信号输出端连接π型延迟链模块的信号输入端，π型延迟链模块的信号输出端和第二信号变换模块的信号输出端均连接异频相位重合检测模块的信号输入端，异频相位重合检测模块的信号输出端连接模糊区脉冲生成模块的信号输入端，模糊区脉冲生成模块的信号输出端连接显示模块的信号输入端。

所述的频标信号模块采用OSA 5MHz 高性能OCXO8607B高稳晶体振荡器，秒级频率稳定度为±5×10^-13，用于生成频标信号，在同一时频多参数测量装备中可通过频率分配器为多个独立时频子系统同时提供频标信号。

所述的被测信号模块采用Keysight E8663D频率合成器，用于提供与频标信号具有各种不同频率关系尤其是复杂频率关系的被测信号。

所述的第一信号变换模块和第二信号变换模块均由信号调理电路组成，所述的第一信号变换模块用于将频标信号由模拟信号转换为频标脉冲信号（方波脉冲信号），所述的第二信号变换模块用于将被测信号由模拟信号转换为被测脉冲信号（方波脉冲信号）；具体的：

所述的第一信号变换模块采用第一信号调理电路，所述的第二信号变换模块采用第二信号调理电路；

所述的第一信号调理电路包括第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，第一施密特触发器74LS14N芯片的信号输入端作为第一信号调理电路的信号输入端，第一逻辑非门电路74LS04N芯片的信号输出端作为第一信号调理电路的信号输出端；首先将频标信号模块生成的频标信号（一种模拟信号，正弦波）送入第一施密特触发器74LS14N芯片的信号输入端转换成与频标信号相位相反的矩形频标信号输出，然后将反相后的矩形频标信号送入到第一逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而获得频标脉冲信号，频标脉冲信号与频标信号初相位和周期均相同；

所述的第二信号调理电路包括第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，第二施密特触发器74LS14N芯片的信号输入端作为第二信号调理电路的信号输入端，第二逻辑非门电路74LS04N芯片的信号输出端作为第二信号调理电路的信号输出端；首先将被测信号模块生成的被测信号（一种模拟信号，正弦波）送入第二施密特触发器74LS14N芯片的信号输入端转换成与被测信号相位相反的矩形被测信号输出，然后将反相后的矩形被测信号送入到第二逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而输出获得被测脉冲信号，被测脉冲信号与被测信号初相位和周期均相同。

所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，时延量的大小由第一边沿型D触发器的时钟周期决定，定义为第一可调延时信号，通过调节第一边沿型D触发器的时钟频率可改变第一可调延时信号时延量的大小；

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，时延量的大小和第一D触发器的时钟周期相同，定义为第一固定延时信号；

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，时延量的大小由第二边沿型D触发器的时钟周期决定，定义为第二可调延时信号，通过调节第二边沿型D触发器的时钟频率可改变第二可调延时信号时延量的大小；

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，时延量的大小和第二D触发器的时钟周期相同，定义为第二固定延时信号，第一固定延时信号的时延量和第二固定延时信号的时延量相同；

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，时延量的大小由第三边沿型D触发器的时钟周期决定，定义为第三可调延时信号，通过调节第三边沿型D触发器的时钟频率可改变第三可调延时量信号时延量的大小；

具体的：所述的第一边沿型D触发器、第二边沿型D触发器和第三边沿型D触发器均采用74LS74N芯片，所述的第一D触发器和第二D触发器均采用74LS375N芯片。

所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；将第一可调延时信号分别送入第四边沿型D触发器74LS74N芯片的D1输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的A1输入端，经第三逻辑非门电路74LS04N芯片相位取反后的第一可调延时信号被送入第一逻辑与门电路74LS08N芯片的B1输入端，在第一逻辑与门电路74LS08N芯片的Y1输出端产生占空比小于10%的第一频标脉冲信号，将被测脉冲信号分别送入第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的A2输入端，经第二逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第二逻辑与门电路74LS08N芯片的B2输入端，在第二逻辑与门电路74LS08N芯片的Y2输出端产生占空比小于10%的第一被测脉冲信号，将占空比小于10%的第一被测脉冲信号、占空比小于10%的第一频标脉冲信号和第四边沿型D触发器74LS74N芯片的Q1输出端的信号均送入第一74LS11N芯片的输入端，产生第一群相位重合点脉冲；

所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；将第二可调延时信号分别送入第五边沿型D触发器74LS74N芯片的D2输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的A3输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第二可调延时信号被送入第三逻辑与门电路74LS08N芯片的B3输入端，在第三逻辑与门电路74LS08N芯片的Y3输出端产生占空比小于10%的第二频标脉冲信号，将被测脉冲信号分别送入第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第四逻辑与门电路74LS08N芯片的A4输入端，经第六逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第四逻辑与门电路74LS08N芯片的B4输入端，在第四逻辑与门电路74LS08N芯片的Y4输出端产生占空比小于10%的第二被测脉冲信号，将占空比小于10%的第二被测脉冲信号、占空比小于10%的第二频标脉冲信号和第五边沿型D触发器74LS74N芯片的Q2输出端的信号均送入第二74LS11N芯片的输入端，产生第二群相位重合点脉冲；

所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端；将第三可调延时信号分别送入第六边沿型D触发器74LS74N芯片的D3输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的A5输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第三可调延时信号被送入第五逻辑与门电路74LS08N芯片的B5输入端，在第五逻辑与门电路74LS08N芯片的Y5输出端产生占空比小于10%的第三频标脉冲信号，将被测脉冲信号分别送入第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的A6输入端，经第八逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第六逻辑与门电路74LS08N芯片的B6输入端，在第六逻辑与门电路74LS08N芯片的Y6输出端产生占空比小于10%的第三被测脉冲信号，将占空比小于10%的第三被测脉冲信号、占空比小于10%的第三频标脉冲信号和第六边沿型D触发器74LS74N芯片的Q3输出端的信号分别送入第三74LS11N芯片的输入端，产生第三群相位重合点脉冲。

所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，将第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲分别送入逻辑或非门电路74LS27N芯片的输入端，经第九逻辑非门电路74LS04N芯片的相位取反，最终产生作为闸门控制信号的模糊区脉冲信号。

所述的显示模块可采用LCD液晶显示器，用于接收模糊区脉冲的检测结果即模糊区脉冲信号并进行显示。

需要说明的是，本发明中的74LS系列芯片均可由FPGA实现其逻辑功能，所述的FPGA采用Cyclone IV芯片EP4CE75，能够达到明显简化系统复杂程度的优点。

本发明所述的一种基于π型延迟链的异频相位重合检测系统所进行的检测方法，包括以下步骤：

步骤1：将频标信号模块输出的频标信号和被测信号模块输出的被测信号分别送入第一信号变换模块和第二信号变换模块，产生频标脉冲信号和被测脉冲信号；具体的：

步骤1.1：将频标信号送入第一信号变换模块，所述的第一信号变换模块采用第一信号调理电路，所述的第一信号调理电路由第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片组成，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，首先将频标信号（一种模拟信号，正弦波）送入第一施密特触发器74LS14N芯片的信号输入端转换成与频标信号相位相反的矩形频标信号输出，然后将反相后的矩形频标信号送入到第一逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而获得频标脉冲信号，频标脉冲信号与频标信号初相位和周期均相同；

步骤1.2：将被测信号送入第二信号变换模块，所述的第二信号变换模块采用第二信号调理电路，所述的第二信号调理电路由第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片组成，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，首先将被测信号（一种模拟信号，正弦波）送入第二施密特触发器74LS14N芯片的信号输入端转换成与被测信号相位相反的矩形被测信号输出，然后将反相后的矩形被测信号送入到第二逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而输出获得被测脉冲信号，被测脉冲信号与被测信号初相位和周期均相同；

步骤2：将频标脉冲信号送入π型延迟链模块获得时延信号；具体的：

所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

步骤2.1：通过所述的第一可调延迟电路获得第一可调延时信号；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，时延量的大小由第一边沿型D触发器的时钟周期决定；定义为第一可调延时信号，通过调节第一边沿型D触发器的时钟频率可改变第一可调延时信号时延量的大小；

步骤2.2：通过所述的第一固定延迟电路获得第一固定延时信号；具体的

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，时延量的大小和第一D触发器的时钟周期相同，定义为第一固定延时信号；

步骤2.3：通过所述的第二可调延迟电路获得第二可调延时信号；具体的

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，时延量的大小由第二边沿型D触发器的时钟周期决定，定义为第二可调延时信号，通过调节第二边沿型D触发器的时钟频率可改变第二可调延时信号时延量的大小；

步骤2.4：通过所述的第二固定延迟电路获得第二固定延时信号；具体的

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，时延量的大小和第二D触发器的时钟周期相同，定义为第二固定延时信号，第一固定延时信号的时延量和第二固定延时信号的时延量相同；

步骤2.5：通过所述的第三可调延迟电路获得第三可调延时信号；具体的

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，时延量的大小由第三边沿型D触发器的时钟周期决定，定义为第三可调延时信号，通过调节第三边沿型D触发器的时钟频率可改变第三可调延时量信号时延量的大小；

步骤3：将π型延迟链模块信号输出端的时延信号送入异频相位重合检测模块进行相位重合检测获得群相位重合点脉冲信号；具体的：

所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

步骤3.1：所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；将第一可调延时信号分别送入第四边沿型D触发器74LS74N芯片的D1输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的A1输入端，经第三逻辑非门电路74LS04N芯片相位取反后的第一可调延时信号被送入第一逻辑与门电路74LS08N芯片的B1输入端，在第一逻辑与门电路74LS08N芯片的Y1输出端产生占空比小于10%的第一频标脉冲信号，将被测脉冲信号分别送入第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的A2输入端，经第二逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第二逻辑与门电路74LS08N芯片的B2输入端，在第二逻辑与门电路74LS08N芯片的Y2输出端产生占空比小于10%的第一被测脉冲信号，将占空比小于10%的第一被测脉冲信号、占空比小于10%的第一频标脉冲信号和第四边沿型D触发器74LS74N芯片的Q1输出端的信号均送入第一74LS11N芯片的输入端，产生第一群相位重合点脉冲；

步骤3.2：所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；将第二可调延时信号分别送入第五边沿型D触发器74LS74N芯片的D2输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的A3输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第二可调延时信号被送入第三逻辑与门电路74LS08N芯片的B3输入端，在第三逻辑与门电路74LS08N芯片的Y3输出端产生占空比小于10%的第二频标脉冲信号，将被测脉冲信号分别送入第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第四逻辑与门电路74LS08N芯片的A4输入端，经第六逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第四逻辑与门电路74LS08N芯片的B4输入端，在第四逻辑与门电路74LS08N芯片的Y4输出端产生占空比小于10%的第二被测脉冲信号，将占空比小于10%的第二被测脉冲信号、占空比小于10%的第二频标脉冲信号和第五边沿型D触发器74LS74N芯片的Q2输出端的信号均送入第二74LS11N芯片的输入端，产生第二群相位重合点脉冲；

步骤3.3：所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端；将第三可调延时信号分别送入第六边沿型D触发器74LS74N芯片的D3输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的A5输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第三可调延时信号被送入第五逻辑与门电路74LS08N芯片的B5输入端，在第五逻辑与门电路74LS08N芯片的Y5输出端产生占空比小于10%的第三频标脉冲信号，将被测脉冲信号分别送入第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的A6输入端，经第八逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第六逻辑与门电路74LS08N芯片的B6输入端，在第六逻辑与门电路74LS08N芯片的Y6输出端产生占空比小于10%的第三被测脉冲信号，将占空比小于10%的第三被测脉冲信号、占空比小于10%的第三频标脉冲信号和第六边沿型D触发器74LS74N芯片的Q3输出端的信号分别送入第三74LS11N芯片的输入端，产生第三群相位重合点脉冲；

步骤4：将步骤3所述的第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲均送入模糊区脉冲生成模块，产生作为闸门控制信号的模糊区脉冲信号；具体的，所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，将第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲分别送入逻辑或非门电路74LS27N芯片的输入端，经第九逻辑非门电路74LS04N芯片的相位取反，最终产生作为闸门控制信号的模糊区脉冲信号；

步骤5：显示模块接收模糊区脉冲信号并进行显示。

本发明的有益效果为：

本发明所述的一种基于π型延迟链的异频相位重合检测系统及检测方法避免了复杂的频率变换即频率的归一化处理，还可利用FPGA技术使异频相位重合检测系统芯片化和集成化，系统结构简单，成本低廉，相位噪声低；由于采用了π型延迟链技术，有效消除了复杂频率关系对群相位重合脉冲检测精度的影响，使本发明的系统检测分辨率和检测速度均得到了大幅度提高，任意时刻的系统检测分辨率优于1ps，系统响应时间优于0.5ms，在射频范围内实现了异频架构下任意信号频率关系的快速高分辨率相位重合检测。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种基于π型延迟链的异频相位重合检测系统，其特征在于：包括频标信号模块、被测信号模块、第一信号变换模块、第二信号变换模块、π型延迟链模块、异频相位重合检测模块、模糊区脉冲生成模块、显示模块和电源模块；频标信号模块的信号输出端和被测信号模块的信号输出端分别连接第一信号变换模块的信号输入端和第二信号变换模块的信号输入端，第一信号变换模块的信号输出端连接π型延迟链模块的信号输入端，π型延迟链模块的信号输出端和第二信号变换模块的信号输出端均连接异频相位重合检测模块的信号输入端，异频相位重合检测模块的信号输出端连接模糊区脉冲生成模块的信号输入端，模糊区脉冲生成模块的信号输出端连接显示模块的信号输入端；

所述的频标信号模块用于提供频标信号，且采用晶体振荡器；

所述的被测信号模块用于提供与频标信号具有不同频率关系的被测信号，且采用频率合成器；

所述的第一信号变换模块和第二信号变换模块均由信号调理电路组成，所述的第一信号变换模块用于将频标信号由模拟信号转换为频标脉冲信号，所述的第二信号变换模块用于将被测信号由模拟信号转换为被测脉冲信号；

所述的π型延迟链模块用于对频标脉冲信号和被测脉冲信号产生时延；

所述的异频相位重合检测模块用于时延后的频标脉冲信号与被测脉冲信号之间的相位重合检测；

所述的模糊区脉冲生成模块用于产生模糊区脉冲信号；

所述的显示模块，用于接收模糊区脉冲信号并进行显示。

2.根据权利要求1所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的晶体振荡器采用OSA 5MHz OCXO8607B型晶体振荡器。

3.根据权利要求2所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的频率合成器采用Keysight E8663D型频率合成器。

4.根据权利要求3所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的第一信号变换模块采用第一信号调理电路，所述的第二信号变换模块采用第二信号调理电路；

所述的第一信号调理电路包括第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，第一施密特触发器74LS14N芯片的信号输入端作为第一信号调理电路的信号输入端，第一逻辑非门电路74LS04N芯片的信号输出端作为第一信号调理电路的信号输出端；

所述的第二信号调理电路包括第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，第二施密特触发器74LS14N芯片的信号输入端作为第二信号调理电路的信号输入端，第二逻辑非门电路74LS04N芯片的信号输出端作为第二信号调理电路的信号输出端。

5.根据权利要求4所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，定义为第一可调延时信号；

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，定义为第一固定延时信号；

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，定义为第二可调延时信号；

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，定义为第二固定延时信号；

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，定义为第三可调延时信号。

6.根据权利要求5所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的第一边沿型D触发器、第二边沿型D触发器和第三边沿型D触发器均采用74LS74N芯片，所述的第一D触发器和第二D触发器均采用74LS375N芯片。

7.根据权利要求6所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；

所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；

所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端。

8.根据权利要求7所述的一种基于π型延迟链的异频相位重合检测系统，其特征在于：所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，第九逻辑非门电路74LS04N芯片的输出端作为所述的模糊区脉冲生成模块的输出端。

9.根据权利要求1-8任意一项所述的一种基于π型延迟链的异频相位重合检测系统进行的检测方法，其特征在于，包括以下步骤：

步骤1：将频标信号模块输出的频标信号和被测信号模块输出的被测信号分别送入第一信号变换模块和第二信号变换模块，产生频标脉冲信号和被测脉冲信号；具体的：

步骤1.1：将频标信号送入第一信号变换模块，所述的第一信号变换模块采用第一信号调理电路，所述的第一信号调理电路由第一施密特触发器74LS14N芯片和第一逻辑非门电路74LS04N芯片组成，第一施密特触发器74LS14N芯片的信号输出端连接第一逻辑非门电路74LS04N芯片的信号输入端，首先将频标信号（一种模拟信号，正弦波）送入第一施密特触发器74LS14N芯片的信号输入端转换成与频标信号相位相反的矩形频标信号输出，然后将反相后的矩形频标信号送入到第一逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而获得频标脉冲信号，频标脉冲信号与频标信号初相位和周期均相同；

步骤1.2：将被测信号送入第二信号变换模块，所述的第二信号变换模块采用第二信号调理电路，所述的第二信号调理电路由第二施密特触发器74LS14N芯片和第二逻辑非门电路74LS04N芯片组成，第二施密特触发器74LS14N芯片的信号输出端连接第二逻辑非门电路74LS04N芯片的信号输入端，首先将被测信号（一种模拟信号，正弦波）送入第二施密特触发器74LS14N芯片的信号输入端转换成与被测信号相位相反的矩形被测信号输出，然后将反相后的矩形被测信号送入到第二逻辑非门电路74LS04N芯片的信号输入端进行相位取反进而输出获得被测脉冲信号，被测脉冲信号与被测信号初相位和周期均相同；

步骤2：将频标脉冲信号送入π型延迟链模块获得时延信号；具体的：

所述的π型延迟链模块由第一可调延迟电路、第二可调延迟电路、第三可调延迟电路、第一固定延迟电路和第二固定延迟电路组成，第一可调延迟电路的信号输入端和第一固定延迟电路的信号输入端均连接第一信号变换模块的信号输出端，第一固定延迟电路的信号输出端连接分别连接第二可调延迟电路的信号输入端和第二固定延迟电路的信号输入端，第二固定延迟电路的信号输出端连接第三可调延迟电路的信号输入端；具体的：

步骤2.1：通过所述的第一可调延迟电路获得第一可调延时信号；具体的：

所述的第一可调延迟电路采用第一边沿型D触发器，用于频标脉冲信号的时延，时延量的大小由第一边沿型D触发器的时钟周期决定；定义为第一可调延时信号，通过调节第一边沿型D触发器的时钟频率可改变第一可调延时信号时延量的大小；

步骤2.2：通过所述的第一固定延迟电路获得第一固定延时信号；具体的

所述的第一固定延迟电路采用第一D触发器，用于频标脉冲信号的时延，时延量的大小和第一D触发器的时钟周期相同，定义为第一固定延时信号；

步骤2.3：通过所述的第二可调延迟电路获得第二可调延时信号；具体的

所述的第二可调延迟电路采用第二边沿型D触发器，用于第一固定延时信号的时延，时延量的大小由第二边沿型D触发器的时钟周期决定，定义为第二可调延时信号，通过调节第二边沿型D触发器的时钟频率可改变第二可调延时信号时延量的大小；

步骤2.4：通过所述的第二固定延迟电路获得第二固定延时信号；具体的

所述的第二固定延迟电路采用第二D触发器，用于第一固定延时信号的时延，时延量的大小和第二D触发器的时钟周期相同，定义为第二固定延时信号，第一固定延时信号的时延量和第二固定延时信号的时延量相同；

步骤2.5：通过所述的第三可调延迟电路获得第三可调延时信号；具体的

所述的第三可调延迟电路采用第三边沿型D触发器组成，用于第二固定延时信号的时延，时延量的大小由第三边沿型D触发器的时钟周期决定，定义为第三可调延时信号，通过调节第三边沿型D触发器的时钟频率可改变第三可调延时量信号时延量的大小；

步骤3：将π型延迟链模块信号输出端的时延信号送入异频相位重合检测模块进行相位重合检测获得群相位重合点脉冲信号；具体的：

所述的异频相位重合检测模块由第一异频群量子化相位重合检测电路、第二异频群量子化相位重合检测电路和第三异频群量子化相位重合检测电路组成，第一异频群量子化相位重合检测电路的信号输入端连接第一可调延迟电路的信号输出端，第二异频群量子化相位重合检测电路的信号输入端连接第二可调延迟电路的信号输出端，第三异频群量子化相位重合检测电路的信号输入端连接第三可调延迟电路的信号输出端；

步骤3.1：所述的第一异频群量子化相位重合检测电路由第四边沿型D触发器74LS74N芯片、第三逻辑非门电路74LS04N芯片、第四逻辑非门电路74LS04N芯片、第一逻辑与门电路74LS08N芯片、第二逻辑与门电路74LS08N芯片和第一74LS11N芯片组成，第四边沿型D触发器74LS74N芯片的输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的输入端均连接第一可调延迟电路的信号输出端，第一逻辑与门电路74LS08N芯片的输出端、第四边沿型D触发器74LS74N芯片的输出端和第二逻辑与门电路74LS08N芯片的输出端均连接第一74LS11N芯片的输入端；第一74LS11N芯片的输出端作为所述的第一异频群量子化相位重合检测电路的输出端；将第一可调延时信号分别送入第四边沿型D触发器74LS74N芯片的D1输入端、第三逻辑非门电路74LS04N芯片的输入端和第一逻辑与门电路74LS08N芯片的A1输入端，经第三逻辑非门电路74LS04N芯片相位取反后的第一可调延时信号被送入第一逻辑与门电路74LS08N芯片的B1输入端，在第一逻辑与门电路74LS08N芯片的Y1输出端产生占空比小于10%的第一频标脉冲信号，将被测脉冲信号分别送入第四边沿型D触发器74LS74N芯片的CK1时钟端、第四逻辑非门电路74LS04N芯片的输入端和第二逻辑与门电路74LS08N芯片的A2输入端，经第二逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第二逻辑与门电路74LS08N芯片的B2输入端，在第二逻辑与门电路74LS08N芯片的Y2输出端产生占空比小于10%的第一被测脉冲信号，将占空比小于10%的第一被测脉冲信号、占空比小于10%的第一频标脉冲信号和第四边沿型D触发器74LS74N芯片的Q1输出端的信号均送入第一74LS11N芯片的输入端，产生第一群相位重合点脉冲；

步骤3.2：所述的第二异频群量子化相位重合检测电路由第五边沿型D触发器74LS74N芯片、第五逻辑非门电路74LS04N芯片、第六逻辑非门电路74LS04N芯片、第三逻辑与门电路74LS08N芯片、第四逻辑与门电路74LS08N芯片和第二74LS11N芯片组成，第五边沿型D触发器74LS74N芯片的输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的输入端均连接第二可调延迟电路的信号输出端，第三逻辑与门电路74LS08N芯片的输出端、第五边沿型D触发器74LS74N芯片的输出端和第四逻辑与门电路74LS08N芯片的输出端分别连接第二74LS11N芯片的输入端；第二74LS11N芯片的输出端作为所述的第二异频群量子化相位重合检测电路的输出端；将第二可调延时信号分别送入第五边沿型D触发器74LS74N芯片的D2输入端、第五逻辑非门电路74LS04N芯片的输入端和第三逻辑与门电路74LS08N芯片的A3输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第二可调延时信号被送入第三逻辑与门电路74LS08N芯片的B3输入端，在第三逻辑与门电路74LS08N芯片的Y3输出端产生占空比小于10%的第二频标脉冲信号，将被测脉冲信号分别送入第五边沿型D触发器74LS74N芯片的CK2时钟端、第六逻辑非门电路74LS04N芯片的输入端和第四逻辑与门电路74LS08N芯片的A4输入端，经第六逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第四逻辑与门电路74LS08N芯片的B4输入端，在第四逻辑与门电路74LS08N芯片的Y4输出端产生占空比小于10%的第二被测脉冲信号，将占空比小于10%的第二被测脉冲信号、占空比小于10%的第二频标脉冲信号和第五边沿型D触发器74LS74N芯片的Q2输出端的信号均送入第二74LS11N芯片的输入端，产生第二群相位重合点脉冲；

步骤3.3：所述的第三异频群量子化相位重合检测电路由第六边沿型D触发器74LS74N芯片、第七逻辑非门电路74LS04N芯片、第八逻辑非门电路74LS04N芯片、第五逻辑与门电路74LS08N芯片、第六逻辑与门电路74LS08N芯片和第三74LS11N芯片组成，第六边沿型D触发器74LS74N芯片的输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的输入端均连接第三可调延迟电路的信号输出端，第六逻辑与门电路74LS08N芯片的输出端、第六边沿型D触发器74LS74N芯片的输出端和第六逻辑与门电路74LS08N芯片的输出端分别连接第三74LS11N芯片的输入端；第三74LS11N芯片的输出端作为所述的第三异频群量子化相位重合检测电路的输出端；将第三可调延时信号分别送入第六边沿型D触发器74LS74N芯片的D3输入端、第七逻辑非门电路74LS04N芯片的输入端和第五逻辑与门电路74LS08N芯片的A5输入端，经第五逻辑非门电路74LS04N芯片相位取反后的第三可调延时信号被送入第五逻辑与门电路74LS08N芯片的B5输入端，在第五逻辑与门电路74LS08N芯片的Y5输出端产生占空比小于10%的第三频标脉冲信号，将被测脉冲信号分别送入第六边沿型D触发器74LS74N芯片的CK3时钟端、第八逻辑非门电路74LS04N芯片的输入端和第六逻辑与门电路74LS08N芯片的A6输入端，经第八逻辑非门电路74LS04N芯片相位取反后的被测脉冲信号被送入第六逻辑与门电路74LS08N芯片的B6输入端，在第六逻辑与门电路74LS08N芯片的Y6输出端产生占空比小于10%的第三被测脉冲信号，将占空比小于10%的第三被测脉冲信号、占空比小于10%的第三频标脉冲信号和第六边沿型D触发器74LS74N芯片的Q3输出端的信号分别送入第三74LS11N芯片的输入端，产生第三群相位重合点脉冲；

步骤4：将步骤3所述的第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲均送入模糊区脉冲生成模块，产生作为闸门控制信号的模糊区脉冲信号；具体的，所述的模糊区脉冲生成模块由逻辑或非门电路74LS27N芯片和第九逻辑非门电路74LS04N芯片组成，逻辑或非门电路74LS27N芯片的输入端分别连接第一74LS11N芯片的输入端、第二74LS11N芯片的输入端和第三74LS11N芯片的输入端，逻辑或非门电路74LS27N芯片的输出端连接第九逻辑非门电路74LS04N芯片的输入端，将第一群相位重合点脉冲、第二群相位重合点脉冲和第三群相位重合点脉冲分别送入逻辑或非门电路74LS27N芯片的输入端，经第九逻辑非门电路74LS04N芯片的相位取反，最终产生作为闸门控制信号的模糊区脉冲信号；

步骤5：显示模块接收模糊区脉冲信号并进行显示。

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