CN113314516A - 半导体装置 - Google Patents

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Abstract

本发明提供的半导体装置，能够降低安装端子的面积增大的可能性，并且能够降低端子间的信号的相互干扰。该半导体装置具备：存储器控制器；CPU；高速通信控制器；存储器操作端子组，包括用于输入在外部存储器组与存储器控制器之间传输的第一信号的多个存储器操作端子；高速通信端子组，包括用于向高速通信控制器输入第二信号的多个高速通信端子；检查端子组，包括用于获取来自CPU的信息并进行调试的多个检查端子；以及端子安装面，该端子安装面上设置有存储器操作端子组、高速通信端子组以及检查端子组；在端子安装面上，多个检查端子中的第一检查端子位于存储器操作端子组与高速通信端子组之间。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
随着半导体装置的高集成化和高功能化的发展，多个功能内置于一个半导体装置内的SoC(System on Chip：系统级芯片)、FPGA(Field-Programmable Gate Array：现场可编程门阵列)等具备多种功能的半导体装置不断得到普及。
在这样的具备多种功能的半导体装置中，需要用于输入输出与功能相应的信号的多个端子，由此，半导体装置所具备的端子的数量增加。这样的半导体装置所具备的端子的数量的增加从半导体装置的小型化的观点出发成为弊端，因此，随着半导体装置所具备的端子的数量的增加，而以狭窄的间距配置该端子。然而，在半导体装置中要以狭窄的间距配置端子的情况下，该端子间电气串扰等的影响变大，由此可能在半导体装置中产生误动作。即，从提高具备多种功能的半导体装置的可靠性这一观点来看，会产生各种弊端。
针对这样的弊端，专利文献1中公开了如下技术：将测试用端子等用户不使用的端子的配置区域和用户使用的端子的配置区域分开进行配置，并使用户不使用的端子的配置区域中的端子间距离小于用户使用的端子的配置区域中的端子间距离，由此降低半导体装置中安装端子的面积变大的可能性。
另外，专利文献2中公开了如下技术：通过在以呈格子状配置的BGA(Ball GridArray、球式栅格阵列)设置的外部端子之间配置以LGA(Land Grid Array、岸面栅格阵列)设置的检查用端子，从而降低在半导体装置中安装端子的面积变大的可能性，并且在半导体装置中配置多个端子。
专利文献1：日本特开2004-342947号公报
专利文献2：日本特开2004-022664号公报
但是，半导体装置所要求的功能日益增加，伴随于此，半导体装置所具备的端子的数量也持续增加。因此，从降低在半导体装置中安装端子的面积增大的可能性且降低在半导体装置的端子间信号相互干扰的可能性这一观点来看，在专利文献1和专利文献2所公开的发明中，依然存在改善的余地。
发明内容
本发明涉及的半导体装置的一方式具备：存储器控制器；CPU；高速通信控制器；存储器操作端子组，包括用于输入在外部存储器组与所述存储器控制器之间传输的第一信号的多个存储器操作端子；高速通信端子组，包括用于向所述高速通信控制器输入第二信号的多个高速通信端子；检查端子组，包括用于获取来自所述CPU的信息并进行调试的多个检查端子；以及端子安装面，所述存储器操作端子组、所述高速通信端子组以及所述检查端子组设置于所述端子安装面，在所述端子安装面上，所述多个检查端子中的第一检查端子位于所述存储器操作端子组与所述高速通信端子组之间。
附图说明
图1是表示半导体装置的功能构成的图。
图2是表示半导体装置的剖面结构的图。
图3是表示设置于端子安装面上的多个端子的配置的一例的图。
图4是表示将半导体装置中的多个端子中传输的信号分配给各端子时的一例的图。
图5是表示IC芯片中的电路配置的一例的图。
图6是用于说明根据设置于端子安装面上的多个端子的配置来确定安装区域和端子安装区域的情况的图。
图7是表示将第二实施方式的半导体装置中的多个端子中传输的信号分配给各端子时的一例的图。
图8是表示将第三实施方式的半导体装置中的多个端子中传输的信号分配给各端子时的一例的图。
附图标记说明
1…半导体装置；2…外部存储器组；3…外部电路；4…仿真电路；10…CPU；11…总线配线；20…存储器控制器；30…通信控制器；31…高速通信控制器；31a…USB通信控制器；31b…PCIe通信控制器；32…低速通信控制器；32a…UART通信控制器；32b…I2C通信控制器；40…调试电路；50…框体；60…IC芯片；62、63、64、65…边；70…接合部件；80…接合线；100…印刷配线板；101…端子安装面；101a…端子安装面；102、102a、103、103a、104、104a、105、105a…边；110…端子；112…安装区域；114…端子安装区域；121…存储器操作端子组；122…第一高速通信端子组；123…第二高速通信端子组；124…第一低速通信端子组；125…第二低速通信端子组；126…检查端子组；131…CPU输入输出端子组；132…电源端子组；133…恒压端子组。
具体实施方式
以下，使用附图对本发明的优选实施方式进行说明。所使用的附图是为了便于说明的图。此外，以下所说明的实施方式并非权利要求书中所记载的本发明的内容的不当限定。另外，以下所说明的构成并非全部都是本发明的必需构成要件。
1.第一实施方式
1.1半导体装置的功能构成
图1是表示半导体装置1的功能构成的图。如图1所示，半导体装置1具备CPU(Central Processing Unit：中央处理器)10、存储器控制器20以及通信控制器30。而且，CPU10与存储器控制器20及通信控制器30经由总线配线11可通信地连接。另外，半导体装置1中被输入作为电源电压的电压VDD和作为半导体装置1的基准电位例如接地电位的电压VSS。
CPU10负责半导体装置1整体的控制。具体而言，CPU10通过输出控制存储器控制器20的控制信号，控制向外部存储器组2的信息的写入以及外部存储器组2所保存的信息的读出。
存储器控制器20根据从CPU10输入的控制信号输出存储器控制信号MC，该存储器控制信号MC用于控制设置于半导体装置1外部的外部存储器组2中保存的信息的读出、以及向外部存储器组2的信息的写入。
具体而言，外部存储器组2包括具备多个保存信息的存储单元电路的DRAM(Dynamic Random Access Memory：动态随机存取存储器)、SRAM(Static Random AccessMemory：静态随机存取存储器)。并且，当从CPU10向存储器控制器20输入了用于读出外部存储器组2中保存的信息的控制信号时，存储器控制器20根据输入的控制信号生成用于访问保存有该信息的存储单元电路的存储器控制信号MC，并输出至外部存储器组2。即，存储器控制器20使用存储器控制信号MC访问外部存储器组2中包含的对应存储单元电路，并读出该存储单元电路中保存的信息。然后，存储器控制器20将从外部存储器组2读出的信息输出到CPU10。
另外，当从CPU10向存储器控制器20输入用于使外部存储器组2保存新信息的控制信号时，存储器控制器20根据输入的控制信号生成用于访问用于保存该信息的存储单元电路的存储器控制信号MC，并输出至外部存储器组2。即，存储器控制器20使用存储器控制信号MC访问外部存储器组2中包含的对应存储单元电路，并使从CPU10供给的信息保存于该存储单元电路中。
在此，在半导体装置1与外部存储器组2之间传输的存储器控制信号MC，也可以包括与外部存储器组2中包含的存储单元电路的数量、外部存储器组2中保存的信息量等相应的多个信号。即，存储器控制信号MC经由在半导体装置1与外部存储器组2之间以能够通信的方式连接的多根配线和端子进行传输，半导体装置1具备用于输入或输出存储器控制信号MC的多个端子。
另外，CPU10执行基于经由存储器控制器20从外部存储器组2读出的信息的处理，并将与执行的处理结果对应的信号经由通信控制器30输出至设置于半导体装置1外部的外部电路3。
通信控制器30包括高速通信控制器31和低速通信控制器32。
低速通信控制器32包括用于生成遵循如下通信方式的信号的电路，该通信方式是指能够使用数kHz～数MHz的频率的信号与外部电路3之间传送数据的方式。并且，低速通信控制器32将从CPU10输入的信号转换成遵循该通信方式的信号，并将转换后的信号作为低速通信信号LC输出至设置于半导体装置1外部的外部电路3。
作为这样的低速通信控制器32，本实施方式中的半导体装置1包括UART通信控制器32a和I2C通信控制器32b，其中，UART通信控制器32a依据能够以数百Hz～数百kHZ的频率传送数据的UART(Universal Asynchronous Receiver/Transmitter：通用异步收发器)通信的标准控制通信；I2C通信控制器32b依据能够以数百kHz～数MHz的频率传送数据的I2C(Inter-Integrated Circuit：集成电路总线)通信的标准控制通信。此外，半导体装置1所具备的低速通信控制器32只要是能够以数kHz～数MHz的频率传送数据的通信方式即可，并不限于UART通信控制器32a和I2C通信控制器32b。进而，半导体装置1所具备的低速通信控制器32既可以包括两个以上的UART通信控制器32a，也可以包括两个以上的I2C通信控制器32b。
在此，在半导体装置1与外部电路3之间传输的低速通信信号LC也可以包含与其所遵循的通信方式的规格对应的多个信号。即，低速通信信号LC经由在半导体装置1与外部电路3之间以能够通信的方式连接的多根配线和端子进行传输，半导体装置1具备用于输入或输出低速通信信号LC的多个端子。
高速通信控制器31控制能够以比低速通信控制器32高的频率传送数据的通信。具体而言，高速通信控制器31包括用于生成遵循如下通信方式的信号的电路，该通信方式是指能够使用数MHz以上的频率的信号与外部电路3之间传送数据的方式。并且，高速通信控制器31将从CPU10输入的信号转换成遵循该通信方式的信号，并将转换后的信号作为高速通信信号HC输出至设置于半导体装置1外部的外部电路3。
作为这样的高速通信控制器31，本实施方式中的半导体装置1包括USB通信控制器31a和PCIe通信控制器31b，其中，USB通信控制器31a依据能够以12MHz以上的频率传送数据传的USB(Universal Serial Bus：通用串行总线)通信的标准控制通信；PCIe通信控制器31b控制能够以数GHz以上的频率传送数据的PCIe(Peripheral Component InterconnectExpress：外围设备互连)通信。此外，半导体装置1所具备的高速通信控制器31只要是能够以数MHz以上的频率传送数据的通信方式即可，并不限于USB通信控制器31a和PCIe通信控制器31b。进而，半导体装置1所具备的高速通信控制器31既可以包括两个以上的USB通信控制器31a，也可以包括两个以上的PCIe通信控制器31b。
在此，高速通信控制器31只要是能够以数MHz以上的频率传送数据的通信方式即可，但优选为控制遵循能够以5GHz以上的高频率传送数据的通信方式的控制器。换言之，高速通信控制器31也可以以5GHz以上的频率进行通信。作为这样的高速通信控制器31，可以举出依照能够以5GHz以上的频率传送数据的USB3.0的通信标准的USB通信控制器31a、上述PCIe通信控制器31b等。
通过提高高速通信控制器31中的数据传送的频率，使得从高速通信控制器31输出的信号和输入高速通信控制器31的信号所含的每单位时间的信息量增加，从而半导体装置1能够实现更多的功能。然而，当从高速通信控制器31输出的通信信号的频率变高时，由于该通信信号和高速通信控制器31的动作所引起的开关噪声等而产生电气串扰的可能性变高。对于这样的问题，之后详细进行叙述，但在第一实施方式的半导体装置1中，能够减少用于连接半导体装置1与外部设备的多个端子间的相互干扰。即，即使在高速通信控制器31以5GHz以上的高频率进行通信的情况下，也能够降低伴随高速通信控制器31的动作而产生的噪声对半导体装置1造成影响的可能性。
在此，在半导体装置1与外部电路3之间传输的高速通信信号HC也可以包含与其所遵循的通信方式的规格对应的多个信号。即，高速通信信号HC经由在半导体装置1与外部电路3之间以能够通信的方式连接的多根配线和端子进行传输，半导体装置1具备用于输入或输出高速通信信号HC的多个端子。
如以上那样负责半导体装置1整体的控制的CPU10也可以具有多个核心，并包含安装64比特以上的指令集的微架构，并且以1.6GHz以上的频率进行驱动。在此，在满足上述性能的CPU10中，也可以安装例如继承了ARM公司发布的ARM架构中尤其是预想使用于应用用途中的ARMv7A架构的功能的处理器，具体而言是ARM Cortex-A17之后的处理器等。
ARM Cortex-A17通过将浮点运算处理部(FPU：Floating Point Unit only)安装于内部，从而与浮点运算处理部安装于外部的以往的CPU相比，执行处理时经由的电路块数减少。因此，能够减少处理大数据时的半导体装置1的功耗，并且能够高速地进行动作。因此，在具备安装有ARM Cortex-A17之后的处理器的CPU10的半导体装置1中，能够以较少的电力进行更多的处理，并且能够减小安装面积。并且，在本实施方式中的半导体装置1中，通过具备安装了ARM Cortex-A17之后的处理器的CPU10，从而能够安装很多的功能，并且，即使在用于连接具有很多个功能的半导体装置1与外部设备的端子增加的情况下，也能够减少该端子间的信号的相互干扰，之后详细进行叙述。
另外，半导体装置1具备用于进行半导体装置1的调试的调试电路40。从设置于外部的仿真电路4向调试电路40输入数据信号Di。然后，调试电路40根据输入的数据信号Di生成用于执行半导体装置1及CPU10的调试的信号，并输出至CPU10。
CPU10执行与从调试电路40输入的基于数据信号Di的信号相应的处理，并将包含表示该处理结果的信息的信号输出到调试电路40。然后，调试电路40生成与从CPU10输入的信息相应的数据信号Do，并输出至仿真电路4。然后，仿真电路4根据从调试电路40输入的数据信号Do是否为与输出至调试电路40的数据信号Di对应的信号，判定包含CPU10的半导体装置1是否正常。
这样的包含CPU10的半导体装置1是否正常的判定方法，优选为依据JTAG(JointTest Action Group：联合测试行动组)标准的方法。由此，能够提高半导体装置1及CPU10的调试的可靠性。此外，本实施方式中的调试电路40作为根据从仿真电路4输入的数据信号Di而进行依据JTAG标准的测试的电路进行说明。
在此，在半导体装置1与仿真电路4之间传输的数据信号Di、Do也可以包括与所执行的半导体装置1和CPU10的调试的方法相应的多个信号。例如，当所执行的半导体装置1和CPU10的调试是通过上述依据JTAG标准的方法执行时，数据信号Di中包括包含从仿真电路4输入的输入数据信号、选择检查模式的模式选择信号、时钟信号以及复位信号在内的多个信号，数据信号Do中包括包含表示调试结果的输出数据信号在内的多个信号。即，数据信号Di及数据信号Do经由在半导体装置1与仿真电路4之间以能够通信的方式连接的多根配线及端子进行传输，半导体装置1具备用于输入或输出数据信号Di及数据信号Do的多个端子。
1.2半导体装置的结构
接着，对半导体装置1的结构的一例进行说明。图2是表示半导体装置1的剖面结构的图。此外，在以下的说明中，使用如图所示相互正交的X方向、Y方向以及Z方向进行说明。另外，有时将图示的X方向的前端侧称为+X侧，将起点侧称为-X侧，将Y方向的前端侧称为+Y侧，将起点侧称为-Y侧，将Z方向的前端侧称为+Z侧，将起点侧称为-Z侧。
如图2所示，半导体装置1具备印刷配线板100、IC芯片60以及框体50。
IC芯片60中安装有上述的CPU10、存储器控制器20、通信控制器30以及调试电路40。
印刷配线板100位于IC芯片60的-Z侧。而且，IC芯片60经由粘合剂等的接合部件70安装于印刷配线板100上。另外，印刷配线板100和IC芯片60经由接合线80电连接。
印刷配线板100上设置有未图示的多个配线图案和未图示的多个电极。接合线80与形成于印刷配线板100的+Z侧的面上的未图示的电极电连接。另外，形成于印刷配线板100的-Z侧的面上的未图示的多个电极上分别设置有端子110。该多个端子110分别包括例如焊球。并且，通过该焊球使半导体装置1与设置于半导体装置1外部的外部存储器组2及外部电路3电连接且物理连接。即，本实施方式中的半导体装置1包括经由多个焊球与半导体装置1的外部电连接且机械连接的所谓BGA(Ball Grid Array：球式栅格阵列)封装而构成。在此，在以下的说明中，将印刷配线板100的设置有多个端子110的-Z侧的面称为端子安装面101。
在如上所述构成的半导体装置1中，经由设置于端子安装面101上的端子110输入至半导体装置1的信号经由设置于印刷配线板100上的未图示的电极及配线图案和接合线80进行传输，并被输入至IC芯片60。另外，从IC芯片60输出的信号经由接合线80、设置于印刷配线板100上的未图示的电极及配线图案、以及端子110输出至半导体装置1的外部。即，印刷配线板100作为内插基板发挥功能。
框体50位于IC芯片60的+Z侧，并以将IC芯片60覆盖的方式接合在印刷配线板100上。该框体50包含环氧树脂等，保护IC芯片60。
1.3半导体装置中的端子配置
接着，使用图3对设置于端子安装面101上的多个端子110的配置的一例进行说明。图3是表示设置于端子安装面101上的多个端子110的配置的一例的图。
如图3所示，端子安装面101包含边102、103和边104、105，其中，边102、103沿着与X方向平行的方向延伸，并在与Y方向平行的方向上相对而配置，边104、105沿着与Y方向平行的方向延伸，并在与X方向平行的方向上相对而配置。而且，边104与边102、103两者交叉，边105与边102、103两者交叉。即，端子安装面101呈以边102～105为外周而构成的大致矩形状。在此，端子安装面101中包含的边105是第一边的一例，与边105交叉的边103是第二边的一例。另外，端子安装面101中包含的与边105相对而配置的边104为第三边的一例，与边103相对而配置的边102为第四边的一例。
在图3中，图示了安装端子110的安装区域112。安装区域112包括呈格子状设置的多个端子安装区域114。在安装区域112中，端子安装区域114是在与边104平行的方向上设置有n组沿着与边102平行的方向排列设置的m个端子安装区域114。即，在端子安装面101的安装区域112中，设置有合计n×m个端子安装区域114。此外，在图3所示的例子中，图示为在与边104平行的方向上设置有18组沿着与边102平行的方向排列设置的18个端子安装区域114。即，图3中图示了合计324个的端子安装区域114。
在此，在以下的说明中，有时将沿着边102从边104朝向边105的方向称为行方向，将沿着边104从边102朝向边103的方向称为列方向。而且，在以下的说明中，有时将多个端子安装区域114中沿着行方向位于第i个，而且沿着列方向位于第j个的端子安装区域114称为端子安装区域114-ij。具体而言，有时将图3中A所示的端子安装区域114称为端子安装区域114-6E，将B所示的端子安装区域114称为端子安装区域114-14S。
设置于端子安装面101上的多个端子110与呈格子状设置的端子安装区域114一一对应地设置。在此，在以下的说明中，有时将位于端子安装区域114-ij的端子110称为端子110-ij。即，有时将位于图3中A所示的端子安装区域114-6E的端子110称为端子110-6E，将位于B所示的端子安装区域114-14S的端子110称为端子110-14S。此外，在图3所示的端子110的配置的一例中，例示了安装区域112所包含的所有端子安装区域114中都配置有端子110的情况，但如后述的第三实施方式所示，安装区域112也可以包括未配置有端子110的端子安装区域114。
在半导体装置1与外部存储器组2、外部电路3以及仿真电路4之间传输的包含存储器控制信号MC、低速通信信号LC、高速通信信号HC、数据信号Di以及数据信号Do的多个信号、和输入至半导体装置1的电压VDD、VSS经由设置于端子安装面101上的多个端子110的各个进行传输。因此，使用图4对于被分配了在半导体装置1与外部存储器组2、外部电路3以及仿真电路4之间传输的各种信号、以及电压VDD、VSS的端子110的配置的具体例进行说明。图4是表示将半导体装置1中的多个端子110中传输的信号分配给各端子110时的一例的图。
如图4所示，端子安装面101上设置有：存储器操作端子组121，包括用于输入在外部存储器群2与存储器控制器20之间传输的存储器控制信号MC的多个端子110；第一高速通信端子组122，包括用于向高速通信控制器31所包含的USB通信控制器31a输入高速通信信号HC的多个端子110；第二高速通信端子组123，包括用于向高速通信控制器31所包含的PCIe通信控制器31b输入高速通信信号HC的多个端子110；第一低速通信端子组124，包括用于向低速通信控制器32所包含的UART通信控制器32a输入低速通信信号LC的多个端子110；第二低速通信端子组125，包括用于向低速通信控制器32所包含的I2C通信控制器32b输入低速通信信号LC的多个端子110；以及多个检查端子组126，包括用于从CPU10获取信息并进行调试的多个端子110。进而，端子安装面101上设置有：CPU输入输出端子组131，包含用于将从外部输入的信号传输至CPU10的多个端子110；电源端子组132，包括用于向半导体装置1供给电压VDD、VSS的多个端子110；以及恒压端子组133，包括电压值保持恒定的多个端子110。在此，本实施方式中的恒压端子组133所保持的恒定的电压值例如是接地电位的电压VSS。换言之，恒压端子组133中包含的多个端子110的电压值以接地电位保持恒定。此外，在端子安装面101上，除了上述用于输入输出各种信号的多个端子110以外，还设置有被输入时钟信号、其他的模拟信号以及其他的数字信号的多个端子110，但省略说明。
存储器操作端子组121包括位于端子安装面101的边103侧的区域中的多个端子110。具体而言，存储器操作端子组121包括：端子110-1T～110-18T，配置于安装区域112所包含的多个端子安装区域114中位于安装区域112的最靠近边103侧的位置处的端子安装区域114-1T～114-18T中；端子110-1S～110-18S，位于与端子安装区域114-1T～114-18T分别在-Y侧相邻而设置的端子安装区域114-1S～114-18S中；端子110-1R～110-18R，位于与端子安装区域114-1S～114-18S分别在-Y侧相邻而设置的端子安装区域114-1R～114-18R中；端子110-1Q～110-18Q，位于与端子安装区域114-1R～114-18R分别在-Y侧相邻而设置的端子安装区域114-1Q～114-18Q中；端子110-1P～110-18P，位于与端子安装区域114-1Q～114-18Q分别在-Y侧相邻而设置的端子安装区域114-1P～114-18P中；以及端子110-1N～110-18N，位于与端子安装区域114-1P～114-18P分别在-Y侧相邻而设置的端子安装区域114-1N～114-18N中。
即，存储器操作端子组121所包含的多个端子110中的端子110-1N、110-1P、110-1Q、110-1R、110-1S、110-1T与作为端子安装面101的外周之一的边104相邻而设置，端子110-1T～110-18T与作为端子安装面101的外周之一的边103相邻而设置，端子110-18N、110-18P、110-18Q、110-18R、110-18S、110-18T与作为端子安装面101的外周之一的边105相邻而设置。换言之，存储器操作端子组121所包含的多个端子110中的端子110-1T～110-18T与端子安装面101的外周相邻而设置，更为具体而言，存储器操作端子组121所包含的多个端子110中的端子110-1T～110-18T与端子安装面101的边103相邻而设置。
在此，端子110-1T～110-18T分别与端子安装面101的边103相邻而设置是指：在安装端子110-1T～110-18T的端子安装区域114-1T～114-18T与端子安装面101的边103之间不存在能够设置端子110的端子安装区域114，具体而言是指端子110-1T～110-18T中的至少任意一个是设置于端子安装面101上的多个端子110中位于最靠近边103的位置处的端子，端子110-1T～110-18T中的至少任意一个所处的端子安装区域114是设置于端子安装面101上的多个端子安装区域114中位于最靠近边103的位置处的端子安装区域。
并且，存储器操作端子组121所包含的多个端子110中分别被传输了在外部存储器组2所包含的对应存储单元电路与存储器控制器20之间传输的存储器控制信号MC。此外，存储器操作端子组121也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
在此，存储器操作端子组121所包含的多个端子110、即端子110-1N～110-18N、110-1P～110-18P、110-1Q～110-18Q、110-1R～110-18R、110-1S～110-18S、110-1T～110-18T是多个存储器操作端子的一例，端子110-1T～110-18T的至少任意一个是第二存储器操作端子的一例。
恒压端子组133包括位于存储器操作端子组121的边102侧的区域中的多个端子110。具体而言，恒压端子组133包括位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-1M～114-13M中的端子110-1M～110-13M。并且，恒压端子组133所包含的端子110-1M～110-13M各自的电压值以接地电位保持为恒定的电压VSS。
检查端子组126包括位于存储器操作端子组121的边102侧的区域且恒压端子组133的边105侧的区域中的多个端子110。具体而言，检查端子组126包括位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-14M～114-18M中的端子110-14M～110-18M。即，检查端子组126所包含的多个端子110和恒压端子组133所包含的端子110-1M～110-13M在端子安装面101上沿行方向排列设置。
而且，在检查端子组126所包含的端子110-14M～110-18M中，作为用于执行依据JTAG标准的调试的信号分别被输入数据信号Di、Do。即，检查端子组126包括被输入用于作为调试而执行依据JTAG标准的试验的信号的端子110-14M～110-18M，端子110-14M～110-18M在端子安装面101上排列设置。
在此，包含于检查端子组126中且用于进行调试的端子110-14M～110-18M是多个检查端子的一例，端子110-14M～110-18M中的至少一个是第一检查端子的一例，端子110-14M～110-18M中的不同的一个是第二检查端子的一例，端子110-14M～110-18M中的进而不同一个是第三检查端子的一例。
第一高速通信端子组122包括位于沿行方向排列配置的恒压端子组133和检查端子组126的边102侧的区域且端子安装面101的边105侧的区域中的多个端子110。即，在端子安装面101中，检查端子组126所包含的端子110-14M～110-18M中的至少任意一个在与Y方向平行的方向上位于存储器操作端子组121与第一高速通信端子组122之间。
具体而言，第一高速通信端子组122包括位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-13L～114-18L中的端子110-13L～110-18L、和位于端子安装区域114-13K～114-18K中的端子110-13K～110-18K。
而且，第一高速通信端子组122所包含的多个端子110中的端子110-18K、110-18L与作为端子安装面101的外周之一的边105相邻而设置。即，第一高速通信端子组122所包含的端子110-13L～110-18L、110-13K～110-18K中的端子110-18K、110-18L与端子安装面101的外周相邻而设置，详细而言，第一高速通信端子组122所包含的端子110-13L～110-18L、110-13K～110-18K中的端子110-18K、110-18L与端子安装面101的边105相邻而设置。
在此，端子110-18K、110-18L分别与端子安装面101的边105相邻而设置是指：在安装端子110-18K、110-18L的端子安装区域114-18K、114-18L与端子安装面101的边105之间不存在能够设置端子110的端子安装区域114，具体而言是指端子110-18K、110-18L中的至少任意一个是设置于端子安装面101上的多个端子110中位于最靠近边105的位置处的端子，端子110-18K、110-18L中的至少任意一个所处的端子安装区域114是设置于端子安装面101上的多个端子安装区域114中位于最靠近边105的位置处的端子安装区域。
而且，在第一高速通信端子组122所包含的多个端子110中，分别被输入在高速通信控制器31所包含的USB通信控制器31a与外部电路3之间传输的依据USB通信标准的多个信号作为高速通信信号HC。此外，第一高速通信端子组122也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
在此，第一高速通信端子组122所包含的端子110-13K～110-18K、110-13L～110-18L是多个高速通信端子的一例，端子110-18K、110-18L的至少一个是第二高速通信端子的一例，第一高速通信端子组122是高速通信端子组的一例。
CPU输入输出端子组131包括位于第一高速通信端子组122的边102侧的区域中的多个端子110。具体而言，CPU输入输出端子组131包括分别位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-13G～114-18G、114-13H～114-18H、114-13J～114-18J中的端子110-13G～110-18G、110-13H～110-18H、110-13J～110-18J。此外，CPU输入输出端子组131也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
并且，在CPU输入输出端子组131所包含的多个端子110中，分别被传输了输入CPU10的控制信号以及从CPU10输出至半导体装置1外部的信号。
电源端子组132包括位于第一高速通信端子组122及CPU输入输出端子组131的边104侧的区域中的多个端子110。具体而言，电源端子组132包括分别位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-7G～114-12G、114-7H～114-12H、114-7J～114-12J、114-7K～114-12K、114-7L～114-12L、114-7M～114-12M中的端子110-7G～110-12G、110-7H～110-12H、110-7J～110-12J、110-7K～110-12K、110-7L～110-12L、110-7M～110-12M。
并且，在电源端子组132所包含的多个端子110中，分别被输入作为半导体装置1电源电压的电压VDD以及作为半导体装置1的基准电位的电压VSS。
第一低速通信端子组124包括位于CPU输入输出端子组131的边102侧的区域且端子安装面101的边105侧的区域中的多个端子110。具体而言，第一低速通信端子组124包括位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-17A、114-18A、114-17B、114-18B、114-17C、114-18C、114-17D、114-18D、114-17E、114-18E、114-17F、114-18F中的端子110-17A、110-18A、110-17B、110-18B、110-17C、110-18C、110-17D、110-18D、110-17E、110-18E、110-17E、110-17F、110-18F。
并且，在第一低速通信端子组124所包含的多个端子110中，分别被输入在低速通信控制器32所包含的UART通信控制器32a与外部电路3之间传输的依据UART通信标准的多个信号作为低速通信信号LC。此外，第一低速通信端子组124也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
第二高速通信端子组123包括位于电源端子组132和CPU输入输出端子组131的边102侧的区域且第一低速通信端子组124的边104侧的区域中的多个端子110。具体而言，第二高速通信端子组123包括分别位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-11A～114-16A、114-11B～114-16B、114-11C～114-16C、114-11D～114-16D、114-11E～114-16E、114-11F～114-16F中的端子110-11A～110-16A、110-11B～110-16B、110-11C～110-16C、110-11D～110-16D、110-11E～110-11E、110-11E～110-11F～110-16F。
因此，如图4所示，在端子安装面101上，检查端子组126所包含的端子110-14M～110-18M中的端子110-14M沿着Y方向位于存储器操作端子组121与第二高速通信端子组123之间。即，包含用于向高速通信控制器31所包含的PCIe通信控制器31b输入高速通信信号HC的多个端子110的第二高速通信端子组123是高速通信端子组的另一例。
并且，在第二高速通信端子组123所包含的多个端子110中，分别被输入在高速通信控制器31所包含的PCIe通信控制器31b与外部电路3之间传输的依据PCIe通信标准的多个信号作为高速通信信号HC。此外，第二高速通信端子组123也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
第二低速通信端子组125包括位于电源端子组132的边102侧的区域且第二高速通信端子组123的边104侧的区域中的多个端子110。具体而言，第二低速通信端子组125包括分别位于安装区域112所包含的多个端子安装区域114中的端子安装区域114-7A～114-10A、114-7B～114-10B、114-7C～114-10C、114-7D～114-10D、114-7E～114-10E、114-7F～114-10F中的端子110-7A～110-10A、110-7B～110-10B、110-7C～110-10C、110-7D～110-10D、110-7E～110-10E、110-7F～110-10F。
并且，在第二低速通信端子组125所包含的多个端子110中，分别被输入在低速通信控制器32所包含的I2C通信控制器32b与外部电路3之间传输的依据I2C通信标准的多个信号作为低速通信信号LC。此外，第二低速通信端子组125也可以包括保持为基于电压VDD的恒定电压的端子110、以及保持为作为接地电位的电压VSS的端子110。
如上所述，在设置有多个端子110的端子安装面101中，检查端子组126所包含的端子110-14M～110-18M中的至少一个位于存储器操作端子组121与第一高速通信端子组122之间，检查端子组126所包含的端子110-14M～110-18M分别与存储器操作端子组121所包含的多个端子110中的端子110-14N～110-18N的各个、以及第一高速通信端子组122所包含的多个端子110中的端子110-14L～110-18L的各个相邻而设置。
在此，存储器操作端子组121所包含的多个端子110中与端子110-14M～110-18M中的任意一个相邻的端子110-14N～110-18N中的任意一个是第一存储器操作端子的一例，第一高速通信端子组122所包含的多个端子110中与端子110-14M～110-18M中的任意一个相邻的端子110-14L～110-18L中的任意一个是第一高速通信端子的一例。
另外，输入存储器操作端子组121的存储器控制信号MC是第一信号的一例，输入第一高速通信端子组122的高速通信信号HC是第二信号的一例。而且，恒压端子组133所包含的多个端子110中位于存储器操作端子组121与第一高速通信端子组122之间的端子110-13M是第一恒压端子的一例，端子110-13M中传输的电压VSS是第一电压的一例。
1.4半导体装置中的端子配置与电路配置的关系
接着，对端子安装面101中的多个端子110的配置与设置于IC芯片60上的电路的配置之间的关系进行说明。图5是表示IC芯片60中的电路配置的一例的图。此外，图5中示出从端子安装面101侧观察半导体装置1时的IC芯片60的电路配置。另外，在图5中，用虚线示出端子安装面101以及设置于端子安装面101上的端子110。
如图5所示，IC芯片60包含边62、63和边64、65，其中，边62、63沿着与X方向平行的方向延伸，并在与Y方向平行的方向上相对而配置，边64、65沿着与Y方向平行的方向延伸，并在与X方向平行的方向上相对而配置。而且，边64与边62、63两者交叉，边65与边62、63两者交叉。即，IC芯片60呈以边62～65为外周而构成的大致矩形状。而且，IC芯片60以边62位于端子安装面101的边102侧、边63位于端子安装面101的边103侧、边64位于端子安装面101的边104侧、边65位于端子安装面101的边105侧的方式安装在包括端子安装面101的印刷配线板100上。
在IC芯片60中，设置有包括上述CPU10、存储器控制器20、USB通信控制器31a、PCIe通信控制器31b、UART通信控制器32a、I2C通信控制器32b以及调试电路40的多个电路。此外，IC芯片60上也可以设置上述电路以外的电路。
存储器控制器20位于IC芯片60的边63侧的区域，并沿着与边63平行的方向延伸。即，在IC芯片60中，存储器控制器20位于相比IC芯片60的边62更靠近边63的位置处，并沿着边63配置。另外，如上所述，IC芯片60以边63位于端子安装面101的边103侧的方式安装在印刷配线板100上。因此，也可以说存储器控制器20在1C芯片60中位于端子安装面101的边103附近的区域中。换言之，在半导体装置1中，存储器控制器20设置于存储器控制器20与边103之间的最短距离比存储器控制器20与边102之间的最短距离短的位置处。
在此，如上所述，包括被输入在外部存储器组2所包含的存储单元电路与存储器控制器20之间传输的存储器控制信号MC的多个端子110的存储器操作端子组121也位于端子安装面101的边103附近的区域中。因此，能够缩短被输入存储器控制信号MC并将存储器操作端子组121与存储器控制器20电连接的配线的配线长度。由此，配线阻抗对于存储器控制器20与外部存储器组2之间传输的存储器控制信号MC造成影响的可能性降低，被传输的存储器控制信号MC的信号精度提高。
调试电路40在IC芯片60中位于存储器控制器20的边62侧的区域且IC芯片60的边65侧的区域中。即，在IC芯片60中，调试电路40位于相比IC芯片60的边64更靠近边65的位置处。另外，如上所述，IC芯片60以边65位于端子安装面101的边105侧的方式安装在印刷配线板100上。因此，也可以说调试电路40在IC芯片60中位于端子安装面101的边105附近的区域。换言之，在半导体装置1中，调试电路40设置在调试电路40与边105之间的最短距离比调试电路40与边104之间的最短距离短的位置处。
在此，如上所述，包括传输在仿真电路4与调试电路40之间传输的数据信号Di、Do的多个端子110的检查端子组126也位于端子安装面101的边105附近的区域。因此，能够缩短传输数据信号Di、Do并将检查端子组126与调试电路40电连接的配线的配线长度。由此，配线阻抗对于调试电路40与仿真电路4之间传输的数据信号Di、Do造成影响的可能性降低，被传输的数据信号Di、Do的信号精度提高。
USB通信控制器31a在IC芯片60中位于调试电路40的边62侧的区域且IC芯片60的边65侧的区域中。即，在IC芯片60中，USB通信控制器31a位于存储器控制器20的边62侧的区域且相比IC芯片60的边64更靠近边65的区域中。另外，如上所述，IC芯片60以边62位于端子安装面101的边102侧、边63位于端子安装面101的边103侧、边65位于端子安装面101的边105侧的方式安装于印刷配线板100上。因此，也可以说USB通信控制器31a在IC芯片60中位于存储器控制器20的边102侧的区域且端子安装面101的边105附近的区域中。换言之，在半导体装置1中，USB通信控制器31a设置于与边102相对而配置的边103与存储器控制器20之间的最短距离比边103与USB通信控制器31a之间的最短距离短，且USB通信控制器31a与边105之间的最短距离比USB通信控制器31a与边104之间的最短距离短的位置处。
在此，如上所述，包括被输入在外部电路3与USB通信控制器31a之间传输的高速通信信号HC的多个端子110的第一高速通信端子组122也位于端子安装面101的边105附近的区域中。因此，能够缩短用于传输高速通信信号HC，并将第一高速通信端子组122与USB通信控制器31a电连接的配线的配线长度。由此，配线阻抗对于USB通信控制器31a与外部电路3之间传输的高速通信信号HC造成影响的可能性降低，被传输的高速通信信号HC的信号精度提高。
CPU10位于IC芯片60中USB通信控制器31a的边62侧的区域且IC芯片60的边65侧的区域中。即，在IC芯片60中，CPU10位于相比IC芯片60的边64更靠近边65的位置处。另外，如上所述，IC芯片60以边65位于端子安装面101的边105侧的方式安装在印刷配线板100上。因此，也可以说CPU10在IC芯片60中位于端子安装面101的边105附近的区域中。换言之，在半导体装置1中，CPU10设置于CPU10与边105之间的最短距离比CPU10与边104之间的最短距离短的位置处。
在此，如上所述，包括被输入输入CPU10的信号或者从CPU10输出的信号的多个端子110的CPU输入输出端子组131也位于端子安装面101的边105附近的区域中。因此，如上所述，能够缩短传输被输入CPU10的信号或者从CPU10输出的信号，并将CPU输入输出端子组131与CPU10电连接的配线的配线长度。由此，配线阻抗对于输入CPU10的信号或者从CPU10输出的信号造成影响的可能性降低，从而被传输的输入CPU10的信号或者从CPU10输出的信号的信号精度提高。
UART通信控制器32a在IC芯片60中位于CPU10的边62侧的区域中，而且位于IC芯片60的边65侧且IC芯片60的边62侧的区域中。即，在1C芯片60中，UART通信控制器32a位于相比IC芯片60的边64更靠近边65，且相比边63更靠近边62的位置处。另外，如上所述，IC芯片60以边65位于端子安装面101的边105侧、边62位于端子安装面101的边102侧的方式安装在印刷配线板100上。因此，也可以说UART通信控制器32a在IC芯片60中位于端子安装面101的边105附近的区域且端子安装面101的边102附近的区域中。换言之，在半导体装置1中，UART通信控制器32a设置在UART通信控制器32a与边105之间的最短距离比UART通信控制器32a与边104之间的最短距离短的位置，且UART通信控制器32a与边102之间的最短距离比UART通信控制器32a与边103之间的最短距离短的位置处。
在此，如上所述，包括被输入在外部电路3与UART通信控制器32a之间传输的低速通信信号LC的多个端子110的第一低速通信端子组124也位于端子安装面101的边105附近且端子安装面101的边102附近的区域中。因此，能够缩短传输低速通信信号LC，并将第一低速通信端子组124与UART通信控制器32a电连接的配线的配线长度。由此，配线阻抗对于UART通信控制器32a与外部电路3之间传输的低速通信信号LC造成影响的可能性降低，从而被传输的低速通信信号LC的信号精度提高。
PCIe通信控制器31b位于IC芯片60的边62侧的区域中，而且在IC芯片60中位于CPU的边62侧的区域且UART通信控制器32a的边64侧的区域中。即，在1C芯片60中，PCIe通信控制器31b位于相比IC芯片60的边63更靠近边62的位置处。另外，如上所述，IC芯片60以边62位于端子安装面101的边102侧的方式安装在印刷配线板100上。因此，也可以说PCIe通信控制器31b在IC芯片60中位于端子安装面101的边102附近的区域中。换言之，在半导体装置1中，PCIe通信控制器31b被设置在PCIe通信控制器31b与边102之间的最短距离比PCIe通信控制器31b与边103之间的最短距离短的位置处。
在此，如上所述，包括被输入在外部电路3与PCIe通信控制器31b之间传输的高速通信信号HC的多个端子110的第二高速通信端子组123也位于端子安装面101的边102附近的区域中。因此，能够缩短传输高速通信信号HC，并将第二高速通信端子组123与PCIe通信控制器31b电连接的配线的配线长度。由此，配线阻抗对于PCIe通信控制器31b与外部电路3之间传输的高速通信信号HC造成影响的可能性降低，从而被传输的高速通信信号HC的信号精度提高。
I2C通信控制器32b位于IC芯片60的边62侧的区域中，而且在IC芯片60中位于PCIe通信控制器31b的边64侧的区域中。即，在IC芯片60中，I2C通信控制器32b位于相比IC芯片60的边63更靠近边62的位置处。另外，如上所述，IC芯片60以边62位于端子安装面101的边102侧的方式安装在印刷配线板100上。因此，也可以说I2C通信控制器32b在IC芯片60中位于端子安装面101的边102附近的区域中。换言之，在半导体装置1中，I2C通信控制器32b设置在I2C通信控制器32b与边102之间的最短距离比I2C通信控制器32b与边103之间的最短距离短的位置处。
在此，如上所述，包括被输入在外部电路3与I2C通信控制器32b之间传输的低速通信信号LC的多个端子110的第二低速通信端子组125也位于端子安装面101的边102附近的区域中。因此，能够缩短传输低速通信信号LC，并将第二低速通信端子组125与I2C通信控制器32b电连接的配线的配线长度。由此，配线阻抗对于I2C通信控制器32b与外部电路3之间传输的低速通信信号LC造成影响的可能性降低，从而被传输的低速通信信号LC的信号精度提高。
1.5作用效果
在以上说明的本实施方式的半导体装置1中，在包括传输在外部存储器群2与存储器控制器20之间传输的存储器控制信号MC的多个端子110的存储器操作端子组121，与向能够高速通信的高速通信控制器31所包含的USB通信控制器31a传输高速通信信号HC的第一高速通信端子组122之间，配置有检查端子组126所包含的多个端子110。该检查端子组126包括用于进行半导体装置1的调试的多个端子110。即，检查端子组126所包含的多个端子110在执行半导体装置1的调试时，传输电压值变动的规定的信号。
另一方面，在不执行半导体装置1的调试，而且在外部存储器组2与存储器控制器20之间传输的存储器控制信号MC被传输至存储器操作端子组121时，或者，向高速通信控制器31所包含的USB通信控制器31a输入或输出的高速通信信号HC在第一高速通信端子组122中传输时，以电压VSS或电压VDD保持为恒定的电压值。
即，检查端子组126所包含的多个端子110，在执行半导体装置1的调试时作为被输入用于执行该调试的信号的端子110发挥功能，在向存储器操作端子组121及第一高速通信端子组122传输各种信号时，作为用于降低在存储器操作端子组121与第一高速通信端子组122之间相互传输的信号相互干扰的可能性的屏蔽端子发挥功能。因此，能够降低半导体装置1中安装有多个端子110的端子安装面101的面积增大的可能性，并且，能够降低在设置于半导体装置1的端子安装面101上的多个端子110中传输的信号相互干扰的可能性。
尤其是在本实施方式的半导体装置1中，通过使检查端子组126所包含的多个端子110位于传输高速通信信号HC的多个端子110与传输存储器控制信号MC的多个端子110之间，从而能够进一步提高半导体装置1的可靠性，其中，高速通信信号HC是输入产生高频噪声的可能性大的高速通信控制器31、或者从高速通信控制器31输出的信号，存储器控制信号MC用于读出或写入用于执行包含CPU10的半导体装置1的控制中的各种处理的信息。
另外，在本实施方式的半导体装置1中，除了检查端子组126所包含的多个端子之外，以恒定的电压值供给电压VSS的多个端子110也位于存储器操作端子组121与第一高速通信端子组122之间。由此，能够进一步降低在设置于半导体装置1的端子安装面101上的多个端子110中传输的信号相互干扰的可能性。
尤其是，在本实施方式的半导体装置1中，在用于提高半导体装置1的可靠性的特征性位置上设置有端子110。作为用于提高半导体装置1的可靠性的一个方法，也考虑到将半导体装置1的内部电路配置于特征性位置上。但是，即使在为了提高半导体装置1的可靠性而将内部电路设置于特征性位置上的情况下，在输入半导体装置1的各种信号在端子110附近相互干扰时，也难以充分提高半导体装置1的可靠性。相对于此，在本实施方式的半导体装置1中，由于在特征性位置上设置有端子110，因而相对于输入半导体装置1或从半导体装置1输出，能够降低端子110附近的相互干扰。因此，能够提高输入半导体装置1的信号的可靠性，由此能够提高半导体装置1中的信号的可靠性。即，在本实施方式的半导体装置1中，通过在用于提高半导体装置1的可靠性的特征性位置上设置端子110，从而实现了提高半导体装置1中的信号的可靠性。
1.6端子安装区域的见解
在上述第一实施方式的半导体装置1中，对与安装区域112所包含的呈格子状配置的端子安装区域114相对应地配置多个端子110的情况进行了说明，但安装区域112和端子安装区域114也可以以设置于端子安装面101上的多个端子110的配置为基准确定。
图6是用于对根据设置于端子安装面101上的多个端子110的配置确定安装区域112和端子安装区域114的情况进行说明的图。此外，在图6所示的例子中，处于表示根据设置于端子安装面101上的多个端子110的配置确定安装区域112和端子安装区域114时的具体例的关系，例示了在一部分的端子安装区域114中未配置端子110的情况。另外，在图6中，为了与第一实施方式的半导体装置1进行区分，将端子安装面101称为端子安装面101a，将边102、103、104、105分别称为边102a、103a、104a、105a。进而，在图6中，使用如图所示相互正交的x方向、y方向及z方向进行说明。
如图6所示，端子安装面101a上配置有多个端子110。而且，在沿着边102a从边104a朝向边105a的行方向上通过至少一个端子110的虚拟线与在沿着边104a从边102a朝向边103a的列方向上通过至少一个端子110的虚拟线交叉的交叉点相当于端子安装区域114。
具体而言，在图6所示的端子110的配置的一例中，能够得到沿着边102a的方向上的18根虚拟线和沿着边104a的方向上的18根虚拟线。因此，在图6所示的端子110的配置的一例的情况下，在端子安装面101a上产生共计324个交叉点。即，在图6所示的端子110的配置的一例的情况下，端子安装面101a包括呈格子状配置的合计324个端子安装区域114。
而且，由合计324个虚拟线交叉的交叉点中最接近边102a与边104a交叉的点的交叉点、最接近边104a与边103a交叉的点的交叉点、最接近边103a与边105a交叉的点的交叉点、以及最接近边105a与边102a交叉的点的交叉点包围的区域相当于安装区域112。
如上所述，即使是根据设置于端子安装面101上的多个端子110的配置确定的安装区域112和端子安装区域114，也能够达到与图3～图5所示的安装区域112以及在端子安装区域114配置有多个端子110时相同的作用效果。
2.第二实施方式
接着，使用图7对第二实施方式中的半导体装置1的构成进行说明。图7是表示将利用第二实施方式的半导体装置1中的多个端子110传输的信号分配给各端子110时的一例的图。
如图7所示，在第二实施方式的半导体装置1中，在检查端子组126所包含的多个端子110与存储器操作端子组121所包含的多个端子110之间，配置有保持为恒定电压的恒压端子组133所包含的多个端子110，在检查端子组126所包含的多个端子110与第一高速通信端子组122所包含的多个端子110之间，配置有保持为恒定电压的恒压端子组133所包含的多个端子110。
具体而言，如图7所示，在存储器操作端子组121所包含的端子110-14N～110-18N与检查端子组126所包含的端子110-14L～110-18L之间，配置有电压值保持恒定为电压VSS的恒压端子组133所包含的端子110-14M～110-18M，在第一高速通信端子组122所包含的端子110-14J～110-18J与检查端子组126所包含的端子110-14L～110-18L之间，配置有电压值保持恒定为电压VSS的恒压端子组133所包含的端子110-14K～110-18K。
由此，在存储器操作端子组121和第一高速通信端子组122中传输各种信号的情况下，能够增加作为屏蔽部件发挥功能的保持为恒定电压值的多个端子110的数量，其中，该屏蔽部件用于降低存储器操作端子组121与第一高速通信端子组122之间相互传输的信号发生干扰的可能性。即，能够进一步降低存储器操作端子组121与第一高速通信端子组122之间相互传输的信号发生干扰的可能性。
在此，图7所示的端子110-14L～110-18L是第二实施方式中的多个检查端子的一例，包括端子110-14J～110-18J的第一高速通信端子组122所包含的多个端子是第二实施方式中的多个高速通信端子的一例，保持为恒定电压值的恒压端子组133所包含的端子110-14M～110-18M的任意一个是第二恒压端子的一例，端子110-14K～110-18K的任意一个是第三恒压端子的一例。而且，端子110-14M～110-18M所保持的电压VSS是第二电压的一例，端子110-14K～110-18K所保持的电压VSS是第三电压的一例。
3.第三实施方式
接着，使用图8对第三实施方式的半导体装置1的构成进行说明。图8是表示将利用第二实施方式的半导体装置1中的多个端子110传输的信号分配给各端子110时的一例的图。
如图8所示，在第三实施方式的半导体装置1中，在位于端子安装面101上的安装区域112内的一些端子安装区域114中未安装端子110。即使是这样的半导体装置1，由于在包括传输在外部存储器群2与存储器控制器20之间传输的存储器控制信号MC的多个端子110的存储器操作端子组121、与向能够高速通信的高速通信控制器31所包含的USB通信控制器31a传输高速通信信号HC的第一高速通信端子组122之间，配置有检查端子组126所包含的多个端子110，从而也能够实现与第一实施方式的半导体装置1相同的作用效果。
以上，对实施方式及变形例进行了说明，但本发明并不限于这些实施方式，能够在不脱离其主旨的范围内以各种方式实施。例如，也可以将上述实施方式适当地组合。
本发明包括与实施方式中说明的构成实质上相同的构成(例如，功能、方法以及结果相同的构成、或者目的及效果相同的构成)。另外，本发明包括将实施方式中说明的构成的非本质部分置换后的构成。另外，本发明包括实现与实施方式中说明的构成相同的作用效果的构成或者能够实现相同目的的构成。另外，本发明包含对实施方式中说明的构成附加公知技术后的构成。
从上述的实施方式以及变形例可以导出以下的内容。
半导体装置的一方式具备：存储器控制器；CPU；高速通信控制器；存储器操作端子组，包括用于输入在外部存储器组与所述存储器控制器之间传输的第一信号的多个存储器操作端子；高速通信端子组，包括用于向所述高速通信控制器输入第二信号的多个高速通信端子；检查端子组，包括用于获取来自所述CPU的信息并进行调试的多个检查端子；以及端子安装面，所述存储器操作端子组、所述高速通信端子组以及所述检查端子组设置于所述端子安装面，在所述端子安装面上，所述多个检查端子中的第一检查端子位于所述存储器操作端子组与所述高速通信端子组之间。
根据该半导体装置，在包括传输在外部存储器群与存储器控制器之间传输的存储器控制信号的多个存储器操作端子的存储器操作端子组、与包括用于向高速通信控制器输入第二信号的多个高速通信端子的高速通信端子组之间，配置有检查端子组所包含的多个检查端子的任意一个。这样的检查端子组在执行调试时传输电压值变动的规定信号，在不执行半导体装置的调试时保持为恒定的电压值。即，检查端子组所包含的多个检查端子在执行半导体装置的调试时作为被输入用于执行该调试的信号的端子发挥功能，在不执行半导体装置1的调试时作为用于减少端子间的信号的相互干扰的屏蔽端子发挥功能。如以上那样，检查端子组所包含的检查端子兼作为用于执行调试的端子和屏蔽端子，由此能够降低半导体装置中安装多个端子的端子安装面的面积增大的可能性，并且能够降低在设置于半导体装置的端子安装面上的多个端子中传输的信号相互干扰的可能性。
在所述液体喷出装置的一方式中，也可以是：具备电压值保持恒定为第一电压的第一恒压端子；所述第一恒压端子位于所述存储器操作端子组与所述高速通信端子组之间。
根据该半导体装置，通过在存储器操作端子组与高速通信端子组之间配置保持为恒定的电压值的第一恒压端子，从而除了检查端子组所包含的多个检查端子以外，第一恒压端子也作为屏蔽端子发挥功能。因此，能够进一步降低在设置于半导体装置的端子安装面上的多个端子中传输的信号相互干扰的可能性。
在所述液体喷出装置的一方式中，也可以是：所述第一电压为接地电位。
在所述液体喷出装置的一方式中，也可以是：具备电压值保持恒定为第二电压的第二恒压端子；所述第二恒压端子位于所述存储器操作端子组与所述第一检查端子之间。
根据该半导体装置，通过在存储器操作端子组与检查端子组之间具有多个保持为恒定电压值的端子，能够进一步降低在设置于半导体装置的端子安装面上的多个端子中传输的信号相互干扰的可能性。
在所述液体喷出装置的一方式中，也可以是：具备电压值保持恒定为第三电压的第三恒压端子；所述第三恒压端子位于所述高速通信端子组与所述第一检查端子之间。
根据该半导体装置，通过在高速通信端子组与检查端子组之间具有多个保持为恒定电压值的端子，能够进一步降低在设置于半导体装置的端子安装面上的多个端子中传输的信号相互干扰的可能性。
在所述液体喷出装置的一方式中，也可以是：所述第一检查端子与所述多个存储器操作端子中的第一存储器操作端子以及所述多个高速通信端子中的第一高速通信端子相邻而设置。
在所述液体喷出装置的一方式中，也可以是：所述多个存储器操作端子中的第二存储器操作端子与所述端子安装面的外周相邻而设置。
在所述液体喷出装置的一方式中，也可以是：所述多个高速通信端子中的第二高速通信端子与所述端子安装面的外周相邻而设置。
在所述液体喷出装置的一方式中，也可以是：所述端子安装面包括第一边和与所述第一边交叉的第二边；所述多个高速通信端子中的第二高速通信端子与所述第一边相邻而设置，所述多个存储器操作端子中的第二存储器操作端子与所述第二边相邻而设置。
在所述液体喷出装置的一方式中，也可以是：所述端子安装面包括：与所述第一边相对而设置的第三边、和与所述第二边相对而设置的第四边；所述高速通信控制器与所述第一边之间的最短距离比所述高速通信控制器与所述第三边之间的最短距离短；所述存储器控制器与所述第二边之间的最短距离比所述存储器控制器与所述第四边之间的最短距离短；所述第二边与所述存储器控制器之间的最短距离比所述第二边与所述高速通信控制器之间的最短距离短。
根据该半导体装置，能够缩短经由存储器操作端子组输入的第一信号传输至存储器控制器的配线长度、输入高速通信端子组的第二信号传输至高速通信控制器的配线长度。因此，配线阻抗等对第一信号和第二信号造成影响的可能性降低。因此，能够进一步提高半导体装置1的可靠性。
在所述液体喷出装置的一方式中，也可以是：所述第一检查端子、所述多个检查端子中的第二检查端子、以及所述多个检查端子中的第三检查端子在所述端子安装面上排列设置。
在所述液体喷出装置的一方式中，也可以是：所述第一检查端子是输入用于作为所述调试而执行JTAG的信号的端子。
在所述液体喷出装置的一方式中，也可以是：所述高速通信控制器以5GHz以上的频率进行通信。
根据该半导体装置，能够降低在设置于半导体装置的端子安装面上的多个端子中传输的信号相互干扰的可能性，因此，即使在高速通信控制器以5GHz以上的频率进行通信的情况下，也能够提高半导体装置1的可靠性。
在所述液体喷出装置的一方式中，也可以是：所述高速通信控制器包括控制USB通信的USB通信控制器。
在所述液体喷出装置的一方式中，也可以是：所述高速通信控制器包括控制PCIe通信的PCIe通信控制器。
在所述液体喷出装置的一方式中，也可以是：所述CPU具有多个核心，包括安装64比特以上的指令集的微架构，并以1.6GHz以上的频率进行驱动。
在所述液体喷出装置的一方式中，也可以是：所述CPU的内部具有浮点运算处理部。
根据该半导体装置，由于CPU在内部具有浮点运算处理部，因此，与该浮点运算处理部设置于外部时相比，能够减少所经由的电路块数。由此，能够降低CPU处理大数据时的功耗，并且能够高速地进行动作。因此，能够降低半导体装置的功耗，并实现动作的高速化。

Claims (17)

1.一种半导体装置，其特征在于，具备：
存储器控制器；
CPU；
高速通信控制器；
存储器操作端子组，包括用于输入在外部存储器组与所述存储器控制器之间传输的第一信号的多个存储器操作端子；
高速通信端子组，包括用于向所述高速通信控制器输入第二信号的多个高速通信端子；
检查端子组，包括用于获取来自所述CPU的信息并进行调试的多个检查端子；以及
端子安装面，所述存储器操作端子组、所述高速通信端子组以及所述检查端子组设置于所述端子安装面，
在所述端子安装面上，所述多个检查端子中的第一检查端子位于所述存储器操作端子组与所述高速通信端子组之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置具备电压值保持恒定为第一电压的第一恒压端子，
所述第一恒压端子位于所述存储器操作端子组与所述高速通信端子组之间。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第一电压为接地电位。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述半导体装置具备电压值保持恒定为第二电压的第二恒压端子，
所述第二恒压端子位于所述存储器操作端子组与所述第一检查端子之间。
5.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述半导体装置具备电压值保持恒定为第三电压的第三恒压端子，
所述第三恒压端子位于所述高速通信端子组与所述第一检查端子之间。
6.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第一检查端子与所述多个存储器操作端子中的第一存储器操作端子以及所述多个高速通信端子中的第一高速通信端子相邻而设置。
7.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述多个存储器操作端子中的第二存储器操作端子与所述端子安装面的外周相邻而设置。
8.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述多个高速通信端子中的第二高速通信端子与所述端子安装面的外周相邻而设置。
9.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述端子安装面包括第一边和与所述第一边交叉的第二边，
所述多个高速通信端子中的第二高速通信端子与所述第一边相邻而设置，
所述多个存储器操作端子中的第二存储器操作端子与所述第二边相邻而设置。
10.根据权利要求9所述的半导体装置，其特征在于，
所述端子安装面包括：与所述第一边相对而设置的第三边和与所述第二边相对而设置的第四边，
所述高速通信控制器与所述第一边之间的最短距离比所述高速通信控制器与所述第三边之间的最短距离短，
所述存储器控制器与所述第二边之间的最短距离比所述存储器控制器与所述第四边之间的最短距离短，
所述第二边与所述存储器控制器之间的最短距离比所述第二边与所述高速通信控制器之间的最短距离短。
11.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第一检查端子、所述多个检查端子中的第二检查端子以及所述多个检查端子中的第三检查端子在所述端子安装面上排列设置。
12.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述第一检查端子是供用于作为所述调试而执行联合测试行动组的信号输入的端子。
13.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述高速通信控制器以5GHz以上的频率进行通信。
14.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述高速通信控制器包括控制USB通信的USB通信控制器。
15.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述高速通信控制器包括控制外围设备互连通信的外围设备互连通信控制器。
16.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述CPU具有多个核心，包括安装64比特以上的指令集的微架构，并以1.6GHz以上的频率进行驱动。
17.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述CPU的内部具有浮点运算处理部。
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