CN113285006A - 发光二极管芯片及其制造方法 - Google Patents
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Abstract
本公开提供了一种发光二极管芯片及其制造方法，属于半导体技术领域。发光二极管芯片还包括位于P型半导体层上的多个出光调节组件，多个出光调节组件呈阵列布置在P型半导体层上，且每个出光调节组件的结构均相同，每个出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线，多个透光墙沿氧化铟锡单元的周向间隔布置，每根第一控制导线的一端均与一个透光墙连接，第一控制导线用于接收第一控制信号，并将第一控制信号传递至透光墙，第一控制信号用于改变透光墙内的电场大小，以调节透光墙的透光性。该LED芯片可以控制发光二极管芯片侧面的出光方向，使得显示屏幕达到用户希望的显示角度，提高用户的使用体验，避免显示信息泄漏。
Description
技术领域
本公开涉及半导体技术领域，特别涉及一种发光二极管芯片及其制造方法。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是一种能发光的半导体器件。通过采用不同的半导体材料和结构，LED能够覆盖从紫外到红外的全色范围，已经被广泛地应用在显示、装饰、通讯等经济生活中。
当前手机等个人电子产品的显示屏幕正在逐步采用LED显示平面。目前的LED芯片都是直接发光来形成显示画面，发光的视角可以达到160度左右，各个方向没有差异。但是没有差异的显示画面会使得用户周围的人员也可以清晰的看到用户屏幕上的信息，从而产生信息泄漏风险。
发明内容
本公开实施例提供了一种发光二极管芯片及其制造方法，可以根据用户的需要，控制发光二极管芯片侧面的出光方向，使得显示屏幕达到用户希望的显示角度，提高用户的使用体验，避免显示信息泄漏。所述技术方案如下：
一方面，本公开实施例提供了一种发光二极管芯片，所述发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、绝缘层和N型电极；所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述衬底的表面上；所述P型半导体层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在凹槽内的所述N型半导体层上，
所述发光二极管芯片还包括位于所述P型半导体上的多个出光调节组件，所述多个出光调节组件呈阵列布置在所述P型半导体上，且每个所述出光调节组件的结构均相同，每个所述出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线，所述多个透光墙沿所述氧化铟锡单元的周向间隔布置，每根所述第一控制导线的一端均与一个所述透光墙连接，所述第一控制导线用于接收第一控制信号，并将所述第一控制信号传递至所述透光墙，所述第一控制信号用于改变所述透光墙内的电场大小，以调节所述透光墙的透光性；
所述绝缘层铺设在所述凹槽内、所述N型电极上，以及所述P型半导体层和所述多个出光调节组件上，所述绝缘层为氧化硅层。
可选地，所述透光墙包括本体和位于所述本体的最靠近所述氧化铟锡单元的一面上的调节层，所述本体为氧化硅本体，所述调节层包括依次层叠的第一氧化铟锡层、氧化镍层和第二氧化铟锡层，所述第一氧化铟锡层与所述本体接触。
可选地，所述发光二极管芯片包括n个所述出光调节组件，每个所述出光调节组件均包括m个所述透光墙；
所述发光二极管芯片还包括m个第一控制焊点，m个所述第一控制焊点均布置在所述绝缘层上，所述绝缘层上开设有多个延伸至m个所述透光墙上的连通孔；
所述多根第一控制导线分为m类，每类所述第一控制导线均包括n根第一控制导线，第mi类的n根所述第一控制导线的一端均与第mi个所述第一控制焊点连接，1≤i≤m，第mi类的n根所述第一控制导线的另一端穿过对应的所述连通孔分别与n个所述出光调节组件中位于同一方向上的n个所述透光墙连接。
可选地，每个所述出光调节组件均包括沿所述氧化铟锡单元的周向等距离间隔设置的四个透光墙。
可选地，所述发光二极管芯片还包括多个发光导引组件，所述多个发光导引组件均布置在所述绝缘层上，且所述多个发光导引组件与所述多个出光调节组件一一对应，每个所述出光调节组件的正上方均设有一个所述发光导引组件；
所述发光导引组件包括不透光本体、多个透光单元和多根第二控制导线，所述不透光本体上开设有多个延伸至所述绝缘层的通孔，多个所述通孔包括一个第一通孔和沿所述第一通孔的周向间隔设置的多个第二通孔，所述第一通孔和所述第二通孔内均设有所述透光单元，每根所述第二控制导线的一端均与一个所述透光单元连接，所述第二控制导线用于接收第二控制信号，并将所述第二控制信号传递至所述透光单元，所述第二控制信号用于改变所述透光单元内的电场大小，以调节所述透光单元的透光性。
可选地，所述透光单元包括依次层叠的第三氧化铟锡层、氧化镍层和第四氧化铟锡层，所述第三氧化铟锡层与所述绝缘层接触。
可选地，所述发光二极管芯片包括n个所述发光导引组件，每个所述发光导引组件上均开设有a个所述通孔；
所述发光二极管芯片还包括a个第二控制焊点，a个所述第二控制焊点均布置在所述绝缘层上；
所述多根第二控制导线分为b类，每类所述第二控制导线均包括n根第二控制导线，第bk类的n根所述第二控制导线的一端均与第bk个所述第二控制焊点连接，1≤k≤b，第bk类的n根所述控制导线的另一端分别与n个所述发光导引组件中位于同一方向上的所述通孔中的n个所述透光单元连接。
可选地，每个所述不透光本体上均开设有八个所述第二通孔，八个所述第二通孔沿所述第一通孔的周向等距间隔设置。
另一方面，提供了一种发光二极管芯片的制造方法，所述制造方法包括：
在衬底上依次生长N型半导体层、有源层和P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述P型半导体层上形成多个出光调节组件，所述多个出光调节组件呈阵列布置在所述P型半导体上，且每个所述出光调节组件的结构均相同，每个所述出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线，所述多个透光墙沿所述氧化铟锡单元的周向间隔布置，每根所述第一控制导线的一端均与一个所述透光墙连接，所述第一控制导线用于接收第一控制信号，并将所述第一控制信号传递至所述透光墙，所述第一控制信号用于改变所述透光墙内的电场大小，以调节所述透光墙的透光性；
在所述凹槽内的所述N型半导体层上形成N型电极；
在所述凹槽内和所述N型电极上，以及所述P型半导体层和所述多个出光调节组件上形成绝缘层，所述绝缘层为氧化硅层。
可选地，所述制造方法包括：
在所述绝缘层上形成多个发光导引组件，所述多个发光导引组件与所述多个出光调节组件一一对应，每个所述出光调节组件的正上方均设有一个所述发光导引组件；所述发光导引组件包括不透光本体、多个透光单元和多根第二控制导线，所述不透光本体上开设有多个延伸至所述绝缘层的通孔，多个所述通孔包括一个第一通孔和沿所述第一通孔的周向间隔设置的多个第二通孔，所述第一通孔和所述第二通孔内均设有所述透光单元，每根所述第二控制导线的一端均与一个所述透光单元连接，所述第二控制导线用于接收第二控制信号，并将所述第二控制信号传递至所述透光单元，所述第二控制信号用于改变所述透光单元内的电场大小，以调节所述透光单元的透光性。
本公开实施例提供的技术方案带来的有益效果是：
通过在P型层上形成阵列布置的多个出光调节组件，可以保证多个出光调节组件均匀分布在P型层上。其中，每个出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线。氧化铟锡单元可以作为P型电极，当发光二极管芯片通电后，电子和空穴在有源层进行辐射复合发光，并从各个氧化铟锡单元出光。多个透光墙沿氧化铟锡单元的周向间隔布置，且每个透光墙均与一根第一控制导线连接，当第一控制导线接收到外部发送的第一控制信号后，可以将第一控制信号传递至透光墙，从而改变透光墙内的电场大小，以调节透光墙的透光性。在具体使用时，可以根据用户需要发送不同的第一控制信号，以调整每个氧化铟锡单元周向的多个透光墙的透光性，从而对发光二极管芯片的侧面出光方向进行控制，使发光二级管芯片具有较好的显示方向性，进而使显示屏幕能够达到用户希望的显示角度，降低用户周围的人员从用户侧面看到用户屏幕上的信息的可能性，提高用户的使用体验，避免显示信息泄漏。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种发光二极管芯片的结构示意图；
图2是本公开实施例提供的一种发光二极管芯片的部分结构俯视图；
图3是本公开实施例提供的一个出光调节组件的结构示意图；
图4至图7是本公开实施例提供的第一控制导线与焊点的连接示意图；
图8是本公开实施例提供的另一种发光二极管芯片的结构示意图；
图9是本公开实施例提供的一种发光导引组件的正视图；
图10是本公开实施例提供的一种发光导引组件的俯视图；
图11是本公开实施例提供的一种发光二极管芯片的制造方法流程图；
图12是本公开实施例提供的另一种发光二极管芯片的制造方法流程图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
图1是本公开实施例提供的一种发光二极管芯片的结构示意图，如图1所示，发光二极管芯片包括衬底1、N型半导体层2、有源层3、P型半导体层4、绝缘层5和N型电极6。N型半导体层2、有源层3和P型半导体层4依次层叠在衬底1的表面上。P型半导体层4上设有延伸至N型半导体层2的凹槽，N型电极6设置在凹槽内的N型半导体层2上。
发光二极管芯片还包括位于P型半导体层4上的多个出光调节组件7。绝缘层5铺设在凹槽内、N型电极6上，以及P型半导体层4和多个出光调节组件7上，绝缘层5为氧化硅层。
图2是本公开实施例提供的一种发光二极管芯片的部分结构俯视图，如图2所示，多个出光调节组件7呈阵列布置在P型半导体层4上，且每个出光调节组件7的结构均相同。每个出光调节组件7均包括氧化铟锡(Indium tin oxide，ITO)单元71、多个透光墙72和多根第一控制导线73。多个透光墙72沿ITO单元71的周向间隔布置。每根第一控制导线73的一端均与一个透光墙72连接，第一控制导线73用于接收第一控制信号，并将第一控制信号传递至透光墙72，第一控制信号用于改变透光墙72内的电场大小，以调节透光墙72的透光性。
本公开实施例通过在P型层上形成阵列布置的多个出光调节组件，可以保证多个出光调节组件均匀分布在P型层上。其中，每个出光调节组件均包括ITO单元、多个透光墙和多根第一控制导线。ITO单元可以作为P型电极，当发光二极管芯片通电后，电子和空穴在有源层进行辐射复合发光，并从各个ITO单元出光。多个透光墙沿ITO单元的周向间隔布置，且每个透光墙均与一根第一控制导线连接，当第一控制导线接收到外部发送的第一控制信号后，可以将第一控制信号传递至透光墙，从而改变透光墙内的电场大小，以调节透光墙的透光性。在具体使用时，可以根据用户需要发送不同的第一控制信号，以调整每个ITO单元周向的多个透光墙的透光性，从而对发光二极管芯片的侧面出光方向进行控制，使发光二级管芯片具有较好的显示方向性，进而使显示屏幕能够达到用户希望的显示角度，降低用户周围的人员从用户侧面看到用户屏幕上的信息的可能性，提高用户的使用体验，避免显示信息泄漏。
示例性地，结合图1和图2可知，本公开实施例提供的ITO单元71为圆柱形，透光墙72均为长方体。
可选地，各个ITO单元71的直径均相同，每个ITO单元71的直径均为10～12um。若ITO单元71的直径过大，会导分辨率下降，若ITO单元71的直径过小，又会导致制作成本上升。
可选地，各个ITO单元71的高度为50～100nm。若ITO单元71的高度过高，会导致侧面出光的亮度较暗，若ITO单元71的高度过低，又会导致电压偏高，使得器件功耗较大。
可选地，多个透光墙72的高度均大于等于其围绕的ITO单元71的高度，以保证对每个ITO单元71的侧向出光控制。
图3是本公开实施例提供的一个出光调节组件的结构示意图，如图3所示，透光墙72包括本体721和位于本体721的最靠近ITO单元71的一面上的调节层722。本体721为氧化硅本体，调节层722包括依次层叠的第一ITO层722a、氧化镍层722b和第二ITO层722c，第一ITO层722a与本体721接触。
其中，本体721采用氧化硅本体，一方面，氧化硅材料的结构强度好，因此氧化硅本体可以作为基础支撑结构，对调节层进行支撑。另一方面，氧化硅为透明材料，保证透光墙72的透光效果。而调节层722则为调节透光墙72的透光性的主要作用层。具体为，调节层两侧的两个ITO层具有导电性，在接收到外部发送的第一控制信号后，两个ITO层之间的电场会发生变化。在不同的控制信号的作用下，两个ITO层之间的电场强度也会不断变化，使得两个ITO层之间的氧化镍层中的极性分子重构。由于氧化镍整体呈现黑色，当其的极性分子重构后，氧化镍整体呈现的颜色也会变浅，从而可以使得透光墙72整体的透光性发生改变。
示例性地，当第一ITO层722a和第二ITO层722c之间的电场强度为1mV/um时，透光墙72的透光性最好。当第一ITO层722a和第二ITO层722c的电场强度为0时，透光墙72的透光性最差。其中，透光墙72的透光性越好，发出的光就越多。
可选地，本体721的厚度为2～3um。若本体721的厚度过厚，则会造成亮度损失。若本体721的厚度过薄，又会导致本体的强度不足，不足以起到支撑效果。
第一ITO层722a和第二ITO层722c的厚度相等，第一ITO层722a和第二ITO层722c的厚度均为10～15nm。若ITO层的厚度过厚，则会造成亮度损失。若ITO层的厚度过薄，又会导致电压较高。
可选地，氧化镍层722b的厚度为300～500nm。若氧化镍层722b的厚度过厚，则会导致所需电场较高。若氧化镍层722b的厚度过薄，又会导致透光性的调节效果不明显。
需要说明的是，本公开实施例中上述所说的本体721、第一ITO层722a、氧化镍层722b和第二ITO层722c的厚度均为沿外延片的横截面方向上的厚度。而本公开实施例所描述的其它层的厚度均为沿外延片的层叠方向上的厚度。
可选地，参见图2，发光二极管芯片包括n个出光调节组件7，每个出光调节组件7均包括m个透光墙72。
发光二极管芯片还包括m个第一控制焊点81，m个第一控制焊点81均布置在绝缘层5上。绝缘层5上开设有多个延伸至m个透光墙72上的连通孔(图中未示出)。
多根第一控制导线73分为m类，每类第一控制导线73均包括n根第一控制导线，第mi类的n根第一控制导线的一端均与第mi个第一控制焊点连接，1≤i≤m，第mi类的n根第一控制导线的另一端穿过对应的连通孔分别与n个出光调节组件7中位于同一方向上的n个透光墙连接。
示例性地，将图2中位于各个ITO单元71的最左侧的透光墙72的透光性设置为最好，将各个ITO单元71周围的其它三个透光墙的透光性设置为最差，这样，就可以使芯片的左侧面获得更好的发光效果。
图4至图7是本公开实施例提供的第一控制导线与焊点的连接示意图，如图4至7所示，图4至图7中示例性地示出了发光二极管芯片均包括24个出光调节组件7，每个出光调节组件7均包括沿ITO单元71的周向等距离间隔设置的四个透光墙72。即n＝24，m＝4。
四个透光墙72分别设置在ITO单元71的四周。此时只需分别控制四个透光墙72的透光性，即可使得芯片从指定方向出光。
示例性地，图4至图7中的四个透光墙72包括第一透光墙72a、第二透光墙72b、第三透光墙72c和第四透光墙72d。则对应地，第一控制导线73也可以分成四类。
参见图4，图4中示出的24个出光调节组件7中的24个第一透光墙72a均位于同一方向上，即均位于ITO单元71的左侧。24个第一透光墙72a均通过第m1类第一控制导线73a与第m1个第一控制焊点81a连接。
参见图5，图5中示出的24个出光调节组件7中的24个第二透光墙72b均位于同一方向上。24个第二透光墙72b均通过第m2类第一控制导线73b与第m2个第一控制焊点81b连接。
参见图6，图6中示出的24个出光调节组件7中的24个第三透光墙72c均位于同一方向上。24个第三透光墙72c均通过第m3类第一控制导线73c与第m3个第一控制焊点81c连接。
参见图7，图7中示出的24个出光调节组件7中的24个第四透光墙72d均位于同一方向上。24个第四透光墙72d均通过第m4类第四控制导线73d与第m4个第一控制焊点81d连接。
在具体使用时，发光二极管芯片可以通过多个第一控制焊点焊接到PCB板上，用户可以根据自身需求控制PCB板上的控制器，由控制器发送第一控制信号至各类第一控制焊点81，然后经过各类第一控制导线73传递至对应的透光墙72，以完成对透光墙透光性的调节。
上述实现方式中，发光二极管芯片包括四个第一控制焊点81。参见图2，在本公开实施例中，发光二极管芯片还可以包括设置在绝缘层5上的两个驱动电流输入焊点82，用于为发光二极管提供驱动电流，使得发光二极管发光。两个驱动电流输入焊点82中的一个与N型电极6电连接，另一个与多个ITO单元71电连接。
可选地，在本公开实施例中，各个不同类型的焊点，均为Cr/Al/Ti/Al/Ti/Au层叠结构。其中，第一个Cr层的厚度为20nm，第二个Al层的厚度为1000nm，第三个Ti层的厚度为20nm，第四个Al层的厚度为1000nm，第五个Ti层的厚度为100nm，第六个Au层的厚度为1000nm。Ti层可以起到黏附作用，Al层可以起到反射作用，Au层作为焊接层，可以通过焊料将芯片固定在电路板上。
可选地，参见图1，发光二极管芯片还包括设置在绝缘层5上的保护层8，保护层8为氧化硅层，厚度为400～600nm，如500nm。通过设置保护层可以避免外延片被空气中的氧气和水蒸气腐蚀。
可选地，衬底1为蓝宝石衬底。
可选地，N型半导体层2为N型掺杂的GaN，有源层3包括交替层叠的InGaN层和GaN层，P型半导体层4为P型掺杂的GaN。
可选地，参见图1，发光二极管芯片还包括设置在绝缘层5上的保护层8，保护层8为氧化硅层，厚度为400～600nm，如500nm。通过设置保护层可以避免外延片被空气中的氧气和水蒸气腐蚀。
图8是本公开实施例提供的另一种发光二极管芯片的结构示意图，如图8所示，该实施例提供的发光二极管芯片与图1所示的发光二极管的区别仅在于，该发光二极管芯片还包括多个发光导引组件9，多个发光导引组件9均布置在绝缘层5上，且多个发光导引组件9与多个出光调节组件7一一对应。每个出光调节组件7的正上方均设有一个发光导引组件9。
图9是本公开实施例提供的一种发光导引组件的正视图，如图9所示，发光导引组件9包括不透光本体91、多个透光单元92和多根第二控制导线93。不透光本体91上开设有多个延伸至绝缘层5的通孔。
图10是本公开实施例提供的一种发光导引组件的俯视图，如图10所示，多个通孔包括一个第一通孔91a和沿第一通孔91a的周向间隔设置的多个第二通孔91b。第一通孔91a和第二通孔91b内均设有透光单元92，每根第二控制导线93的一端均与一个透光单元92连接。第二控制导线93用于接收第二控制信号，并将第二控制信号传递至透光单元92，第二控制信号用于改变透光单元92内的电场大小，以调节透光单元92的透光性。
可选地，每个第一通孔91a的直径与对应的ITO单元的直径相同。
本公开实施例通过在绝缘层上进一步形成与多个出光调节组件一一对应的多个发光导引组件，可以进一步对每个ITO单元正向发出的光进行控制。其中，每个光导引组件均包括不透光本体、多个透光单元和多根第二控制导线不透光本体可以起到遮光的作用，使得每个ITO单元正向发出的光能够被遮挡。多个透光单元分别设置在不透光本体的第一通孔或者第二通孔中，且每个透光单元均与一根第二控制导线连接，当第二控制导线接收到外部发送的第二控制信号后，可以将第二控制信号传递至透光单元，从而改变透光单元内的电场大小，以调节透光单元的透光性。在具体使用时，可以根据用户需要发送不同的第二控制信号，以调整每个通孔内的透光单元的透光性，从而对发光二极管芯片的正面出光方向进行控制，使发光二级管芯片具有较好的显示方向性，进而使显示屏幕能够达到用户希望的显示角度，降低用户周围的人员看到用户屏幕上的信息的可能性，提高用户的使用体验，避免显示信息泄漏。
可选地，不透光本体91为钛金属材料制成。参见图9可知，不透光本体92为圆柱形。
可选地，透光单元92包括依次层叠的第三ITO层921、氧化镍层922和第四ITO层923，第三ITO层921与绝缘层5接触。
其中，透光单元92的透光性调节的原理与透光墙72相同。透光单元92两侧的两个ITO层具有导电性，在接收到外部发送的第二控制信号后，两个ITO层之间的电场会发生变化。在不同的控制信号的作用下，两个ITO层之间的电场强度也会不断变化，使得两个ITO层之间的氧化镍层中的极性分子重构。由于氧化镍整体呈现黑色，当其的极性分子重构后，氧化镍整体呈现的颜色也会变浅，从而可以使得透光单元92整体的透光性发生改变。
示例性地，当第三ITO层921和第四ITO层923之间的电场强度为1mV/um时，透光单元92的透光性最好。当第三ITO层921和第四ITO层923的电场强度为0时，透光单元92的透光性最差。其中，透光单元92的透光性越好，发出的光就越多。
可选地，不透光本体91的厚度为5～6um。若不透光本体91的厚度过厚，则会导致成本上升。若不透光本体91的厚度过薄，又会导致不透光本体91的强度不足。
第三ITO层921和第四ITO层923的厚度相等，第三ITO层921和第四ITO层923的厚度均为10～15nm。若ITO层的厚度过厚，则造成亮度损失。若ITO层的厚度过薄，又会导致电压较高。
可选地，氧化镍层922的厚度为300～500nm。若氧化镍层922的厚度过厚，则会导致所需电场较高。若氧化镍层922的厚度过薄，又会透光性的调节效果不明显。
可选地，发光二极管芯片包括n个发光导引组件9，每个发光导引组件9上均开设有a个通孔。
发光二极管芯片还包括a个第二控制焊点83，a个第二控制焊点83均布置在绝缘层5上；
多根第二控制导线93分为b类，每类第二控制导线93均包括n根第二控制导线，第bk类的n根第二控制导线93的一端均与第bk个第二控制焊点83连接，1≤k≤b，第bk类的n根控制导线93的另一端分别与n个发光导引组件9中位于同一方向上的通孔中的n个透光单元92连接。
在具体使用时，发光二极管芯片可以通过多个第二控制焊点焊接到PCB板上，用户可以根据自身需求控制PCB板上的控制器，由控制器发送第二控制信号至各类第二控制焊点83，然后经过各类第二控制导线93传递至对应的透光单元92，以完成对透光单元92透光性的调节。其中，可以在手机屏幕上设置控制按键，用户可以通过手机屏幕上的控制按键触发控制器发送各个控制信号。
可选地，参见图10，每个不透光本体91上均开设有八个第二通孔，八个第二通孔沿第一通孔的周向等距间隔设置。
图11是本公开实施例提供的一种发光二极管芯片的制造方法流程图，用于制造如图11所示的发光二极管芯片，如图11所示，该制造方法包括：
步骤201、在衬底上依次生长N型半导体层、有源层和P型半导体层。
可选地，该步骤201可以包括：
采用金属有机化合物化学气相沉淀(英文：Metal-organic Chemical VaporDeposition，简称：MOCVD)技术在衬底上依次生长N型半导体层、有源层和P型半导体层。
步骤202、在P型半导体层上开设延伸至N型半导体层的凹槽。
可选地，该步骤202可以包括：
采用光刻技术在P型半导体层上形成图形化光刻胶；
采用感应耦合等离子体刻蚀(英文：Inductively Coupled Plasma，简称：ICP)技术在P型半导体层上开设延伸至N型半导体层的凹槽；其中，刻蚀深度可以为5um。
步骤203、在P型半导体层上形成多个出光调节组件。
其中，多个出光调节组件呈阵列布置在P型半导体上，且每个出光调节组件的结构均相同，每个出光调节组件均包括ITO单元和沿ITO单元的周向间隔设置的多个透光墙和多根第一控制导线，每根第一控制导线的一端均与一个透光墙连接，第一控制导线用于接收第一控制信号，并将第一控制信号传递至透光墙，第一控制信号用于改变透光墙内的电场大小，以调节透光墙的透光性。
在本公开实施例中，可以采用蒸镀的方式在P型半导体层上形成多个ITO单元。
其中，透光墙包括本体和位于本体的最靠近ITO单元的一面上的调节层。本体721为氧化硅本体，调节层包括依次层叠的第一ITO层、氧化镍层和第二ITO层，第一ITO层与本体接触。
在本公开实施例中，可以采用以下方式形成多个透光墙：
采用PECVD的方式在P型半导体层上形成氧化硅本体，然后再采用湿法刻蚀的方式去除不需要的氧化硅本体，以在P型半导体层上形成多个围绕各个ITO单元设置的氧化硅本体；
采用蒸镀的方式在氧化硅本体的最靠近ITO单元的一面上形成第一ITO层；
采用溅射的方式在第一ITO层上形成氧化镍层；
采用蒸镀的方式在氧化镍层上形成第二ITO层。
其中，在形成上述第一ITO层、氧化镍层和第二ITO层时，可以使得金属源于芯片呈一定角度设置，以保证各个层能够形成在氧化硅本体的侧面上。上述实现方式均为本领域的常规技术手段，本公开在此不再赘述。
步骤204、在凹槽内的N型半导体层上形成N型电极。
可选地，该步骤204可以包括：
采用光刻技术在P型半导体层上形成负性光刻胶；
采用蒸发技术在负性光刻胶、凹槽内的N型半导体层上形成电极材料；
去除负性光刻胶、以及负性光刻胶上的电极材料，凹槽内的N型半导体层上的电极材料形成N型电极。
其中，N型电极为AuGe层，或者，N型电极包括依次层叠的Cr层、Al层、Cr层、Ti层、Al层。
步骤205、在凹槽内和N型电极上，以及P型半导体层和多个出光调节组件上形成绝缘层。
其中，绝缘层为氧化硅层。
示例性地，可以采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积)法形成保护层。
图12是本公开实施例提供的另一种发光二极管芯片的制造方法流程图，用于制造如图12所示的发光二极管芯片，如图12所示，该制造方法包括：
步骤301、在衬底上依次生长N型半导体层、有源层和P型半导体层；
步骤302、在P型半导体层上开设延伸至N型半导体层的凹槽；
步骤303、在P型半导体层上形成多个出光调节组件。
其中，多个出光调节组件呈阵列布置在P型半导体上，且每个出光调节组件的结构均相同，每个出光调节组件均包括ITO单元和沿ITO单元的周向间隔设置的多个透光墙和多根第一控制导线，每根第一控制导线的一端均与一个透光墙连接，第一控制导线用于接收第一控制信号，并将第一控制信号传递至透光墙，第一控制信号用于改变透光墙内的电场大小，以调节透光墙的透光性；
步骤304、在凹槽内的N型半导体层上形成N型电极；
步骤305、在凹槽内和N型电极上，以及P型半导体层和多个出光调节组件上形成绝缘层。
其中，绝缘层为氧化硅层。
步骤306、在绝缘层上形成多个发光导引组件。
其中，多个发光导引组件与多个出光调节组件一一对应，每个出光调节组件的正上方均设有一个发光导引组件。
发光导引组件包括不透光本体、多个透光单元和多根第二控制导线，不透光本体上开设有多个延伸至绝缘层的通孔，多个通孔包括一个第一通孔和沿第一通孔的周向间隔设置的多个第二通孔，第一通孔和第二通孔内均设有透光单元，每根第二控制导线的一端均与一个透光单元连接，第二控制导线用于接收第二控制信号，并将第二控制信号传递至透光单元，第二控制信号用于改变透光单元内的电场大小，以调节透光单元的透光性。
在本公开实施例中，可以采用溅射的方式在绝缘层上形成多个钛金属的不透光本体。然后再干刻去除不需要的不透光本体，以在P型半导体层上形成与多个ITO单元一一对应的多个不透光本体，同时，在每个不透光本体上刻蚀出第一通孔和多个第二通孔。
其中，透光单元包括第三ITO层、氧化镍层和第四ITO层，第三ITO层与绝缘层接触。
在本公开实施例中，可以采用蒸镀的方式形成第三ITO层和第四ITO层，在。采用溅射的方式形成氧化镍层。此为本领域的常规技术手段，本公开在此不再赘述。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种发光二极管芯片，所述发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、绝缘层和N型电极；所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述衬底的表面上；所述P型半导体层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在凹槽内的所述N型半导体层上，其特征在于：
所述发光二极管芯片还包括位于所述P型半导体层上的多个出光调节组件，所述多个出光调节组件呈阵列布置在所述P型半导体层上，且每个所述出光调节组件的结构均相同，每个所述出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线，所述多个透光墙沿所述氧化铟锡单元的周向间隔布置，每根所述第一控制导线的一端均与一个所述透光墙连接，所述第一控制导线用于接收第一控制信号，并将所述第一控制信号传递至所述透光墙，所述第一控制信号用于改变所述透光墙内的电场大小，以调节所述透光墙的透光性；
所述绝缘层铺设在所述凹槽内、所述N型电极上，以及所述P型半导体层和所述多个出光调节组件上，所述绝缘层为氧化硅层。
2.根据权利要求1所述的发光二极管芯片，其特征在于，所述透光墙包括本体和位于所述本体的最靠近所述氧化铟锡单元的一面上的调节层，所述本体为氧化硅本体，所述调节层包括依次层叠的第一氧化铟锡层、氧化镍层和第二氧化铟锡层，所述第一氧化铟锡层与所述本体接触。
3.根据权利要求2所述的发光二极管芯片，其特征在于，所述发光二极管芯片包括n个所述出光调节组件，每个所述出光调节组件均包括m个所述透光墙；
所述发光二极管芯片还包括m个第一控制焊点，m个所述第一控制焊点均布置在所述绝缘层上，所述绝缘层上开设有多个延伸至m个所述透光墙上的连通孔；
所述多根第一控制导线分为m类，每类所述第一控制导线均包括n根第一控制导线，第mi类的n根所述第一控制导线的一端均与第mi个所述第一控制焊点连接，1≤i≤m，第mi类的n根所述第一控制导线的另一端穿过对应的所述连通孔分别与n个所述出光调节组件中位于同一方向上的n个所述透光墙连接。
4.根据权利要求1所述的发光二极管芯片，其特征在于，每个所述出光调节组件均包括沿所述氧化铟锡单元的周向等距离间隔设置的四个透光墙。
5.根据权利要求1至4任一项所述的发光二极管芯片，其特征在于，所述发光二极管芯片还包括多个发光导引组件，所述多个发光导引组件均布置在所述绝缘层上，且所述多个发光导引组件与所述多个出光调节组件一一对应，每个所述出光调节组件的正上方均设有一个所述发光导引组件；
所述发光导引组件包括不透光本体、多个透光单元和多根第二控制导线，所述不透光本体上开设有多个延伸至所述绝缘层的通孔，多个所述通孔包括一个第一通孔和沿所述第一通孔的周向间隔设置的多个第二通孔，所述第一通孔和所述第二通孔内均设有所述透光单元，每根所述第二控制导线的一端均与一个所述透光单元连接，所述第二控制导线用于接收第二控制信号，并将所述第二控制信号传递至所述透光单元，所述第二控制信号用于改变所述透光单元内的电场大小，以调节所述透光单元的透光性。
6.根据权利要求5所述的发光二极管芯片，其特征在于，所述透光单元包括依次层叠的第三氧化铟锡层、氧化镍层和第四氧化铟锡层，所述第三氧化铟锡层与所述绝缘层接触。
7.根据权利要求6所述的发光二极管芯片，其特征在于，所述发光二极管芯片包括n个所述发光导引组件，每个所述发光导引组件上均开设有a个所述通孔；
所述发光二极管芯片还包括a个第二控制焊点，a个所述第二控制焊点均布置在所述绝缘层上；
所述多根第二控制导线分为b类，每类所述第二控制导线均包括n根第二控制导线，第bk类的n根所述第二控制导线的一端均与第bk个所述第二控制焊点连接，1≤k≤b，第bk类的n根所述控制导线的另一端分别与n个所述发光导引组件中位于同一方向上的所述通孔中的n个所述透光单元连接。
8.根据权利要求5所述的发光二极管芯片，其特征在于，每个所述不透光本体上均开设有八个所述第二通孔，八个所述第二通孔沿所述第一通孔的周向等距间隔设置。
9.一种发光二极管芯片的制造方法，其特征在于，所述制造方法包括：
在衬底上依次生长N型半导体层、有源层和P型半导体层；
在所述P型半导体层上开设延伸至所述N型半导体层的凹槽；
在所述P型半导体层上形成多个出光调节组件，所述多个出光调节组件呈阵列布置在所述P型半导体上，且每个所述出光调节组件的结构均相同，每个所述出光调节组件均包括氧化铟锡单元、多个透光墙和多根第一控制导线，所述多个透光墙沿所述氧化铟锡单元的周向间隔布置，每根所述第一控制导线的一端均与一个所述透光墙连接，所述第一控制导线用于接收第一控制信号，并将所述第一控制信号传递至所述透光墙，所述第一控制信号用于改变所述透光墙内的电场大小，以调节所述透光墙的透光性；
在所述凹槽内的所述N型半导体层上形成N型电极；
在所述凹槽内和所述N型电极上，以及所述P型半导体层和所述多个出光调节组件上形成绝缘层，所述绝缘层为氧化硅层。
10.根据权利要求9所述的制造方法，其特征在于，所述制造方法包括：
在所述绝缘层上形成多个发光导引组件，所述多个发光导引组件与所述多个出光调节组件一一对应，每个所述出光调节组件的正上方均设有一个所述发光导引组件；所述发光导引组件包括不透光本体、多个透光单元和多根第二控制导线，所述不透光本体上开设有多个延伸至所述绝缘层的通孔，多个所述通孔包括一个第一通孔和沿所述第一通孔的周向间隔设置的多个第二通孔，所述第一通孔和所述第二通孔内均设有所述透光单元，每根所述第二控制导线的一端均与一个所述透光单元连接，所述第二控制导线用于接收第二控制信号，并将所述第二控制信号传递至所述透光单元，所述第二控制信号用于改变所述透光单元内的电场大小，以调节所述透光单元的透光性。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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