CN113270383A - 芯片组件及其制作方法 - Google Patents
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Abstract
本申请实施例公开了一种芯片组件及其制作方法。该芯片组件包括芯片和柔性电路板FPC；芯片的顶面设置有芯片焊盘；FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，第二基材层的底面贴合于第一基材层的顶面，第一铜箔层的底面贴合于第二基材层的顶面；第二基材层具有镂空的开口，芯片位于第二基材层的开口内，芯片的底面通过粘接层贴合于第一基材层的顶面；芯片焊盘与第一铜箔层电连接；其中，第一铜箔层被制成与芯片焊盘一一对应的导电线路。本申请实施例提供的芯片组件具有小型化、轻薄化的特点，并且制造成本较低。
Description
技术领域
本申请实施例涉及芯片组装技术领域，尤其涉及一种芯片组件及其制作方法。
背景技术
随着电子产品日益朝着小型化的方向发展，电子产品的内部结构也变得更加紧凑。目前，在半导体行业内，大多采用Wire Bonding(引线键合)的工艺来实现芯片与FPC(Flexible Printed Circuit，柔性电路板)之间的电气连接，但是这种加工方式既不利于缩小芯片组件的尺寸，也会导致芯片组件的制造成本十分高昂。
发明内容
本申请实施例提供一种芯片组件及其制作方法，可以在实现芯片组件的小型化、轻薄化的同时，降低芯片组件的制造成本。
第一方面，本申请实施例提供一种芯片组件，包括：芯片和柔性电路板FPC；所述芯片的顶面设置有芯片焊盘；所述FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，所述第二基材层的底面贴合于所述第一基材层的顶面，所述第一铜箔层的底面贴合于所述第二基材层的顶面；所述第二基材层具有镂空的开口，所述芯片位于所述第二基材层的开口内，所述芯片的底面通过粘接层贴合于所述第一基材层的顶面；所述芯片焊盘与所述第一铜箔层电连接；其中，所述第一铜箔层被制成与所述芯片焊盘一一对应的导电线路。
通过在第二基材层上设置镂空的开口，并将芯片放置于该开口中，可以使芯片的底面直接贴合在第一基材层的顶面上，从而有效减小了芯片组件的厚度；另外，直接利用FPC自身叠层中的第一铜箔层与芯片焊盘电连接，则不需要使用昂贵的金线和DB(DieBond)机，也不需要在芯片焊盘与FPC焊盘之间设置接合线而占据额外的空间，从而能够显著减小芯片组件的尺寸，同时降低芯片组件的制造成本。
可选地，所述芯片焊盘的表面镀有一层镍金。
可选地，所述芯片焊盘的顶部印刷有导电粘结层，所述芯片焊盘通过所述导电粘结层与所述第一铜箔层电连接。
可选地，所述导电粘结层的顶面与所述第二基材层的顶面位于同一水平高度。
可选地，所述FPC进一步包括：第三基材层和第二铜箔层；所述第三基材层的底面压合于所述第一铜箔层的顶面，所述第二铜箔层的底面压合于所述第三基材层的顶面。
可选地，所述第三基材层、所述第二铜箔层具有镂空的开口；所述第三基材层、所述第二铜箔层的开口与所述第二基材层的开口尺寸相同，并且位于所述第二基材层的开口的正上方。
可选地，所述芯片的边缘与所述第二基材层的开口的边缘之间存在间距。
可选地，所述芯片的边缘与所述第二基材层的开口的边缘之间的间距大于0.17mm。
可选地，所述FPC进一步包括：补强层；所述补强层的顶面贴合于所述第一基材层的底面。
可选地，由所述第一铜箔层制成的与所述芯片焊盘一一对应的导电线路位于所述芯片的有源区AA之外。
第二方面，本申请实施例提供一种芯片组件的制作方法，用于将芯片与柔性电路板FPC电连接，所述芯片的顶面设置有芯片焊盘，所述FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，所述方法包括：
将所述第二基材层的底面贴合于所述第一基材层的顶面，并在所述第二基材层设置镂空的开口；将所述芯片的底面通过粘接层贴合于所述第一基材层的顶面，并将所述芯片设置于所述第二基材层的开口内；将所述第一铜箔层的底面贴合于所述第二基材层的顶面；将所述第一铜箔层制成与所述芯片焊盘一一对应的导电线路，使所述芯片焊盘与所述第一铜箔层电连接。
利用FPC自身叠层中的第一铜箔层代替传统引线键合工艺中的接合线以实现芯片与FPC之间的电连接，不但有利于芯片组件的小型化，并且能够显著降低芯片组件的制造成本；通过在第二基材层上设置镂空的开口，将芯片的底面直接贴合于第一基材层的顶面，有利于进一步实现芯片组件的轻薄化；另外，所述芯片组件的制作方法中采用的工艺均可以整版批量作业，制作效率较高。
可选地，在所述将所述第一铜箔层的底面贴合于所述第二基材层的顶面之前，将所述芯片焊盘的表面镀一层镍金。
可选地，在所述将所述芯片焊盘的表面镀一层镍金之后，在所述芯片焊盘的顶部采用钢网印刷工艺印刷导电粘结层；所述导电粘结层用于使所述芯片焊盘与所述第一铜箔层电连接。
可选地，将所述导电粘结层的顶面与所述第二基材层的顶面设置于同一水平高度。
可选地，在所述将所述第一铜箔层制成与所述芯片焊盘一一对应的导电线路之后，在所述第一铜箔层的顶面一侧，压合第三基材层和第二铜箔层；将所述第三基材层的底面压合于所述第一铜箔层的顶面；将所述第二铜箔层的底面压合于所述第三基材层的顶面。
可选地，在所述第三基材层、所述第二铜箔层设置镂空的开口；设置所述第三基材层、所述第二铜箔层的开口与所述第二基材层的开口尺寸相同，并且位于所述第二基材层的开口的正上方。
可选地，使所述芯片的边缘与所述第二基材层的开口的边缘之间存在间距。
可选地，设置所述芯片的边缘与所述第二基材层的开口的边缘之间的间距大于0.17mm。
可选地，所述FPC进一步包括补强层，所述方法进一步包括：将所述补强层的顶面贴合于所述第一基材层的底面。
可选地，将由所述第一铜箔层制成的与所述芯片焊盘一一对应的导电线路设置于所述芯片的有源区AA之外。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定。下面的描述涉及附图时，不同附图中的相同数字表示相同或相似的要素。除非有特别申明，附图中的图不构成比例限制。
图1为本申请实施例提供的一种芯片组件的截面示意图；
图2为图1所示的芯片组件的俯视结构示意图；
图3为本申请实施例提供的另一种芯片组件的截面示意图；
图4为图3所示的芯片组件的俯视结构示意图；
图5为本申请实施例提供的又一种芯片组件的截面示意图；
图6为本申请实施例提供的一种芯片组件的制作方法的工艺流程示意图；
图7为本申请实施例提供的一种芯片组件的制作方法的加工步骤示意图。
具体实施方式
下面将结合附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。
本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
除非在本申请的上下文中清楚地说明了指定的顺序，否则可与指定的顺序不同地执行在此描述的处理步骤，即，可以以指定的顺序执行每个步骤、基本上同时执行每个步骤、以相反的顺序执行每个步骤，或者以不同的顺序执行每个步骤。
另外，“第一”、“第二”等术语仅用于区别类似的对象，而不能理解为指示或暗示相对重要性，或者隐含地指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
如图1和图2所示，分别为本申请实施例提供的一种芯片组件的截面示意图和俯视结构示意图。芯片组件10包括：柔性电路板FPC 100和芯片101；芯片101的顶面设置有芯片焊盘102，FPC 100包括层叠设置的第一基材层103、第二基材层104和第一铜箔层105；具体的，芯片101可以为半导体裸片(die)，第一基材层103和第二基材层104可以为聚酰亚胺(Polyimide，PI)层；在芯片101的顶面，可以按阵列方式设置多个芯片焊盘102。第二基材层104的底面贴合于第一基材层103的顶面；第一铜箔层105的底面贴合于第二基材层104的顶面；第二基材层104具有镂空的开口104a，芯片101位于第二基材层104的开口104a内，并且芯片101的底面通过粘接层107贴合于第一基材层103的顶面；芯片焊盘102与第一铜箔层105电连接，其中，第一铜箔层105被制成与芯片焊盘102一一对应的导电线路。
具体的，第二基材层104的底面可以通过导电胶106贴合于第一基材层103的顶面。粘接层107可以为DB胶层或者晶片粘结薄膜(Die Attach Film，DAF)层。关于第一铜箔层105与第二基材层104的结合方式，可以通过表面组装技术(Surface Mounted Technology，SMT)将第一铜箔层105贴合于第二基材层104的顶面，例如，可以利用热压机将第一铜箔层105与第二基材层104压合在一起；或者，可以将第一铜箔层105与第二基材层104通过一层透明胶粘合在一起。第一基材层和第二基材层的厚度最薄可以为0.05mm，因此有利于实现芯片组件的轻薄化。
本申请实施例提供的芯片组件利用FPC自身叠层中的第一铜箔层实现了FPC与芯片之间的电连接，由于不需要采用引线键合(Wire Bonding)等传统的芯片封装工艺，所以不用额外设置接合线来进行芯片焊盘与FPC焊盘之间的电连接，更无需为了保证接合线的结构和性能的稳定而增加芯片外部封装材料的体积，并且通过对第二基材层进行开窗，使得芯片的底面能够直接贴合于第一基材层的顶面，从而实现了芯片组件的小型化和轻薄化；另外，传统的引线键合工艺中所采用的接合线通常为金线，而本申请实施例提供的芯片组件不需要使用昂贵的金线和DB机，所以相比之下能够显著降低成本。
当芯片焊盘102的材质为铝时，为了增强芯片焊盘102与第一铜箔层105之间的电气互联性，可以在芯片焊盘102的表面采用化学方式镀一层镍金108，以避免因铝在空气中发生氧化，形成不导电的氧化铝膜，进而影响芯片焊盘102与第一铜箔层105之间的电气连接性能。具体的，镍金层的厚度可约为2μm。
芯片焊盘102可以通过导电粘结层109电连接至第一铜箔层105，其中，导电粘结层109的材质可以为锡膏、银浆或者导电银胶等。导电粘结层109可以通过钢网印刷工艺印刷在芯片焊盘102的顶部，印刷后通过高温加热使导电粘结层109固化，以使芯片焊盘102与第一铜箔层105更加紧密地粘合，进而实现更稳定的电气连接。
进一步地，通过调节第二基材层104的厚度、将芯片101贴合(DB)在第一基材层103的顶面时的压力或者粘接材料、导电粘结材料的用量等，可以使得导电粘结层109的顶面与第二基材层104的顶面位于同一水平高度，从而使连接在芯片焊盘102与第二基材层104的顶面之间的第一铜箔层105的结构更加平整，有利于提高电气连接结构的稳定性。
当芯片101为图像传感器芯片或者指纹识别芯片时，芯片101可具有一有源区(Active Area，AA区)101a，例如，AA区101a可以为像素阵列区，用于接收从芯片组件外入射的检测光信号，以进行图像或指纹识别。
因此，为了不对芯片101的AA区101a造成遮挡，以避免影响图像识别或指纹识别的性能，可以将由第一铜箔层105制成的与芯片焊盘102一一对应的导电线路设置于芯片101的AA区101a之外。
如图3和图4所示，为本申请实施例提供的另一种芯片组件的截面示意图和俯视结构示意图。在图1和图2所示的芯片组件10的基础上，芯片组件20中的FPC 200进一步包括第三基材层210a和第二铜箔层210b；其中，第三基材层210a的底面压合于第一铜箔层205的顶面，第二铜箔层210b的底面压合于第三基材层210a的顶面；另外，第二铜箔层210b与第三基材层210a之间也可以通过一层透明胶进行粘合，或者利用热压机将第二铜箔层210b与第三基材层210a压合在一起。第三基材层210a和第二铜箔层210b即构成一单层板210，单层板210可用于将芯片201电连接至相应的供电电源。
需要说明的是，芯片组件20中的芯片201、芯片焊盘202、第一基材层203、第二基材层204、第一铜箔层205、导电胶206、粘接层207、镍金208、导电粘结层209可以与芯片组件10中相应结构的材质和位置相同。
为了不对芯片201的AA区201a造成遮挡，第三基材层210a和第二铜箔层210b可具有一镂空的开口210c，并且第三基材层210a、第二铜箔层210b的开口210c位于第二基材层204的开口的正上方；具体的，第三基材层210a、第二铜箔层210b的开口210c的尺寸可以与第二基材层204的开口的尺寸相同，或者大于第二基材层204的开口的尺寸。
另外，为了保证在存在极限公差的情况下，芯片仍然能够贴合在第一基材层的顶面，需要在芯片的边缘与第二基材层的开口的边缘之间设置一定的间距，其中，极限公差可以包括DB定位公差，芯片的外形加工公差和位置公差，第二基材层的开口的外形加工公差和位置公差；优选的，芯片的边缘与第二基材层的开口的边缘之间的间距大于0.17mm。
如图5所示，为本申请实施例提供的又一种芯片组件的截面示意图。在图3和图4所示的芯片组件20的基础上，芯片组件30中的FPC 300进一步包括补强层311，并且补强层311的顶面贴合于第一基材层303的底面；具体的，补强层311可以为补强钢片。
在芯片组件的底部增加补强层可以提高芯片组件的可靠性和耐弯折性。
需要说明的是，芯片组件30中的芯片301、芯片焊盘302、第一基材层303、第二基材层304、第一铜箔层305、导电胶306、粘接层307、镍金308、导电粘结层309、第三基材层310a以及第二铜箔层310b可以与芯片组件10、芯片组件20中相应结构的材质和位置相同。
如图6所示，为本申请实施例提供的一种芯片组件的制作方法的工艺流程示意图。该芯片组件的制作方法可用于将芯片与柔性电路板FPC电连接；其中，芯片的顶面设置有芯片焊盘，FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，该芯片组件的制作方法包括：
步骤S101：将第二基材层的底面贴合于第一基材层的顶面，并在第二基材层设置镂空的开口。
具体的，第二基材层的底面可以通过一层导电胶贴合于第一基材层的顶面。
步骤S102：将芯片的底面通过粘接层贴合于第一基材层的顶面，并将芯片设置于第二基材层的开口内。
通过在第二基材层上设置镂空的开口，可以使芯片能够直接贴合到第一基材层上，从而减小了芯片组件的厚度，有利于实现芯片组件的轻薄化。
步骤S103：将第一铜箔层的底面贴合于第二基材层的顶面。
第一铜箔层与第二基材层可以通过一层透明胶粘合在一起，或者利用热压机压合在一起。
步骤S104：将第一铜箔层制成与芯片焊盘一一对应的导电线路，使芯片焊盘与第一铜箔层电连接。
为了将第一铜箔层制成与芯片焊盘一一对应的导电线路，可以首先采用曝光显影技术确定芯片焊盘的位置，而后利用刻蚀液刻蚀掉第一铜箔层在芯片焊盘外多余的铜，或者通过激光切割工艺切割掉第一铜箔层在芯片焊盘外多余的铜，以防止芯片焊盘之间发生短路。
本申请实施例提供的芯片组件的制作方法利用FPC自身叠层中的第一铜箔层实现了芯片与FPC之间的电气连接，并通过在第二基材层设置镂空的开口，将芯片直接贴合在第一基材层的顶面上，不但有利于实现芯片组件的小型化和轻薄化，而且具有极大的成本优势；另外，该制作方法所采用的各个工艺均可以整版作业，因此制作效率较高。
具体的，如图7所示，为本申请实施例提供的一种芯片组件的制作方法的加工步骤示意图。加工步骤(a)中，在芯片401的顶面设置芯片焊盘402，具体的，芯片401可以为图像传感器芯片或指纹识别芯片，所以芯片401可进一步包括AA区401a，用于接收从芯片组件外入射的检测光信号，以进行图像或指纹识别；将第二基材层404的底面贴合于第一基材层403的顶面，并在第二基材层404设置一镂空的开口404a；将芯片401设置于开口404a内，并且将芯片401的底面贴合在第一基材层403的顶面上。
其中，第二基材层404的底面可以通过导电胶贴合于第一基材层403的顶面；芯片401的底面可以通过粘接层贴合于第一基材层403的顶面，具体的，粘接层可以为DB胶层或者DAF层。
另外，当芯片焊盘为铝材质时，可以在芯片焊盘402的表面采用化学方式镀一层镍金。由于铝容易在空气中发生氧化，形成不导电的氧化铝膜，通过在芯片焊盘的表面镀一层镍金，可以增强芯片与FPC之间的电气互联性。
加工步骤(b)中，通过钢网印刷工艺在芯片焊盘402的顶部印刷一导电粘结层405。具体的，导电粘结层的材质可以为锡膏、导电银胶或银浆。
由于钢网印刷工艺的印刷精度较高，能够印刷长度和宽度小于50μm的锡膏、导电银胶或银浆小块，印刷厚度约为50μm，因此，其精度能够保证锡膏、导电银胶或银浆小块位于相应的芯片焊盘上，而不会溢出芯片焊盘的区域，导致不同的芯片焊盘之间的物料互联，从而规避芯片焊盘之间发生短路的风险。
加工步骤(c)中，利用SMT技术将第一铜箔层406贴合在第二基材层404的顶面，并使芯片焊盘402通过导电粘结层405电连接至第一铜箔层406；具体的，可以采用180℃～260℃的真空回流焊使锡膏固化，或者采用150℃～200℃的高温使导电银胶固化，又或者在150℃～220℃的高温下采用烧结工艺使银浆固化，由此可以使第一铜箔层406与芯片焊盘402紧密地贴合，形成良好的电气互联。
另外，为了使第一铜箔层更加平整，防止因第一铜箔层发生弯折而影响芯片焊盘与FPC之间的电气连接，可以使导电粘结层的顶面与第二基材层的顶面位于同一水平高度。
加工步骤(d)中，通过曝光显影工艺，确定对第一铜箔层406进行刻蚀或切割的位置和尺寸大小。
具体的，可以先在第一铜箔层406上涂布一层感光胶，而后进行烘烤，再利用曝光机将掩膜版上的线路图案投影到感光胶上，并喷淋显影液，显影液能够将经光源照射后发生反应的感光胶溶解，留下未被光源照射的部分，进而可以确定对第一铜箔层406进行刻蚀或切割的尺寸和位置。
加工步骤(e)中，利用刻蚀液刻蚀掉第一铜箔层406多余的金属，或者通过激光切割技术切割掉第一铜箔层406多余的金属，使得第一铜箔层406剩余的金属形成与芯片焊盘402一一对应的导电线路，从而实现芯片401与FPC之间的电连接。
将第一铜箔层刻蚀或切割为与芯片焊盘一一对应的导电线路，能够避免芯片焊盘之间出现短路。当利用刻蚀液对第一铜箔层进行刻蚀时，为了避免刻蚀液对芯片的AA区造成损伤，可以在芯片的AA区表面镀一层二氧化硅进行保护。由第一铜箔层制成的与芯片焊盘一一对应的导电线路均位于芯片的AA区之外，以避免对芯片的AA区造成遮挡。
加工步骤(f)中，在第一铜箔层406的顶面压合一层FPC单层板407，以将芯片401电连接至相应的供电电源。
具体的，FPC单层板可以进一步包括第三基材层和第二铜箔层，可以将第三基材层的底面压合于第一铜箔层的顶面，将第二铜箔层的底面压合于第三基材层的顶面；在第三基材层和第二铜箔层设置镂空的开口，将开口的位置设置于第二基材层的开口的正上方，并使第三基材层、第二铜箔层的开口尺寸大于或等于第二基材层的开口的尺寸，以避免对芯片的AA区造成遮挡。其中，第二铜箔层与第三基材层可以通过一层透明胶粘合在一起，或者利用热压机压合在一起。
另外，可以在第一基材层403的底面贴合一补强层，并将补强层的顶面贴合于第一基材层的底面，具体的，可以在芯片组件的底部增设钢片进行补强，以增加芯片组件的结构稳定性和耐弯折性。
应理解，本申请实施例中的具体实施方式仅是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围，本领域技术人员可以在上述实施例的基础上进行各种改进和变形，而这些改进或者变形均落入本申请的保护范围。
Claims (20)
1.一种芯片组件，其特征在于，包括：芯片和柔性电路板FPC；
所述芯片的顶面设置有芯片焊盘；
所述FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，所述第二基材层的底面贴合于所述第一基材层的顶面，所述第一铜箔层的底面贴合于所述第二基材层的顶面；
所述第二基材层具有镂空的开口，所述芯片位于所述第二基材层的开口内，所述芯片的底面通过粘接层贴合于所述第一基材层的顶面；
所述芯片焊盘与所述第一铜箔层电连接；其中，所述第一铜箔层被制成与所述芯片焊盘一一对应的导电线路。
2.根据权利要求1所述的芯片组件，其特征在于，所述芯片焊盘的表面镀有一层镍金。
3.根据权利要求2所述的芯片组件，其特征在于，所述芯片焊盘的顶部印刷有导电粘结层，所述芯片焊盘通过所述导电粘结层与所述第一铜箔层电连接。
4.根据权利要求3所述的芯片组件，其特征在于，所述导电粘结层的顶面与所述第二基材层的顶面位于同一水平高度。
5.根据权利要求1所述的芯片组件，其特征在于，所述FPC进一步包括：第三基材层和第二铜箔层；
所述第三基材层的底面压合于所述第一铜箔层的顶面，所述第二铜箔层的底面压合于所述第三基材层的顶面。
6.根据权利要求5所述的芯片组件，其特征在于，所述第三基材层、所述第二铜箔层具有镂空的开口；
所述第三基材层、所述第二铜箔层的开口与所述第二基材层的开口尺寸相同，并且位于所述第二基材层的开口的正上方。
7.根据权利要求1所述的芯片组件，其特征在于，所述芯片的边缘与所述第二基材层的开口的边缘之间存在间距。
8.根据权利要求7所述的芯片组件，其特征在于，所述芯片的边缘与所述第二基材层的开口的边缘之间的间距大于0.17mm。
9.根据权利要求1至8任一项所述的芯片组件，其特征在于，所述FPC进一步包括：补强层；
所述补强层的顶面贴合于所述第一基材层的底面。
10.根据权利要求1至8任一项所述的芯片组件，其特征在于，由所述第一铜箔层制成的与所述芯片焊盘一一对应的导电线路位于所述芯片的有源区AA之外。
11.一种芯片组件的制作方法，其特征在于，用于将芯片与柔性电路板FPC电连接，所述芯片的顶面设置有芯片焊盘，所述FPC包括层叠设置的第一基材层、第二基材层和第一铜箔层，所述方法包括：
将所述第二基材层的底面贴合于所述第一基材层的顶面，并在所述第二基材层设置镂空的开口；
将所述芯片的底面通过粘接层贴合于所述第一基材层的顶面，并将所述芯片设置于所述第二基材层的开口内；
将所述第一铜箔层的底面贴合于所述第二基材层的顶面；
将所述第一铜箔层制成与所述芯片焊盘一一对应的导电线路，使所述芯片焊盘与所述第一铜箔层电连接。
12.根据权利要求11所述的制作方法，其特征在于，在所述将所述第一铜箔层的底面贴合于所述第二基材层的顶面之前，将所述芯片焊盘的表面镀一层镍金。
13.根据权利要求12所述的制作方法，其特征在于，在所述将所述芯片焊盘的表面镀一层镍金之后，在所述芯片焊盘的顶部采用钢网印刷工艺印刷导电粘结层；
所述导电粘结层用于使所述芯片焊盘与所述第一铜箔层电连接。
14.根据权利要求13所述的制作方法，其特征在于，将所述导电粘结层的顶面与所述第二基材层的顶面设置于同一水平高度。
15.根据权利要求11所述的制作方法，其特征在于，在所述将所述第一铜箔层制成与所述芯片焊盘一一对应的导电线路之后，在所述第一铜箔层的顶面一侧，压合第三基材层和第二铜箔层；
将所述第三基材层的底面压合于所述第一铜箔层的顶面；
将所述第二铜箔层的底面压合于所述第三基材层的顶面。
16.根据权利要求15所述的制作方法，其特征在于，在所述第三基材层、所述第二铜箔层设置镂空的开口；
设置所述第三基材层、所述第二铜箔层的开口与所述第二基材层的开口尺寸相同，并且位于所述第二基材层的开口的正上方。
17.根据权利要求11所述的制作方法，其特征在于，使所述芯片的边缘与所述第二基材层的开口的边缘之间存在间距。
18.根据权利要求17所述的制作方法，其特征在于，设置所述芯片的边缘与所述第二基材层的开口的边缘之间的间距大于0.17mm。
19.根据权利要求11至18任一项所述的制作方法，其特征在于，所述FPC进一步包括补强层，所述方法进一步包括：
将所述补强层的顶面贴合于所述第一基材层的底面。
20.根据权利要求11至18任一项所述的制作方法，其特征在于，将由所述第一铜箔层制成的与所述芯片焊盘一一对应的导电线路设置于所述芯片的有源区AA之外。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116709669A (zh) * | 2022-12-30 | 2023-09-05 | 福莱盈电子股份有限公司 | 一种线路板外接搭桥叠构制作方法 |
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2021
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