CN113225286A - 一种高符号率uqpsk信号解调装置 - Google Patents
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Abstract
本发明公开了一种高符号率UQPSK信号解调装置，属于通信与数据传输技术领域。该装置由载波源、正交下变频器、时钟源、AD转换器、匹配滤波器、级联抽取滤波器、功率检测数字AGC、幅度检测数字AGC、采样误差转换DDS、定时误差提取器、数字重采样器、载波误差转换DDS、载波误差提取器和抽取器等组成。本发明针对UQPSK信号中I路基带信号与Q路基带信号非同源产生，I/Q两路信号符号速率完全不成比例且I/Q两路信号功率完全不成比例的应用场景，分别使用功率检测数字AGC与幅度检测数字AGC，并综合了模拟变采样钟、数字重采样与模拟变载波的信号处理流程，实现了高符号速率基带信号与低符号速率基带信号分别自动入锁至I路与Q路的功能。
Description
技术领域
本发明涉及通信与数据传输技术领域，特别是指一种高符号率UQPSK信号解调装置，可用于卫星通信与数据地面接收站数据接收分系统中高符号率UQPSK信号的接收解调。
背景技术
传统UQPSK信号解调装置的应用条件要求I路基带信号与Q路基带信号同源产生，且I路基带信号符号速率与Q路基带信号符号速率成整数比例，同时还要求I路基带信号功率与Q路基带信号功率成整数比例。当条件不能完全满足时，会导致解调功能不稳定或性能下降。这种条件要求降低了UQPSK信号解调装置的稳定性与适用性。
目前，以变采样钟为技术手段的解调器虽然在原理上可以实现对UQPSK信号的载波同步，但由于其内部的可变采样时钟只能支持一组调控量的控制，不能同时满足I路基带信号与Q路基带信号的理想采样与定时同步，因而无法真正实现对UQPSK信号的接收与解调。此外，以中频采样及数字重采样为技术手段的全数字解调器，原理上虽然可以实现对UQPSK信号的载波同步及对I/Q两路基带信号的独立定时同步，但是需要设计多组数字重采样信号处理流程，导致实现复杂度高，调试量大，所需的硬件逻辑资源也会大量增加，影响设备的可靠性与稳定性。
发明内容
本发明的目的在于避免上述背景技术中的不足之处而提供一种高符号率UQPSK信号解调装置，其具有实现可靠性高、稳定度高、实现复杂度低等特点。
本发明的目的是这样实现的：
一种高符号率UQPSK信号解调装置，包括载波源1、正交下变频器2、时钟源3、第一AD转换器4-1、第二AD转换器4-2、第一匹配滤波器5-1、第二匹配滤波器5-2、第三匹配滤波器5-3、级联抽取滤波器6、功率检测数字AGC7、幅度检测数字AGC8、采样误差转换DDS9、定时误差提取器10、数字重采样器11、载波误差转换DDS12、载波误差提取器13和抽取器14；
所述正交下变频器2对输入的UQPSK调制信号进行模拟正交下变频，产生I/Q两路模拟基带信号；I/Q两路模拟基带信号分别通过第一AD转换器4-1与第二AD转换器4-2进行AD采样，转换为I/Q两路数字基带信号，其中，Q路数字基带信号经分路后变为两路；
第一路Q路数字基带信号传输给级联抽取滤波器6，级联抽取滤波器6接收外部输入的调制信号Q路符号速率设置参数，并根据设置参数对输入的第一路Q路数字基带信号进行抽取处理，然后将处理后的Q路数字基带信号传输给幅度检测数字AGC6；幅度检测数字AGC6对输入的Q路数字基带信号的幅度值进行检测，并根据检测值实时动态调整输入的Q路数字基带信号的幅度值，然后将调整后的Q路数字基带信号输出给数字重采样器11；数字重采样器11接收外部输入的调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，并根据设置参数对Q路数字基带信号进行数字重采样处理，输出二倍采样的Q路数字基带信号给第三匹配滤波器5-3；第三匹配滤波器5-3对输入的二倍采样Q路数字基带信号进行二倍采样的数字匹配滤波及抽取处理，输出Q路数据，该Q路数据即为已完成Q路数字基带信号定时同步后的Q路基带信号中各符号峰值点的采样数据；
AD采样后的第二路Q路数字基带信号与I路数字基带信号分别通过第二匹配滤波器5-2与第一匹配滤波器5-1，完成二倍采样的数字匹配滤波处理，然后传输给功率检测数字AGC7；功率检测数字AGC7对输入的I/Q两路数字基带信号的矢量功率值进行检测，并根据检测值实时动态调整输入的I/Q两路数字基带信号的幅度值，然后将调整后的I/Q两路数字基带信号输出，其中I路数字基带信号经分路产生两路功率检测数字AGC处理后的I路数字基带信号；第一路功率检测数字AGC处理后的I路数字基带信号传输给定时误差提取器10；定时误差提取器10接收I路数字基带信号，并根据接收信号为二倍符号速率采样的信号特征，提取I路模拟基带信号经AD采样转换为I路数字基带信号时产生的采样定时误差值，然后由当前产生的采样误差值实时调整并输出累加步进信号给采样误差转换DDS9；采样误差转换DDS9根据输入的累加步进信号动态调整输出信号频率值，并将信号传输给时钟源3；时钟源3根据UQPSK调制信号中I路符号速率设置参数，调整内部产生的时钟信号频率值，并将内部产生的时钟信号与接收的采样误差转换DDS9输出的信号进行混频滤波处理，产生AD采样时钟信号并传输给第一AD转换器4-1与第二AD转换器4-2；第一AD转换器4-1与第二AD转换器4-2输入的采样时钟信号的频率为I路基带信号中传输符号速率的2倍，从而通过AD采样直接实现对I路数字基带信号的定时同步；第二路功率检测数字AGC处理后的I路数字基带信号与功率检测数字AGC7输出的Q路数字基带信号分别传输给抽取器14，抽取器14抽取输入的I路数字基带信号中各符号峰值点，并在I路数字基带信号抽取对应时刻抽取Q路数字基带信号，然后将抽取后的I/Q两路数字基带信号输出给载波误差提取器13，同时，抽取器14输出的I路数字基带信号经分路后输出I路数据，该I路数据即为已完成I路数字基带信号定时同步后的I路基带信号中各符号峰值点的采样数据；载波误差提取器13接收I/Q两路数字基带信号并产生载波误差值，然后通过当前产生的误差值调整累加步进值，并将实时更新的累加步进值传输给载波误差转换DDS12；载波误差转换DDS12输出的信号传输给载波源1，载波源1将内部产生的固定频率信号与接收的载波误差转换DDS12输出信号进行混频滤波处理，产生载波信号，并将载波信号传输给正交下变频器2；正交下变频器2接收载波源1输出的载波信号，对输入的中频调制信号进行正交下变频处理，产生I/Q两路模拟基带信号；载波误差转换DDS12对载波源1进行实时调控，确保I/Q两路模拟基带信号由固定通道输出，即I通道固定输出I路模拟基带信号，Q通道固定输出Q路模拟基带信号，从而完成UQPSK调制信号的解调及载波同步。
进一步的，所述级联抽取滤波器6包括第一抽取滤波器15-1、第二抽取滤波器15-2、第三抽取滤波器15-3、第一数据缓冲器16-1、第二数据缓冲器16-2、第三数据缓冲器16-3以及数据选择器17；
第二AD转换器4-2输出的Q路基带数字信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号传输给数据选择器17，第二路Q路数字基带信号传输给第一抽取滤波器15-1；第一抽取滤波器15-1将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第一抽取滤波器15-1将降速后的Q路数字基带信号输出给第一数据缓冲器16-1；第一数据缓冲器16-1对输入的Q路数字基带信号进行数据缓冲整理并输出；第一数据缓冲器16-1输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器17，第二路Q路数字基带信号输出给第二抽取滤波器15-2；第二抽取滤波器15-2将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第二抽取滤波器15-2将降速后的Q路数字基带信号输出给第二数据缓冲器16-2；第二数据缓冲器16-2对输入的Q路数字基带信号进行数据缓冲整理并输出，第二数据缓冲器16-2输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器17，第二路Q路数字基带信号输出给第三抽取滤波器15-3；第三抽取滤波器15-3将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第三抽取滤波器15-3将降速后的Q路数字基带信号输出给第三数据缓冲器16-3；第三数据缓冲器16-3对输入的Q路数字基带信号进行数据缓冲整理并输出给数据选择器17；数据选择器17根据输入的调制信号I路符号速率设置参数与输入的调制信号Q路符号速率设置参数，选择第二AD转换器4-2输入的Q路数字基带信号、抽取滤波器5-1输入的Q路数字基带信号、抽取滤波器5-2输入的Q路数字基带信号和抽取滤波器5-3输入的Q路数字基带信号中的一路输入信号作为数据选择器17的输出信号，并将输出的Q路数字基带信号传输给幅度检测数字AGC8。
进一步的，所述数字重采样器11包括数据缓冲器18、数据高位截位器19、数据低位截位器20、累加器21、数据循环存储器22、滤波器系数存储器23、加权求和器24、速率匹配器25和定时误差提取器26；
数据缓冲器18接收幅度检测数字AGC8输出的Q路数字基带信号，并以当前输入信号为起始，依次将相邻的3个已输入信号进行组合，产生4个输入信号为一组的组合信号，并将组合信号输出给数据循环存储器22；数据循环存储器22中存储空间地址为循环累加模式，从而使数据缓冲器18输出的组合信号完成循环存储；数据循环存储器22接收数据高位截位器19产生并输出的数据读取地址，并输出当前接收到的数据读取地址对应的已存储的组合信号；数据循环存储器22输出的组合信号输入加权求和器24；滤波器系数存储器23接收数据低位截位器20输出的数据读取地址，并输出当前接收到的数据读取地址对应的滤波器组合系数，每组输出的滤波器组合系数均包含4个滤波器系数；加权求和器24接收数据循环存储器22输出的组合信号与滤波器系数存储器23输出的滤波器组合系数，并将滤波器组合系数中的4个滤波器系数依次当做组合信号中4个数据的加权值，完成滤波器组合系数与组合信号的加权求和运算，并将结果输出给第三匹配滤波器5-3；定时误差提取器26接收加权求和器24输出的基带信号，产生定时误差信号，并将定时误差信号输入累加器21；累加器21接收定时误差提取器26输出的定时误差信号、调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，将其判决运算后作为迭代值进行累加计算，产生地址信息并输出给数据高位截位器19与数据低位截位器20，累加器21同时接收速率匹配器25输出的地址信息输出控制信号，当地址信息输出控制信号有效时，累加器21内部进行累加运算，产生并输出地址信息，当地址信息输出控制信号无效时，累加器21内部停止累加运算，并停止输出地址信息；数据高位截位器19接收累加器21输出的地址信息，并将高位地址信息截取处理后输出给数据循环存储器22；数据低位截位器20接收累加器21输出的地址信息，并将低位地址信息截取处理后输出给滤波器系数存储器23；速率匹配器25接收数据缓冲器18输出的数据累计缓冲总量数据信号与累加器21输出的地址高位累计总量数据信号，并对接收的两路数据进行数值比对，产生地址信息输出控制信号并输给累加器21。
本发明与背景技术相比具有如下优点：
1. 本发明在不限制I/Q两路基带信号符号速率比值、功率比值及I/Q两路是否同源产生等约束条件下，实现了UQPSK信号解调及I/Q两路基带信号定时同步，提高了设备稳定性与适用性。
2. 本发明综合了模拟变采样钟、数字重采样与模拟变载波的信号处理流程，在实现时降低了软件实现所需的逻辑资源，提高了UQPSK信号解调装置稳定性和实现效率。
3.本发明中数字重采样信号处理流程，结构简单，可移植性强。
4.本发明可基于FPGA实现。由于FPGA中都集成有ROM、查找表、乘法器和加法器等单元，本发明可直接利用这些资源，因此，采用本发明可以满足设备的快速开发与升级。
附图说明
图1是本发明的原理方框图。
图2是本发明级联抽取滤波器的电路原理图。
图3是本发明数字重采样器的电路原理图。
具体实施方式
下面结合附图和具体实施方式对本发明做进一步的详细说明。
参照图1，一种高符号率UQPSK信号解调装置，其包括载波源1、正交下变频器2、时钟源3、AD4-1与AD4-2、匹配滤波器5-1、匹配滤波器5-2与匹配滤波器5-3、级联抽取滤波器6、功率检测数字AGC7、幅度检测数字AGC8、采样误差转换DDS9、定时误差提取器10、数字重采样器11、载波误差转换DDS12、载波误差提取器13和抽取器14组成。所述正交下变频器2对输入的UQPSK调制信号进行模拟正交下变频，产生I/Q两路模拟基带信号，I/Q两路模拟基带信号分别通过AD4-1与AD4-2采样，转换为I/Q两路数字基带信号，其中Q路数字基带信号经分路产生AD采样后的两路Q路数字基带信号，AD采样后的第一路Q路数字基带信号传输给级联抽取滤波器6，级联抽取滤波器6接收外部输入的调制信号Q路符号速率设置参数，并根据设置参数对输入的Q路数字基带信号进行抽取处理，然后将处理后的Q路数字基带信号传输给幅度检测数字AGC6，幅度检测数字AGC6对输入的Q路数字基带信号的幅度值进行检测，并根据检测值实时动态调整输入的Q路数字基带信号的幅度值，然后将调整后的Q路数字基带信号输出给数字重采样器11，数字重采样器11接收外部输入的调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，并根据设置参数对Q路数字基带信号进行数字重采样处理，输出二倍采样的Q路数字基带信号给匹配滤波器5-3，匹配滤波器5-3对输入的二倍采样Q路数字基带信号进行二倍采样的数字匹配滤波及抽取处理后，最终输出Q路数据，Q路数据即为已完成Q路数字基带信号定时同步后的Q路基带信号中各符号峰值点的采样数据。AD采样后的第二路Q路数字基带信号与I路数字基带信号依次通过匹配滤波器5-2与匹配滤波器5-1，完成二倍采样的数字匹配滤波处理后输出给功率检测数字AGC7，功率检测数字AGC7对输入的I/Q两路数字基带信号的矢量功率值进行检测，并根据检测值实时动态调整输入的I/Q两路数字基带信号的幅度值，然后将调整后的I/Q两路数字基带信号输出，其中I路数字基带信号经分路产生两路功率检测数字AGC处理后的I路数字基带信号，第一路功率检测数字AGC处理后的I路数字基带信号传输给定时误差提取器10，定时误差提取器10接收I路数字基带信号，并根据接收信号为二倍符号速率采样的信号特征，提取I路模拟基带信号经AD采样转换为I路数字基带信号时产生的采样定时误差值，然后由当前产生的采样误差值实时调整并输出累加步进信号给采样误差转换DDS9，采样误差转换DDS9根据输入的累加步进信号动态调整输出信号频率值，并将信号传输给时钟源3，时钟源3根据UQPSK调制信号中I路符号速率设置参数，调整内部产生的时钟信号频率值，并将内部产生的时钟信号与接收的采样误差转换DDS9输出的信号进行混频滤波处理，产生AD采样时钟信号并传输给AD4-1与AD4-2，AD4-1与AD4-2输入的采样时钟信号的频率为I路基带信号中传输符号速率的2倍，从而通过AD采样直接实现了对I路数字基带信号的定时同步。第二路功率检测数字AGC处理后的I路数字基带信号与功率检测数字AGC7输出的Q路数字基带信号分别传输给抽取器14，抽取器14抽取输入的I路数字基带信号中各符号峰值点，并在I路数字基带信号抽取对应时刻抽取Q路数字基带信号，然后将抽取后的I/Q两路数字基带信号输出给载波误差提取器13，同时，抽取器14输出的I路数字基带信号经分路最终输出I路数据，I路数据即为已完成I路数字基带信号定时同步后的I路基带信号中各符号峰值点的采样数据。载波误差提取器13接收I/Q两路数字基带信号并产生载波误差值，然后通过当前产生的误差值调整累加步进值，并将实时更新的累加步进值传输给载波误差转换DDS12，载波误差转换DDS12输出的信号传输给载波源1，载波源1将内部产生的固定频率信号与接收的载波误差转换DDS12输出信号进行混频滤波处理，产生载波信号，并将载波信号传输给正交下变频器2，正交下变频器2接收载波源1输出的载波信号，对输入的中频调制信号进行正交下变频处理，产生I/Q两路模拟基带信号，由于载波误差转换DDS12对载波源1进行实时调控，确保I/Q两路模拟基带信号由固定通道输出，即I通道固定输出I路模拟基带信号，Q通道固定输出Q路模拟基带信号，从而完成了UQPSK调制信号的解调及载波同步功能。实例中匹配滤波器5-1、匹配滤波器5-2与匹配滤波器5-3、级联抽取滤波器6、功率检测数字AGC7、幅度检测数字AGC8、定时误差提取器10、数字重采样器11、载波误差提取器13和抽取器14采用美国XILINX公司生产的Virtex7型FPGA实现。
参照图2，级联抽取滤波器包括抽取滤波器15-1、抽取滤波器15-2和抽取滤波器15-3、数据缓冲器16-1、数据缓冲器16-2和数据缓冲器16-3与数据选择器17，其中AD4-2输入的Q路基带数字信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器17，第二路Q路数字基带信号输出给抽取滤波器15-1，抽取滤波器15-1将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，抽取滤波器15-1将降速后的Q路数字基带信号输出给数据缓冲器16-1，数据缓冲器16-1对输入的Q路数字基带信号进行数据缓冲整理并输出，数据缓冲器16-1输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器17，第二路Q路数字基带信号输出给抽取滤波器15-2，抽取滤波器15-2将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，抽取滤波器15-2将降速后的Q路数字基带信号输出给数据缓冲器16-2，数据缓冲器16-2对输入的Q路数字基带信号进行数据缓冲整理并输出，数据缓冲器16-2输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器17，第二路Q路数字基带信号输出给抽取滤波器15-3，抽取滤波器15-3将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，抽取滤波器15-3将降速后的Q路数字基带信号输出给数据缓冲器16-3，数据缓冲器16-3对输入的Q路数字基带信号进行数据缓冲整理并输出给数据选择器17，数据选择器17根据输入的调制信号I路符号速率设置参数与输入的调制信号Q路符号速率设置参数，选择AD4-2输入的Q路数字基带信号、抽取滤波器5-1输入的Q路数字基带信号、抽取滤波器5-2输入的Q路数字基带信号和抽取滤波器5-3输入的Q路数字基带信号中的一路输入信号作为数据选择器17的输出信号，并将输出的Q路数字基带信号传输给幅度检测数字AGC8。
参照图3，数字重采样器包括数据缓冲器18、数据高位截位器19、数据低位截位器20、累加器21、数据循环存储器22、滤波器系数存储器23、加权求和器24、速率匹配器25和定时误差提取器26，其中数据缓冲器18接收幅度检测数字AGC8输出的Q路数字基带信号，并以当前输入信号为起始，依次将相邻的3个已输入信号进行组合，产生4个输入信号为一组的组合信号，并将组合信号输出给数据循环存储器22；数据循环存储器22中存储空间地址为循环累加模式，从而使数据缓冲器18输出的组合信号完成循环存储；数据循环存储器22接收数据高位截位器19产生并输出的数据读取地址，并输出当前接收到的数据读取地址对应的已存储的组合信号；数据循环存储器22输出的组合信号输入加权求和器24；滤波器系数存储器23接收数据低位截位器20输出的数据读取地址，并输出当前接收到的数据读取地址对应的滤波器组合系数，每组输出的滤波器组合系数均包含4个滤波器系数；加权求和器24接收数据循环存储器22输出的组合信号与滤波器系数存储器23输出的滤波器组合系数，并将滤波器组合系数中的4个滤波器系数依次当做组合信号中4个数据的加权值，完成滤波器组合系数与组合信号的加权求和运算，并将结果输出给匹配滤波器5-3；定时误差提取器26接收加权求和器24输出的基带信号，产生定时误差信号，并将定时误差信号输入累加器21；累加器21接收定时误差提取器26输出的定时误差信号、调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，将其判决运算后作为迭代值进行累加计算，产生地址信息并输出给数据高位截位器19与数据低位截位器20，累加器21同时接收速率匹配器25输出的地址信息输出控制信号，当地址信息输出控制信号有效时，累加器21内部进行累加运算，产生并输出地址信息，当地址信息输出控制信号无效时，累加器21内部停止累加运算，并停止输出地址信息；数据高位截位器19接收累加器21输出的地址信息，并将高位地址信息截取处理后输出给数据循环存储器22；数据低位截位器20接收累加器21输出的地址信息，并将低位地址信息截取处理后输出给滤波器系数存储器23；速率匹配器25接收数据缓冲器18输出的数据累计缓冲总量数据信号与累加器21输出的地址高位累计总量数据信号，并对接收的两路数据进行数值比对，产生地址信息输出控制信号并输给累加器21。
本发明简要工作原理如下：
装置工作时，正交下变频器2对输入的UQPSK调制信号进行模拟正交下变频，产生I/Q两路模拟基带信号，I/Q两路模拟基带信号分别通过AD 4-1与AD 4-2采样转换为I/Q两路数字基带信号，其中Q路数字基带信号经分路产生AD采样后的两路Q路数字基带信号，AD采样后的第一路Q路数字基带信号经过级联抽取滤波器6、幅度检测数字AGC 8、数字重采样器11及匹配滤波器5-3处理后实现了Q路数字基带信号的定时同步与功率控制。AD采样后的第二路Q路数字基带信号与I路数字基带信号依次通过匹配滤波器5-1、匹配滤波器5-1与功率检测数字AGC7处理后，其中I路数字基带信号经分路产生两路信号，第一路I路数字基带信号传输给定时误差提取器10，定时误差提取器10产生AD采样定时误差值，并由当前产生的误差值实时调整并输出累加步进信号，累加步进信号传输给采样误差转换DDS 9，采样误差转换DDS 9输出的信号传输给时钟源3，时钟源3根据UQPSK调制信号中I路符号速率设置参数，调整内部产生的时钟信号频率值，并将内部产生的时钟信号与接收的采样误差转换DDS 9输出信号进行混频滤波处理，产生AD采样时钟信号并传输出给AD 4-1与AD 4-2，AD采样时钟信号的频率为I路基带信号中传输符号速率的2倍，从而通过AD采样直接实现了对I路数字基带信号的定时同步，并在上述过程中实现了I路信号的功率控制。第二路I路数字基带信号与Q路数字基带信号分别传输给载波误差提取器13,载波误差提取器13接收I/Q两路数字基带信号并产生载波误差值，然后通过当前产生的误差值调整累加步进值，并将实时更新的累加步进值传输给载波误差转换DDS 12，载波误差转换DDS 13输出的信号传输给载波源1，载波源1将内部产生的固定频率信号与接收的载波误差转换DDS 12输出信号进行混频滤波处理，产生载波信号，并将载波信号传输给正交下变频器2，进而通过正交下变频直接完成了UQPSK调制信号的解调、载波同步及I/Q基带信号的固定通道输出。
本发明针对UQPSK信号中I路基带信号与Q路基带信号非同源产生，I/Q两路信号符号速率完全不成比例且I/Q两路信号功率完全不成比例的应用场景，分别使用功率检测数字AGC与幅度检测数字AGC，并综合了模拟变采样钟、数字重采样与模拟变载波的信号处理流程，在完成UQPSK信号解调与载波同步的同时，实现了UQPSK信号解调后高符号速率基带信号与低符号速率基带信号分别自动入锁至I路与Q路的功能，降低了装置后续处理的实现复杂度。同时，本发明采用模拟变采样钟及数字重采样的信号处理流程，分别完成了I/Q两路基带信号的定时同步功能，提高了装置的适应性与稳定性。此外，由于本发明实现所需的硬件逻辑资源较小，实现复杂度低，因此便于实现与推广。
Claims (3)
1.一种高符号率UQPSK信号解调装置，其特征在于，包括载波源（1）、正交下变频器（2）、时钟源（3）、第一AD转换器（4-1）、第二AD转换器（4-2）、第一匹配滤波器（5-1）、第二匹配滤波器（5-2）、第三匹配滤波器（5-3）、级联抽取滤波器（6）、功率检测数字AGC（7）、幅度检测数字AGC（8）、采样误差转换DDS（9）、定时误差提取器（10）、数字重采样器（11）、载波误差转换DDS（12）、载波误差提取器（13）和抽取器（14）；
所述正交下变频器（2）对输入的UQPSK调制信号进行模拟正交下变频，产生I/Q两路模拟基带信号；I/Q两路模拟基带信号分别通过第一AD转换器（4-1）与第二AD转换器（4-2）进行AD采样，转换为I/Q两路数字基带信号，其中，Q路数字基带信号经分路后变为两路；
第一路Q路数字基带信号传输给级联抽取滤波器（6），级联抽取滤波器（6）接收外部输入的调制信号Q路符号速率设置参数，并根据设置参数对输入的第一路Q路数字基带信号进行抽取处理，然后将处理后的Q路数字基带信号传输给幅度检测数字AGC（6）；幅度检测数字AGC（6）对输入的Q路数字基带信号的幅度值进行检测，并根据检测值实时动态调整输入的Q路数字基带信号的幅度值，然后将调整后的Q路数字基带信号输出给数字重采样器（11）；数字重采样器（11）接收外部输入的调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，并根据设置参数对Q路数字基带信号进行数字重采样处理，输出二倍采样的Q路数字基带信号给第三匹配滤波器（5-3）；第三匹配滤波器（5-3）对输入的二倍采样Q路数字基带信号进行二倍采样的数字匹配滤波及抽取处理，输出Q路数据，该Q路数据即为已完成Q路数字基带信号定时同步后的Q路基带信号中各符号峰值点的采样数据；
AD采样后的第二路Q路数字基带信号与I路数字基带信号分别通过第二匹配滤波器（5-2）与第一匹配滤波器（5-1），完成二倍采样的数字匹配滤波处理，然后传输给功率检测数字AGC（7）；功率检测数字AGC（7）对输入的I/Q两路数字基带信号的矢量功率值进行检测，并根据检测值实时动态调整输入的I/Q两路数字基带信号的幅度值，然后将调整后的I/Q两路数字基带信号输出，其中I路数字基带信号经分路产生两路功率检测数字AGC处理后的I路数字基带信号；第一路功率检测数字AGC处理后的I路数字基带信号传输给定时误差提取器（10）；定时误差提取器（10）接收I路数字基带信号，并根据接收信号为二倍符号速率采样的信号特征，提取I路模拟基带信号经AD采样转换为I路数字基带信号时产生的采样定时误差值，然后由当前产生的采样误差值实时调整并输出累加步进信号给采样误差转换DDS（9）；采样误差转换DDS（9）根据输入的累加步进信号动态调整输出信号频率值，并将信号传输给时钟源（3）；时钟源（3）根据UQPSK调制信号中I路符号速率设置参数，调整内部产生的时钟信号频率值，并将内部产生的时钟信号与接收的采样误差转换DDS（9）输出的信号进行混频滤波处理，产生AD采样时钟信号并传输给第一AD转换器（4-1）与第二AD转换器（4-2）；第一AD转换器（4-1）与第二AD转换器（4-2）输入的采样时钟信号的频率为I路基带信号中传输符号速率的2倍，从而通过AD采样直接实现对I路数字基带信号的定时同步；第二路功率检测数字AGC处理后的I路数字基带信号与功率检测数字AGC（7）输出的Q路数字基带信号分别传输给抽取器（14），抽取器（14）抽取输入的I路数字基带信号中各符号峰值点，并在I路数字基带信号抽取对应时刻抽取Q路数字基带信号，然后将抽取后的I/Q两路数字基带信号输出给载波误差提取器（13），同时，抽取器（14）输出的I路数字基带信号经分路后输出I路数据，该I路数据即为已完成I路数字基带信号定时同步后的I路基带信号中各符号峰值点的采样数据；载波误差提取器（13）接收I/Q两路数字基带信号并产生载波误差值，然后通过当前产生的误差值调整累加步进值，并将实时更新的累加步进值传输给载波误差转换DDS（12）；载波误差转换DDS（12）输出的信号传输给载波源（1），载波源（1）将内部产生的固定频率信号与接收的载波误差转换DDS（12）输出信号进行混频滤波处理，产生载波信号，并将载波信号传输给正交下变频器（2）；正交下变频器（2）接收载波源（1）输出的载波信号，对输入的中频调制信号进行正交下变频处理，产生I/Q两路模拟基带信号；载波误差转换DDS（12）对载波源（1）进行实时调控，确保I/Q两路模拟基带信号由固定通道输出，即I通道固定输出I路模拟基带信号，Q通道固定输出Q路模拟基带信号，从而完成UQPSK调制信号的解调及载波同步。
2.根据权利要求1所述的一种高符号率UQPSK信号解调装置，其特征在于，所述级联抽取滤波器（6）包括第一抽取滤波器（15-1）、第二抽取滤波器（15-2）、第三抽取滤波器（15-3）、第一数据缓冲器（16-1）、第二数据缓冲器（16-2）、第三数据缓冲器（16-3）以及数据选择器（17）；
第二AD转换器（4-2）输出的Q路基带数字信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号传输给数据选择器（17），第二路Q路数字基带信号传输给第一抽取滤波器（15-1）；第一抽取滤波器（15-1）将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第一抽取滤波器（15-1）将降速后的Q路数字基带信号输出给第一数据缓冲器（16-1）；第一数据缓冲器（16-1）对输入的Q路数字基带信号进行数据缓冲整理并输出；第一数据缓冲器（16-1）输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器（17），第二路Q路数字基带信号输出给第二抽取滤波器（15-2）；第二抽取滤波器（15-2）将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第二抽取滤波器（15-2）将降速后的Q路数字基带信号输出给第二数据缓冲器（16-2）；第二数据缓冲器（16-2）对输入的Q路数字基带信号进行数据缓冲整理并输出，第二数据缓冲器（16-2）输出的Q路数字基带信号经过分路后产生两路Q路数字基带信号，第一路Q路数字基带信号输出给数据选择器（17），第二路Q路数字基带信号输出给第三抽取滤波器（15-3）；第三抽取滤波器（15-3）将输入的Q路数字基带信号进行串并转化，并在内部产生两路数字基带信号，然后将这两路数字基带信号对应相加，此时Q路数字基带信号数据速率降低为原输入Q路数字基带信号速率的一半，第三抽取滤波器（15-3）将降速后的Q路数字基带信号输出给第三数据缓冲器（16-3）；第三数据缓冲器（16-3）对输入的Q路数字基带信号进行数据缓冲整理并输出给数据选择器（17）；数据选择器（17）根据输入的调制信号I路符号速率设置参数与输入的调制信号Q路符号速率设置参数，选择第二AD转换器（4-2）输入的Q路数字基带信号、抽取滤波器（5-1）输入的Q路数字基带信号、抽取滤波器（5-2）输入的Q路数字基带信号和抽取滤波器（5-3）输入的Q路数字基带信号中的一路输入信号作为数据选择器（17）的输出信号，并将输出的Q路数字基带信号传输给幅度检测数字AGC（8）。
3.根据权利要求2所述的一种高符号率UQPSK信号解调装置，其特征在于，所述数字重采样器（11）包括数据缓冲器（18）、数据高位截位器（19）、数据低位截位器（20）、累加器（21）、数据循环存储器（22）、滤波器系数存储器（23）、加权求和器（24）、速率匹配器（25）和定时误差提取器（26）；
数据缓冲器（18）接收幅度检测数字AGC（8）输出的Q路数字基带信号，并以当前输入信号为起始，依次将相邻的3个已输入信号进行组合，产生4个输入信号为一组的组合信号，并将组合信号输出给数据循环存储器（22）；数据循环存储器（22）中存储空间地址为循环累加模式，从而使数据缓冲器（18）输出的组合信号完成循环存储；数据循环存储器（22）接收数据高位截位器（19）产生并输出的数据读取地址，并输出当前接收到的数据读取地址对应的已存储的组合信号；数据循环存储器（22）输出的组合信号输入加权求和器（24）；滤波器系数存储器（23）接收数据低位截位器（20）输出的数据读取地址，并输出当前接收到的数据读取地址对应的滤波器组合系数，每组输出的滤波器组合系数均包含4个滤波器系数；加权求和器（24）接收数据循环存储器（22）输出的组合信号与滤波器系数存储器（23）输出的滤波器组合系数，并将滤波器组合系数中的4个滤波器系数依次当做组合信号中4个数据的加权值，完成滤波器组合系数与组合信号的加权求和运算，并将结果输出给第三匹配滤波器（5-3）；定时误差提取器（26）接收加权求和器（24）输出的基带信号，产生定时误差信号，并将定时误差信号输入累加器（21）；累加器（21）接收定时误差提取器（26）输出的定时误差信号、调制信号I路符号速率设置参数与调制信号Q路符号速率设置参数，将其判决运算后作为迭代值进行累加计算，产生地址信息并输出给数据高位截位器（19）与数据低位截位器（20），累加器（21）同时接收速率匹配器（25）输出的地址信息输出控制信号，当地址信息输出控制信号有效时，累加器（21）内部进行累加运算，产生并输出地址信息，当地址信息输出控制信号无效时，累加器（21）内部停止累加运算，并停止输出地址信息；数据高位截位器（19）接收累加器（21）输出的地址信息，并将高位地址信息截取处理后输出给数据循环存储器（22）；数据低位截位器（20）接收累加器（21）输出的地址信息，并将低位地址信息截取处理后输出给滤波器系数存储器（23）；速率匹配器（25）接收数据缓冲器（18）输出的数据累计缓冲总量数据信号与累加器（21）输出的地址高位累计总量数据信号，并对接收的两路数据进行数值比对，产生地址信息输出控制信号并输给累加器（21）。
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