CN113220609B - 信号收发系统与方法 - Google Patents

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Abstract

本发明公开了一种信号收发系统与方法，该信号收发系统包括：一第一信号收发端；以及一第二信号收发端，有线耦接至该第一信号收发端，其中，于该第一信号收发端送出一数字信号至该第二信号收发端，响应于所检测到的一第一信号边缘，该第二信号收发端开始计时一第一时槽，根据在该第一时槽内所检测到的至少一信号边缘的一个数，该第二信号收发端判断该数字信号为逻辑“0”或逻辑“1”。

Description

信号收发系统与方法
技术领域
本发明是有关于一种信号收发系统与方法。
背景技术
以信号传输而言，单端(single ending)信号传输在达到高频(例如200MHz)时，如何维持良好数字信号传输质量是对电路印刷板(printed circuit board)布局(layout)是重大挑战。
当信号频率提高后，数字信号传输质量很容易受到PCB布局走线不良、系统内外部干扰、噪声等因素而导致电压电平漂移、信号延迟等问题，进而导致数字信号的接收错误。
发明内容
根据本发明一实例，提出一种信号收发系统，包括：一第一信号收发端；以及一第二信号收发端，有线耦接至该第一信号收发端，其中，于该第一信号收发端送出一数字信号至该第二信号收发端，响应于所检测到的一第一信号边缘，该第二信号收发端开始计时一第一时槽，根据在该第一时槽内所检测到的至少一信号边缘的一个数，该第二信号收发端判断该数字信号为逻辑“0”或逻辑“1”。
根据本发明另一实例，提出一种信号收发方法，应用于一信号收发系统，该信号收发系统包括一第一信号收发端与有线耦接至该第一信号收发端的一第二信号收发端，该信号收发方法包括：该第一信号收发端送出一数字信号至该第二信号收发端；响应于所检测到的一第一信号边缘，该第二信号收发端开始计时一第一时槽；以及根据在该第一时槽内所检测到的至少一信号边缘的一个数，该第二信号收发端判断该数字信号为逻辑“0”或逻辑“1”。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1显示根据本发明一实施例的信号收发系统的示意图。
图2A显示根据本发明一实施例的传输逻辑“0”的示意图。
图2B显示根据本发明一实施例的传输逻辑“1”的示意图。
图2C显示根据本发明一实施例的传输数个数字信号的示意图。
图2D显示根据本发明另一实施例的传输数个数字信号的示意图。
图3显示本发明实施例的抗噪声干扰的示意图。
图4显示根据本发明一实施例的信号传输示意图。
图5显示根据本发明一实施例的信号传输示意图。
图6显示根据本发明另一实施例的信号收发系统的示意图。
【符号说明】
100：信号收发系统
110：第一信号收发端
120：第二信号收发端
T：时槽
D1-D3：延迟
H_TH：逻辑高电平阈值
L_TH：逻辑低电平阈值
ET：信号边缘触发参考电平
TP1～TP3：时间点
I/O 0～I/O3：输出入接脚
B0_0～B3_1：缓冲器
T1_1～T3_2：时槽
S1～S4：步骤
TP51～TP55：时间点
600：信号收发系统
610：第一信号收发端
620：第二信号收发端
630：第三信号收发端
640：第四信号收发端
650：共享总线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本说明书的技术用语系参照本领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本领域技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。
图1显示根据本发明一实施例的信号收发系统的示意图。如图1所示，信号收发系统100包括第一信号收发端110与第二信号收发端120。第一信号收发端110与第二信号收发端120之间为有线耦接与有线传输，且第一信号收发端110与第二信号收发端120之间可传输数字信号。在底下，第一信号收发端110与第二信号收发端120之间的有线耦接亦可称为「总线」。
当第一信号收发端110为传送端时，第二信号收发端120为接收端。当第二信号收发端120为传送端时，第一信号收发端110为接收端。
图2A显示根据本发明一实施例的传输逻辑“0”的示意图；图2B显示根据本发明一实施例的传输逻辑“1”的示意图。
在本发明实施例中，以检测信号边缘来取得“信息”，此处所谓的“信息”是指在一个时槽(time slot)T内的信号边缘的个数，通过在一个时槽T内信号边缘的个数，接收端可判断是接收到逻辑“0”或逻辑“1”。
举例来说，在一个时槽T内，如果接收端检测到奇数个信号边缘，则接收端判断接收到逻辑“0”信号；以及在一个时槽T内，如果接收端检测到偶数个信号边缘，则接收端判断接收到逻辑“1”信号。在此，信号边缘包括信号上升边缘与信号下降边缘。
此外，在本发明实施例中，于接收端检测到第一个信号边缘(也可称为初始信号边缘)时，接收端开始计数一个时槽T。亦即，时槽T被第一个信号边缘所触发，如此可以避免通信双方(接收端与发送端)的时间累计误差所造成数据收发错误，更可以解决由于信号延迟问题(由电路印刷板布局所造成)所导致的信号取样错误问题。
如图2A所示，当接收端检测到第一个信号边缘时，接收端开始计时“时槽”T。如果在一个时槽T内，接收端检测到一个信号边缘。故而，接收端可以判断此信号为逻辑“0”。或者是，如果在一个时槽T，接收端检测到奇数个信号边缘，故而，接收端可以判断此信号为逻辑“0”。
同样地，如图2B所示，当接收端检测到第一个信号边缘时，接收端检测到开始计时“时槽”T；而且，在一个时槽T内，接收端检测到二个信号边缘。故而，接收端可以判断此信号为逻辑“1”。或者是，如果在一个时槽T内，接收端检测到偶数个信号边缘，故而，接收端可以判断此信号为逻辑“1”。
在本发明实施例中，时槽T的长度可以事先预定或者由通信双方动态决定，此皆在本发明精神范围内。
图2C显示根据本发明一实施例的传输数个数字信号的示意图。如图2C所示，于第一个信号边缘出现时，开始第一个时槽T(亦即，第一个信号边缘的出现可以触发时槽T的开始)。于第一个时槽T内，检测到1个信号边缘。故而，接收端判断第一个数字信号为逻辑“0”。相似地，于第二个时槽T内，检测到2个信号边缘。故而，接收端判断第二个数字信号为逻辑“1”。依此，接收端判断后续的数字信号为逻辑“0”、“1”、“1”、“0”、“1”与“0”。
图2D显示根据本发明另一实施例的传输数个数字信号的示意图。不同于图2C的情况，在图2D中，即便在传输过程出现延迟，本发明实施例仍可以正确判断所接收到的信号。相似地，在前2个时槽T内，接收端判断接收到逻辑“0”与“1”。之后，出现延迟D1(亦即，在延迟D1内，接收端皆未检测到任何信号边缘)。于延迟D1过后，接收端又检测到下一个信号边缘，所以，第3个时槽T被触发，且接收端可以继续接收信号。故而，于第3个时槽T至第5个时槽T内，接收端判断接收到逻辑“0”、“1”与“1”。
之后，出现延迟D2(亦即，在延迟D2内，接收端皆未检测到任何信号边缘)。于延迟D2过后，接收端又检测到下一个信号边缘，所以，第6个时槽T被触发，则接收端可以继续接收信号。故而，于第6个时槽T，接收端判断接收到逻辑“0”。
同样地，之后，出现延迟D3(亦即，在延迟D3内，接收端皆未检测到任何信号边缘)。于延迟D3过后，接收端又检测到下一个信号边缘，所以，第7个时槽T被触发，则接收端可以继续接收信号。故而，于第7个时槽T与第8个时槽T，接收端判断接收到逻辑“1”与“0”。
在本发明实施例中，可允许延迟长度可以事先预定，或者，在开始信号传输之前，传输端与接收端双方沟通来决定可允许的延迟长度。例如，但不受限于，可允许延迟长度可为100个时槽。亦即，如果在可允许延迟长度内，接收端检测到下一个信号边缘，则此次的传输可以继续；或者是，如果在可允许延迟长度内，接收端检测不到下一个信号边缘，则此次的传输被视为失败，且接收端将此次传输所接收到的信号给予丢弃。
也就是说，如果以图2D为例，当延迟D1超过可允许延迟长度的话，则接收端将此次的传输视为失败，且接收端将此次传输所接收到的数字信号丢弃(亦即，将前2个时槽内所接收的逻辑“0”与“1”给予丢弃)。
图3显示本发明实施例的抗噪声干扰的示意图。符号H_TH代表逻辑高电平阈值，符号L_TH代表逻辑低电平阈值，符号ET代表信号边缘触发参考电平。当所检测到的信号电平由低于逻辑低电平阈值L_TH上升至信号边缘触发参考电平ET，则代表检测到一个上升信号边缘。同样地，当所检测到的信号电平由高于逻辑高电平阈值H_TH下降至信号边缘触发参考电平ET，则代表检测到一个下降信号边缘。当检测到总线上的第一个信号边缘时，接收端要记录该第一个信号边缘为上升边缘或下降边缘。
以图3为例，原本总线上的信号电平为低电平(低于逻辑低电平阈值L_TH)，于时间点TP1，检测到总线上的信号电平上升至信号边缘触发参考电平ET，则代表于时间点TP1检测到第一个信号边缘(且此信号边缘为上升信号边缘)。故而，开始计时第一个时槽T。于时间点TP2，检测到总线上的信号电平由高于逻辑高电平阈值H_TH下降至信号边缘触发参考电平ET，则代表于时间点TP2检测到第二个信号边缘(且此信号边缘为下降信号边缘)。于时间点TP3，检测到总线上的信号电平由低于逻辑低电平阈值L_TH上升至信号边缘触发参考电平ET，则代表于时间点TP3检测到第三个信号边缘(且此信号边缘为上升信号边缘)。
由于在一个时槽T内检测到3个信号边缘，则接收端判断此次所接收到的数字信号为逻辑“0”。
也就是说，在传输逻辑“0”时，由于传送端是发出奇数个信号边缘，如果没有噪声干扰的话，则于时槽T内，接收端将检测到相同数量的信号边缘(奇数个信号边缘)。但由于出现噪声干扰，使得总线上的信号电平出现预期不到的变化。然而，传送端传送奇数个信号边缘代表着，总线的信号电平必然是由低电平(时槽开始时)变为高电平(时槽结束时)，或者是，总线的信号电平必然是由高电平(时槽开始时)变为低电平(时槽结束时)。也就是说，在传输逻辑“0”时，不论噪声干扰的情况如何严重，则在一个时槽内所出现的信号边缘仍将为奇数个(例如，如图3所示，传输端虽只发出1个信号边缘，但接收端检测到3个信号边缘)。
相似地，在传输逻辑“1”时，由于传送端是发出偶数个信号边缘，如果没有噪声干扰的话，则于时槽T内，接收端将检测到相同数量的信号边缘(偶数个信号边缘)。但由于出现噪声干扰，使得总线上的信号电平出现预期不到的变化。然而，由于传送端传送偶数个信号边缘代表着，总线的信号电平必然是由低电平(时槽开始时)转态至高电平又转态回低电平(时槽结束时)，或者是，总线的信号电平必然是由高电平(时槽开始时)转态至低电平又转态回高电平(时槽结束时)。也就是说，在传输逻辑“1”时，不论噪声干扰的情况如何严重，则在一个时槽内所出现的信号边缘仍将为偶数个(例如，传输端虽发出2个信号边缘，但接收端检测到4个信号边缘)。
此外，在本发明实施例中，若在时槽结束时，接收端额外检测总线的信号电平，则更可以改善信息传递的正确性。
图4显示根据本发明一实施例的信号传输示意图。图4的信号传输可用于解决传输延迟问题。为方便解释，在此以接收端通过4个输出入接脚I/O0-I/O3(称为输出入接脚群组)来接收由发送端所发出的数字信号。当然，发送端也有4个输出入接脚。当知本发明并不受限于此。由于接收端利用4个输出入接脚I/O 0-I/O3来接收数字信号，故而，对于各输出入接脚，会分别独立计时其个别时槽。输出入接脚I/O 0分别对应于缓冲器B0_0与缓冲器B0_1；输出入接脚I/O 1分别对应于缓冲器B1_0与缓冲器B1_1；输出入接脚I/O 2分别对应于缓冲器B2_0与缓冲器B2_1；以及输出入接脚I/O 3分别对应于缓冲器B3_0与缓冲器B3_1。
如图4所示，输出入接脚I/O 1上最快出现信号边缘，故而，对应于输出入接脚I/O1的第1个时槽T1_1开始。于第1个时槽T1_1结束时，接收端检测到2个信号边缘，故而，接收端判断接收从输出入接脚I/O 1到第一个数字信号为逻辑“1”，并将为逻辑“1”的第一个数字信号储存于缓冲器B0_0(如步骤S1所示)。
相似地，当输出入接脚I/O 3与I/O 0上出现信号边缘时，第1个时槽T3_1与(对应于输出入接脚I/O 3)与T0_1(对应于输出入接脚I/O 0)开始。于时槽T3_1结束时，接收端检测到1个信号边缘，故而，接收端判断从输出入接脚I/O 3接收到逻辑“0”，并将逻辑“0”储存于缓冲器B3_0(如步骤S2所示)；以及于时槽T0_1结束时，接收端检测到1个信号边缘，故而，接收端判断从输出入接脚I/O 0接收到逻辑“0”，并将逻辑“0”储存于缓冲器B0_0(如步骤S3所示)。
相似地，当输出入接脚I/O 2上出现信号边缘时，第1个时槽T2_1(对应于输出入接脚I/O 2)开始。于时槽T2_1结束时，接收端检测到2个信号边缘，故而，接收端判断从输出入接脚I/O 2接收到逻辑“1”，并将逻辑“1”储存于缓冲器B2_0(如步骤S4所示)。
依上述，对应于这4个输出入接脚的时槽T0_2-T3_2所接收到的信号边缘数量，接收端分别判断通过这4个输出入接脚I/O 0-I/O 3接收到逻辑“0”、“0”、“1”与“1”，并将逻辑“0”、“0”、“1”与“1”分别储存于缓冲器B0_1-B3_1。
当4笔数据(对应于这些输出入接脚)皆已储存至对应的缓冲器后(如B0_0-B3_0)，接收端可以将之读出，并且将这些缓冲器重设为等待状态。也就是说，可以将缓冲器B0_0-B3_0视为一个缓冲器群组，而将缓冲器B0_1-B3_1视为另一个缓冲器群组。当同一个缓冲器群组皆已被写入后，接收端才从该缓冲器群组一次读出所有数据，且将该缓冲器群组重设为等待状态。之后，接收端将数据写入至另一个缓冲器群组。当然，这些缓冲器群组乃是设置于接收端内。
虽然图4只显示2个缓冲器群组，但本发明其他可能实施例中，依照需求(如延迟情况重加严重)，可以在接收端设置更多组缓冲器群组，这些缓冲器群组被交替写入与读出数字数据。
也就是说，即便是输出入接脚上的延迟有所不同，本发明实施例可以使用配置多个缓冲器，交替读写这些缓冲器的数据，以有效解决传输延迟不同的问题。
现请参照图5，显示根据本发明一实施例的信号传输示意图。图5显示，当传送端为微控制器(MCU)而接收端为快闪存储器时，如何以1根接脚来完成SPI(序列周边接口SerialPeripheral Interface)读取操作。如所知般，于已知技术中，SPI总线由三条信号线组成：序列频率(Serial Clock，SCLK)、序列数据输出(Serial Data Output，SDO)、序列数据串行数据输入(Serial Data Input，SDI)，也就是说，SPI总线的两端(传输端与接收端)皆需要3根接脚才能完成SPI传输接收。但本发明实施例中，SPI总线的两端(传输端与接收端)只需要1根接脚即可完成SPI传输接收。
如图5所示，于待命状态，微控制器输出低电平至总线，而快闪存储器则输出高阻抗以处于接收状态。故而，当待命状态时，总线被微控制器拉至低电平。
当微控制器准备好读取指令(例如，读取指令为8位的00001100)时，则微控制器依上述方式来将这8位通过该接脚来传输至快闪存储器。所以，在时间点TP51时，微控制器送出第一个信号边缘至总线上，而当快闪存储器检测到该第一个信号边缘时，快闪存储器可以得知微控制器已开始准备送出读取指令。也就是说，在本发明实施例中，微控制器所送出的第一个信号边缘不但代表所要传送的数字信号的信息，也可以代表使能信号。
于微控制器送出读取指令后，微控制器可以接续着送出读取地址至快闪存储器，如时间点TP52所示。
于时间点TP53时，微控制器已送完读取地址，故而，微控制器进入接收状态。由于快闪存储器已完整接收读取指令与读取地址，故而快闪存储器判断要准备数据给微控制器。快闪存储器则开始准备数据，且快闪存储器要负责维持目前的总线状态(亦即，如果在时间点TP53时，总线状态为高电平，则快闪存储器要负责维持目前的总线状态为高电平；反之亦然)。
于时间点TP54时，要给微控制器的数据已准备好，则快闪存储器可以开始依上述方式来传输数据给微控制器。在本发明实施例中，快闪存储器的数据准备期间可以不受限。亦即，时间点TP53与TP54之间的长度并未受限。
当微控制器判断所接收到的数据已足够时，微控制器会输出低电平至总线以让总线被强制为低电平，且微控制器会回复待命状态。快闪存储器在输出数据时，快闪存储器会持续监控总线上的电平。如果快闪存储器检测到总线上的电平跟快闪存储器所送出的电平不同时，则快闪存储器会判断微控制器要求结束传输数据，所以，快闪存储器结束数据的传输且快闪存储器会回到待命状态。
亦即，在时间点TP55，本来快闪存储器想要传输逻辑“1”(如虚线所示)，故而快闪存储器想要将总线电平拉至高电平，但快闪存储器发现总线电平无法拉至高电平，则快闪存储器判断微控制器已收集足够数据，故而快闪存储器进入待命状态。
图6显示根据本发明另一实施例的信号收发系统的示意图。如图6所示，信号收发系统600可以共享总线。信号收发系统600包括：第一信号收发端610、第二信号收发端620、第三信号收发端630、第四信号收发端640与共享总线650。在此，第二信号收发端620使用共享总线650的NA(NA为正整数)根接脚来跟第一信号收发端610之间收发数字信号；第三信号收发端630使用共享总线650的NB(NB为正整数)根接脚来跟第一信号收发端610之间收发数字信号；第四信号收发端640使用共享总线650的NC(NC为正整数)根接脚来跟第一信号收发端610之间收发数字信号，其中，NA、NB与NC可彼此相同或不同，此皆在本发明精神范围内。
第二信号收发端620、第三信号收发端630与第四信号收发端640的时槽可彼此相同或不同，且这些时槽可事先预定或者由这些信号收发端620-640跟第一信号收发端610之间沟通而决定，此亦在本发明精神范围内。亦即，第二信号收发端620的时槽长度决定、第三信号收发端630的时槽长度决定与第四信号收发端640的时槽长度决定系彼此独立。
此外，第一信号收发端610还包括3根专用使能接脚CE#0、CE#1与CE#2。当第一信号收发端610欲传输数据至第二信号收发端620时，第一信号收发端610通过使能接脚CE#0发送使能信号(其可为信号边缘)给第二信号收发端620，以使能第二信号收发端620。相似地，第一信号收发端610通过使能接脚CE#1或CE#2来使能第三信号收发端630或第四信号收发端640。
至于第一信号收发端610、第二信号收发端620、第三信号收发端630与第四信号收发端640之间的信号传输方式可通过上述方式来实现，其细节于此不赘述。
在本发明一可能实施例中，接收端可以包括：信号边缘检测电路，单发电路(oneshot circuit)与定时器等。信号边缘检测电路用以检测信号边缘。当检测到信号边缘时，单发电路将会被触发以产生时槽。至于定时器则用于计时时槽与计时延迟。信号边缘检测电路，单发电路与定时器的架构在此可不特别限定之。
综上所述可知，在本发明上述实施例中，当在传送数字信号时，即便数字信号质量不佳，但本发明实施例是根据所检测到的信号边缘的数量来判断数字信号，故而，本发明实施例具有高速、可靠与抗干扰的优点。亦即，本发明实施例是以一个时槽内所检测到的信号边缘数量来判断数字信号，而非以所检测到的信号电压电平来判断数字信号。
在本发明实施例中，即使不同输出入接脚之间有不同传输延迟，仍可正确判断数字信号，故而印刷电路板的信号线布局将不会影响信号接收正确性。
由上述可知，本发明实施例的信号传输技术可应用于有线数字通信。且，本发明可应用于系统对系统的传输(例如，个人计算机与有线鼠标之间的有线数字信号传输)，或者是装置对装置的传输(例如，硬盘与光驱之间的有线数字信号传输)，或者是元件对元件的传输(例如，微处理器与快闪存储器之间的有线数字信号传输)。
本发明实施例可使用较少的I/O接脚来完成通信，例如，用1根接脚来完成SPI数据传输，具有成本较低的优点。
由于在本发明实施例中，在信号边缘被接收端接收前，接收端处于待命阶段。所以，本发明实施例的信号收发系统可支持动态传输。
虽然上述实施例以传输单端数字信号为例做说明，但本发明其他实施例亦可应用于差动数字信号的传输。
由以上实施例可知，本发明的信号传输既非「同步传输」，也不是「异步传输」。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种信号收发系统，包括：
一第一信号收发端；以及
一第二信号收发端，有线耦接至该第一信号收发端，
其中，于该第一信号收发端送出一数字信号至该第二信号收发端，响应于所检测到的一第一信号边缘，该第二信号收发端开始计时一第一时槽，根据在该第一时槽内所检测到的至少一信号边缘的一个数，该第二信号收发端判断该数字信号为逻辑“0”或逻辑“1”；
该第一信号边缘的检测包括数字信号的信号电平上升或下降到信号边缘触发参考电平；
该第二信号收发端包括一输出入接脚群组与至少二缓冲器群组，这些缓冲器群组用以交替写入与读出该第二信号收发端所判断出的多个数字信号，这些数字信号通过该输出入接脚群组而接收。
2.根据权利要求1所述的信号收发系统，其中，如果在该第一时槽内所检测到的该至少一信号边缘的该个数为奇数，该第二信号收发端判断该数字信号为逻辑“0”。
3.根据权利要求1所述的信号收发系统，其中，如果在该第一时槽内所检测到的该至少一信号边缘的该个数为偶数，该第二信号收发端判断该数字信号为逻辑“1”。
4.根据权利要求1所述的信号收发系统，其中，该第一信号边缘包括一信号上升边缘或一信号下降边缘。
5.根据权利要求1所述的信号收发系统，其中，该第一时槽的一长度为事先预定，或者由该第一信号收发端与该第二信号收发端动态决定。
6.根据权利要求1所述的信号收发系统，其中，如果两个相邻时槽之间的一延迟大于一可允许延迟长度，则该第二信号收发端视为传输失败。
7.根据权利要求1所述的信号收发系统，其中，该第二信号收发端记录该第一信号边缘为一信号上升边缘或一信号下降边缘。
8.根据权利要求1所述的信号收发系统，其中，
该第一信号收发端包括一第一接脚，该第二信号收发端包括一第二接脚；
该第一信号收发端与该第二信号收发端处于一待命状态；
该第一信号收发端通过该第一接脚传输一操作指令至该第二信号收发端，其中，该第二信号收发端被该操作指令的一初始信号边缘所使能；
该第一信号收发端通过该第一接脚传输一地址至该第二信号收发端；
该第一信号收发端进入一接收状态，该第二信号收发端准备数据，且该第二信号收发端负责维持一总线的一目前状态；
当该第二信号收发端准备好数据时，该第二信号收发端通过该第二接脚输出数据至该第一信号收发端；
当该第一信号收发端判断所接收到的数据已足够时，该第一信号收发端控制该总线的一电平，且该第一信号收发端回到该待命状态；以及
如果该第二信号收发端检测到该总线上的该电平不同于该第二信号收发端所送出的一总线电平不同，该第二信号收发端判断该第一信号收发端要求结束传输数据，该第二信号收发端结束数据传输，该第二信号收发端回到该待命状态。
9.根据权利要求1所述的信号收发系统，还包括一第三信号收发端，该第一信号收发端通过一第一使能接脚与一第二使能接脚而分别使能该第二信号收发端与该第三信号收发端，该第二信号收发端的一时槽长度决定系独立于该第二信号收发端的一时槽长度决定。
10.一种信号收发方法，应用于一信号收发系统，该信号收发系统包括一第一信号收发端与有线耦接至该第一信号收发端的一第二信号收发端，该信号收发方法包括：
该第一信号收发端送出一数字信号至该第二信号收发端；
响应于所检测到的一第一信号边缘，该第二信号收发端开始计时一第一时槽；以及
根据在该第一时槽内所检测到的至少一信号边缘的一个数，该第二信号收发端判断该数字信号为逻辑“0”或逻辑“1”；
其中，该第一信号边缘的检测包括数字信号的信号电平上升或下降到信号边缘触发参考电平；
该第二信号收发端包括一输出入接脚群组与至少二缓冲器群组，这些缓冲器群组用以交替写入与读出该第二信号收发端所判断出的多个数字信号，这些数字信号通过该输出入接脚群组而接收。
11.根据权利要求10所述的信号收发方法，其中，如果在该第一时槽内所检测到的该至少一信号边缘的该个数为奇数，该第二信号收发端判断该数字信号为逻辑“0”。
12.根据权利要求10所述的信号收发方法，其中，如果在该第一时槽内所检测到的该至少一信号边缘的该个数为偶数，该第二信号收发端判断该数字信号为逻辑“1”。
13.根据权利要求10所述的信号收发方法，其中，该第一信号边缘包括一信号上升边缘或一信号下降边缘。
14.根据权利要求10所述的信号收发方法，其中，该第一时槽的一长度为事先预定，或者由该第一信号收发端与该第二信号收发端动态决定。
15.根据权利要求10所述的信号收发方法，其中，如果两个相邻时槽之间的一延迟大于一可允许延迟长度，则该第二信号收发端视为传输失败。
16.根据权利要求10所述的信号收发方法，其中，该第二信号收发端记录该第一信号边缘为一信号上升边缘或一信号下降边缘。
17.根据权利要求10所述的信号收发方法，其中，
该第一信号收发端包括一第一接脚，该第二信号收发端包括一第二接脚；
该第一信号收发端与该第二信号收发端处于一待命状态；
该第一信号收发端通过该第一接脚传输一操作指令至该第二信号收发端，其中，该第二信号收发端被该操作指令的一初始信号边缘所使能；
该第一信号收发端通过该第一接脚传输一地址至该第二信号收发端；
该第一信号收发端进入一接收状态，该第二信号收发端准备数据，且该第二信号收发端负责维持一总线的一目前状态；
当该第二信号收发端准备好数据时，该第二信号收发端通过该第二接脚输出数据至该第一信号收发端；
当该第一信号收发端判断所接收到的数据已足够时，该第一信号收发端控制该总线的一电平，且该第一信号收发端回到该待命状态；以及
如果该第二信号收发端检测到该总线上的该电平不同于该第二信号收发端所送出的一总线电平不同，该第二信号收发端判断该第一信号收发端要求结束传输数据，该第二信号收发端结束数据传输，该第二信号收发端回到该待命状态。
18.根据权利要求10所述的信号收发方法，该信号收发系统还包括一第三信号收发端，该第一信号收发端通过一第一使能接脚与一第二使能接脚而分别使能该第二信号收发端与该第三信号收发端，该第二信号收发端的一时槽长度决定系独立于该第二信号收发端的一时槽长度决定。
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