KR100353211B1 - 수신신호의 에지를 검출하여 비트에러율을 예측하는장치및방법 - Google Patents

Abstract

1. 청구범위애 기재된 발명이 속한 기술분야

디지탈 무선통신시스템의 수신단에서 수신되는 신호의 비트에러율을 예측하는 장치 및 방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

수신신호의 BER을 보다 정확하게 예측할 수 있고, 또한 디지탈 무선통신시스템의 수신단의 크기를 줄일 수 있는 비트에러율 예측장치 및 방법을 제공한다.

3. 발명의 해결방법의 요지

본 발명은 기저대역 수신신호로부터 클럭을 복원하고, 이 클럭을 소정 위상만큼 지연시켜 수신신호의 각 심볼을 나타내는 윈도우를 발생한후 이 윈도우와 기저대역 수신신호로부터 검출된 에지간의 상관관계를 이용하여 수신신호의 각 심볼이 에러인지 에러가 아닌지를 결정함으로써 비트에러율을 예측하는 장치를 제공한다. 상기 비트에러율 예측장치는 윈도우내에 두개 이상의 에지가 포함되거나 윈도우 밖에 하나 이상의 에지가 위치하는 경우에 해당하는 심볼을 에러심볼로 결정한다. 그리고 그이외의 경우인 윈도우내에 오직 하나의 에지가 포함되거나 에지가 없거나 윈도우 밖에 에지가 없는 경우에 해당하는 심볼을 정상적인 심볼로 결정한다. 기저대역 수신신호의 각 심볼들이 에러인지 아닌지를 결정하고 난 후에는 에러심볼의 수로부터 수신신호의 심볼수를 제산하여 BER을 구한다. 상기 윈도우는 기저대역 수신신호로부터 복원된 클럭을 90°만큼 위상지연시킴으로써 얻어진다.

4. 발명의 중요한 용도

디지탈 무선통신시스템의 수신단.

Description

수신신호의 에지를 검출하여 비트에러율을 예측하는 장치 및 방법

본 발명은 디지탈 무선통신시스템의 수신단에 관한 것으로, 특히 수신신호의 에지를 검출하여 비트에러율을 예측하는 장치 및 방법에 관한 것이다.

일반적으로 디지탈 무선통신시스템의 수신단에는 수신신호의 에러율이 어느 정도인지를 예측하는 장치가 부가적으로 포함되어 이용되고 있다. 이러한 장치는 통상 수신신호의 세기를 검출한 후 이 검출된 수신신호의 세기를 이용하여 비트에러율(Bits Error Rate: 이하 "BER"이라 칭함)을 예측하고 있다. 이와 같이 예측된 비트에러율에 따라 사용자들은 현재 수신되는 신호의 비트당 에러율이 어느 정도인지를 확인할 수 있고, 이에 응답하여 송신측에 보다 강한/약한 신호의 송출을 요구할 수도 있다.

종래기술에 따른 BER 예측장치의 구성을 보여주는 제1도를 참조하면, 안테나로부터 수신되는 신호는 RF전단(Radio Frequency Front End)(101)을 거쳐 FM판별기(Frequency Modulation Discriminator)(102)로 입력되어 기저대역의 신호로 추출된다. 상기 추출된 기저대역신호는 데이타복조기(103) 및 클럭복원기(104)로 인가되어 데이타 DATA로서 복조되고, 클럭 CLOCK으로 복원된다. 이러한 구성 및 동작은 전형적인 통신시스템에 대한 것이다.

한편 제1도의 RSSI(Received Signal Strength Indicator)검출기(105)는 FM판별기(102)의 출력신호로부터 수신신호의 세기를 검출하는 기능을 수행한다. RSSI검출기(105)에 의해 검출된 수신신호의 세기를 나타내는 아날로그의 RSSI신호는 아날로그/디지탈(Analog/Digital)변환기(106)에 의해 디지탈신호로 변환되고, RSSI to BER 매퍼(107)는 상기 변환된 디지탈신호를 BER로 매핑함으로써 BER을 예측한다. 이렇게 예측된 BER은 통상의 통신시스템에서 요구되는 수신데이타 및 복원데이타의 성능 예측치로 사용된다.

그러나 이와 같은 종래기술은 단지 수신신호의 세기만을 이용하여 이를 BER로 환산하는 방식이기 때문에 BER 그 자체가 정확하게 표현되지 않는 단점이 있다. 왜냐하면 수신신호가 강하다고 반드시 BER이 작은 것은 아니고, 또 수신신호가 약하다고 반드시 BER이 큰 것은 아닐 수 있기 때문이다. 예를 들어, 타신호의 간섭이나 잡음레벨의 증가에 따라서 수신신호세기가 큰 것으로 감지될 수도 있기 때문이다.

또한 종래기술에 따르면 아날로그의 RSSI신호를 디지탈로 표현하기 위한 A/D변환기가 추가적으로 요구됨에 따라 시스템의 구성이 커지는 단점이 있다. 그리고 또한 종래기술에서 이용되는 RSSI를 BER로 매핑하기 위한 관계식은 지금까지 잘 정리된 것이 없기 때문에 매핑관계식의 유도 또한 결코 용이하지가 않은 단점이 있다.

따라서 본 발명의 목적은 BER을 보다 정확하게 예측하는 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 디지탈 무선통신시스템의 수신단의 크기를 줄이는 BER예측장치 및 방법을 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명은 기저대역 수신신호로부터 클럭을 복원하고, 이 클럭을 소정 위상만큼 지연시켜 수신신호의 각 심볼을 나타내는 윈도우를 발생한 후 이 윈도우와 기저대역 수신신호로부터 검출된 예지간의 상관관계를 이용하여 수신신호의 각 심볼이 에러인지 에러가 아닌지를 결정함으로써 BER을 예측하는 장치를 제공한다.

상기 BER 예측장치는 윈도우내에 두개 이상의 에지가 포함되거나 윈도우 밖에 하나 이상의 에지가 위치하는 경우에 해당하는 심볼을 에러심볼로 결정한다. 그리고 그 이외의 경우인 윈도우내에 오직 하나의 에지가 포함되거나 에지가 없거나 윈도우 밖에 에지가 없는 경우에 해당하는 심볼을 정상적인 심볼로 결정한다. 기저대역 수신신호의 각 심볼들이 에러인지 아닌지를 결정하고 난 후에는 에러심볼의 수로부터 수신신호의 심볼수를 제산하여 BER을 구한다. 상기 윈도우는 기저대역 수신신호로부터 복원된 클럭을 90°만큼 위상지연시킴으로써 얻어진다.

이러한 BER 예측장치는: 수신신호를 기저대역의 수신신호로 변환하는 수신신호 변환기와; 상기 기저대역 수신신호의 에지를 검출하고 이 검출 결과를 나타내는 에지신호를 출력하는 에지검출기와; 상기 기저대역 수신신호의 각 심볼에 대응하는 클럭을 복원하고, 이 복원된 클럭을 소정 위상만큼 지연시켜 각 심볼에 대응하는 윈도우들로 이루어지는 윈도우신호를 발생하는 클럭복원기와; 상기 윈도우신호와 상기 에지신호를 이용하여 상기 기저대역 수신신호의 각 심볼이 에러인지 아닌지 여부를 결정하고 이를 나타내는 심볼결정값을 출력하는 심볼결정기와; 상기 클럭복원기로 부터 미리 설정된 갯수만큼의 클럭이 복원되어 출력될 시 이 클럭의 수와 상기 심볼결정값을 이용하여 수신신호의 심볼에러를 예측하기 위한 BER을 계산하는 심볼에러 예측기로 구성한다.

상기 에지검출기는; 상기 기저대역 수신신호와 소정의 전원전압을 배타적으로 논리합하여 출력하는 제1배타적논리합회로와, 상기 제1배타적논리합회로의 출력과 상기 전원전압을 배타적으로 논리합하여 출력하는 제2배타적논리합회로와, 상기기저대역 수신신호와 상기 제2배타적논리합회로의 출력을 배타적으로 논리합하고 그 논리합결과를 상기 에지신호로서 출력하는 제3배타적논리합회로로 구성한다. 또한 상기 에지검출기는 상기 제1배타적논리합회로의 출력단자와 상기 제2배타적논리합회로의 한 입력단자의 사이에 접속된 저항과, 상기 제2배타적논리합회로의 입력단자와 접지단의 사이에 접속된 캐패시터로 구성되어 상기 제1배타적논리합회로의 출력을 소정 시간만큼 지연시키는 지연소자를 더 포함한다.

상기 심볼결정기는; 상기 윈도우신호의 각 윈도우별로 윈도우내에 상기 에지신호가 2개 이상 포함되는지를 확인하여 이에 대응하는 수신신호의 심볼을 에러심볼로 결정하고 포함된 것으로 확인된 윈도우를 나타내는 제1심볼결정값으로 출력하는 제1수단과, 상기 윈도우신호의 각 윈도우별로 왼도우의 밖에 상기 에지신호가 1개 이상 포함되는지를 확인하여 이에 대응하는 수신신호의 심볼을 에러심볼로 결정하고 포함된 것으로 확인된 윈도우를 나타내는 제2심볼결정값을 출력하는 제2수단으로 구성한다.

상기 심볼에러 예측기는; 상기 제1심볼결정값과 상기 제2심볼결정값이 나타내는 에러윈도우의 수를 카운트하는 에러윈도우 카운터와, 상기 클럭 복원기에 의해 복원된 클럭의 갯수를 카운트함으로써 수신신호의 심볼수를 카운트하고, 상기 설정갯수만큼 클럭이 복원된 경우 상기 에러윈도우 카운터를 클리어시키는 심볼 카운터와, 상기 에러윈도우 카운터에 의해 카운트된 값으로부터 상기 설정갯수를 제산하여 이 제산된 값을 수신신호의 심볼에러 예측을 위한 BER로 계산하는 BER계산기로 구성한다.

이와 같이 본 발명은 수신신호의 세기로부터 BER을 구하는 것이 아니고 각 심볼별로 에러인지 아닌지를 결정하여 구하기 때문에 보다 정확하게 수신신호의 BER을 구할 수 있다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면을 참조하여 설명될 것이다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명에 따른 비트에러율 예측장치의 구성을 보여주는 제2도를 참조하면, 안테나로부터 수신되는 신호는 RF전단(201)을 거쳐 FM판별기(202)로 입력되어 기저대역의 신호 FMDISC로 추출된다. 상기 추출된 기저대역신호 FMDISC는 데이타복조기(203) 및 클럭복원기(204)로 인가되어 데이타 DATA로서 복조되고, 클럭 CLOCK으로 복원된다. 이때 클럭복원기(204)는 상기 FM판별기(202)로부터 FMDISC를 수신하여 수신신호의 각 심볼에 대응하는 CLOCK을 복원한다. 이렇게 복원된 클럭은 심볼에러예측기(207)로 인가된다. 또한 클럭복원기(204)는 상기 CLOCK을 소정 위상만큼 지연시켜 윈도우신호 WINDOW를 발생한다. 상기 윈도우신호 WINDOW는 수신신호의 각 심볼에 대응하는 다수의 윈도우들로 이루어지는데, 각 윈도우는 CLOCK을 90°만큼 위상지연시킴으로써 얻어지고 이렇게 얻어진 윈도우신호 WINDOW는 심볼결정기(206)로 인가된다.

제2도에서 에지검출기(Edge Detector)(205)는 FM판별기(202)로부터의 FMDISC를 수신하여 에지를 검출하고, 검출된 에지를 나타내는 EDGE신호를 출력한다. 상기 EDGE신호는 FMDISC의 상승에지(rising edge) 또는 하강에지(falling edge)에서 발생된다.

심볼결정기(Symbol Decision)(206)는 상기 EDGE신호와 클럭복원기(204)로부터의 윈도우신호 WINDOW를 수신하여 수신신호의 각 심볼이 에러심볼인지 아니면 정상적인 심볼인지를 결정한 후 이를 SD신호로서 나타낸다. 심볼결정기(206)는 하나의 심볼당 2번, 즉 Half Symbol단위로 그 심볼이 에러심볼(Bad Symbol)인지 정상적인 심볼(Good Symbol)인지 체크한다. 즉 심볼결정기(206)는 수신된 Half Symbol이 에러심볼이면 Bad Symbol로 결정한 후 이를 나타내는 "로우(LOW)"레벨의 SD신호를 출력하고, 수신된 Half Symbol이 에러심볼이 아니면 Good Symbol로 결정한 후 이를 나타내는 "하이(HIGH)"레벨의 SD신호를 출력한다. 이러한 에러심볼 결정동작은 윈도우신호 WINDOW의 상승에지 또는 하강에지에서 수행되며, 하기와 같은 규칙에 따른다.

심볼결정기(206)는 윈도우내(윈도우가 "하이"레벨)에 두개 이상의 에지가 포함되는 경우, 윈도우밖(윈도우가 "로우"레벨)에 하나 이상의 에지가 위치하는 경우에 해당하는 심볼을 Bad Symbol로 결정한다. 그리고 심볼결정기(206)는 윈도우내에 오직 하나의 에지가 포함되는 경우, 윈도우내에 에지가 포함되지 않는 경우, 윈도우밖에 에지가 포함되지 않는 경우에 해당하는 심볼을 Good symbol로 결정한다.

심볼에러예측기(Symbol Error Estimator)(207)는 심볼결정기(206)로부터의 SD신호와 클럭복원기(204)로부터의 CLOCK을 수신하여 수신신호의 총 심볼의 갯수와 Bad Symbol의 갯수를 카운트한 후 이 카운트된 값을 이용하여 수신신호의 심볼에러 예측을 위한 BER을 계산한다. Bad Symbol의 갯수로부터 수신신호의 총심볼의 갯수를 제산한 값이 BER이다. 이때 수신신호의 총 심볼의 갯수는 프로그래머블(programable)하게 설정될 수 있다.

제3도는 에지검출기(205)의 구성을 보다 상세하게 보여주는 도면으로, 제1배타적논리합회로(Exclusive OR Gate)(301)와, 제2배타적논리합회로(302)와, 제3배타적논리합회로(303)를 포함하여 구성된다. 제1배타적논리합회로(301)는 한 입력단자로 FM판별기(202)로부터의 FMDISC신호를 인가받고, 다른 한 입력단자로 소정의 전원전압(Vcc)를 인가받는다. 제2배타적논리합회로(302)는 한 입력단자로 상기 제1배타적논리합회로(301)의 출력을 인가받고, 다른 한 입력단자로 상기 전원전압(Vcc)를 인가받는다. 또한 상기 제1배타적논리합회로(301)의 출력단자와 제2배타적논리합회로(302)의 한 입력단자의 사이에는 저항들(Rt,R)이 직렬접속되고, 저항(Rt)과 저항(R)의 사이에는 접지단에 한 단자가 연결된 캐패시터(Ct)의 다른 한 단자가 접속되어 제1배타적논리합회로(301)의 출력은 소정 시간 지연된 후 제2배타적논리합회로(302)로 인가된다. 제3배타적논리합회로(303)는 하나의 입력단자로 FM판별기(202)로부터의 FMDISC신호를 인가받고, 다른 한 입력단자로 제2배타적논리합회로(302)의 출력을 인가받아 배타적논리합연산하여 이 연산된 값을 EDGE신호로서 출력한다. 이와같이 FMDISC신호를 제1및 제2배타적논리합회로(302)를 이용하여 연산한 후 이 연산된 신호와 상기 FMDISC신호를 제3배타적논리합회로(303)를 이용하여 연산하면 FMDISC신호의 상승에지 또는 하강에지가 검출되어 EDGE신호로서 출력된다. 상기 저항(Rt)과 캐패시터(Ct)의 값을 적절하게 조절하면 EDGE신호의 펄스폭이 조절된다.

제4도는 심볼결정기(206)의 구성을 보다 상세하게 보여주는 도면으로, 다수의 디플립플롭들(U1∼U7)과, 반전게이트(인버터)들(U9∼U12)과, 노어게이트(U8)로 구성된다. 상기 심볼결정기(206)는 크게 두가지의 수단으로 구분할 수 있다. 제1수단은 디플립플롭들(U1∼U4)과 인버터(U11)로 구성되어 윈도우신호 WINDOW의 각 윈도우내에 두개 이상의 에지신호 EDGE가 포함되는지를 검출하는 기능을 수행하고, 이 결과를 나타내는 제1펄스 P3을 출력한다. 제2수단은 디플립플롭들(U5∼U7)과 인버터들(U9,U10,U12)로 구성되어 윈도우신호 WINDOW의 각 윈도우 밖에 한개 이상의 에지신호 EDGE가 위치하는지를 검출하는 기능을 수행하고, 이 결과를 나타내는 제2펄스 P4를 출력한다. 윈도우내에 두개 이상의 에지신호 EDGE가 포함되고, 윈도우 밖에 한개 이상의 에지신호 EDGE가 위치하는 경우는 전술한 바와 같이 이 윈도우에 대응하는 수신신호의 심볼이 에러심볼임을 나타낸다. 그리고 P3펄스와 P4펄스는 수신신호의 심볼에 대한 결정값, 즉 에러심볼인 경우에는 "하이"레벨로 출력되고, 에러심볼이 아닌 경우에는 "로우"레벨로 출력되는 신호된다.

제4도에서 디플립플롭(U1)과 디플립플롭(U2)은 윈도우신호 WINDOW의 "하이"레벨구간에서 동작하여 각 윈도우내에 에지신호 EDGE가 두개 이상 검출되는 경우 이를 나타내는 "하이"레벨의 P1신호를 출력한다. 이러한 동작은 디플립플롭(U1)과 디플립플롭(U2) 각각이 자신의 클리어단자(CLR)로 윈도우신호 WINDOW를 입력하고 자신의 클럭단자(CK)로 에지신호 EDGE를 입력함으로써 수행된다. 상기 P1신호는 인버터(U11)를 거쳐 반전된 후 디플립플롭(U3)과 디플립플롭(U4)의 클럭단자(CK)로 입력된다. 이에 따라 디플립플롭(U3)은 에러심볼을 나타내는 윈도우의 다음 윈도우구간에서 "하이"레벨의 펄스 P3를 발생하여 노어게이트(U8)의 한 입력단자로 인가한다.

디플립플롭(U5)은 윈도우신호 WINDOW의 "로우"레벨구간에서 동작하여 각 윈도우 밖에 에지신호 EDGE가 한개 이상 검출되는 경우 이를 나타내는 "하이"레벨의 P2신호를 출력한다. 이러한 동작은 디플롭플롭(U5)이 자신의 클리어단자(CLR)로 반전된 윈도우신호를 입력하고 자신의 클럭단자(CK)로 반전된 예지신호를 입력함으로써 수행된다. 상기 P2신호는 인버터(U12)를 거쳐 반전된 후 디플립플롭(U6)과 디플립플롭(U7)의 클럭단자(CK)로 입력된다. 이에 따라 디플립플롭(U6)은 에러심볼을 나타내는 윈도우의 다음 윈도우구간에서 "하이"레벨의 펄스 P4를 발생하여 노어게이트(U8)의 다른 한 입력단자로 인가한다.

노어게이트(U8)는 상기 펄스 P3와 P4를 입력하여 노어게이팅연산한 후 노어게이팅연산된 신호를 SD신호로서 출력한다. 수신신호의 심볼이 에러심볼에 해당하는 경우에는 "로우"레벨 SD신호가 출력되고, 수신신호의 심볼이 에러심볼이 아닌 경우에는 "하이"레벨의 SD신호로서 출력된다. 이와 같이 수신신호의 심볼이 에러심볼이나 에러심볼이 아니냐에 따라 서로 다른 레벨을 가지는 SD신호는 심볼에러예측기(207)로 인가된다.

제5도는 심볼에러예측기(207)의 구성을 보다 상세하게 보여주는 도면으로, 심볼결정기(206)로부터의 SD신호는 디플립플롭(U14)의 데이타입력단자(D)로 인가된다. 상기 디플립플롭(U14)은 자신의 클럭단자(CK)로 인가되는 인버터(U13)에 의해 반전된 클릭에 따라 동작한다. 디플립플롭(U15)은 자신의 클럭단자(CK)로 인가되는 클럭 CLOCK에 따라 동작하며, 자신의 데이타입력단자(D)로 디플립플롭(U14)의 출력을 입력한다. 디플립플롭(U16)은 자신의 클럭단자(CK)로 인가되는 반전클럭에 따라 동작하며, 자신의 데이타입력단자(D)로 디플립플롭(U15)의 출력을 입력한다. 상기 디플립플롭들(U14∼U16)의 각 출력은 논리곱(앤드)게이트(U17)로 입력되어 논리곱연산된 후 P5신호로서 출력된다. 심볼에러예측기(207)는 일단 심볼결정기(206)로부터의 SD신호를 입력한 후 상기 디플립플롭들(U14∼U16)을 이용하여 P5신호를 발생하는데, 이 P5신호는 클럭 CLOCK의 상승에지에서 에러심볼의 카운트를 가능하게 한다.

에러카운터(501)는 자신의 인에이블단자(ENA)로 "로우"레벨의 P5신호가 입력되는 경우에 인에이블되어 자신의 클럭단자로 입력되는 클럭 CLOCK을 카운트한다. 이러한 에러카운터(501)는 수신신호의 심볼중 에러심볼을 카운트하는 기능을 수행한다. 입력데이타카운터(502)는 자신의 클럭단자로 입력되는 클럭 CLOCK에 따라 BER계산기(503)에 의해 설정된 갯수만큼을 카운트한다. BER계산기(503)에 의해 설정된 클럭의 갯수를 카운트완료하면 입력데이타카운터(502)는 카운트완료를 나타내는 신호를 에러카운터(501)의 클리어단자(CLR)를 출력하여 에러카운터(501)를 클리어시킨다. BER계산기(503)는 에러카운터(501)에 의해 카운트된 값으로부터 입력데이타카운터(502)에 의해 카운트된 값을 제산함으로써 수신신호의 BER을 계산할 수 있다. 왜냐하면 에러카운터(501)에 의해 카운트된 값은 수신신호의 심볼중 에러심볼의 수를 나타내는 값이고, 입력데이타카운터(502)에 의해 카운트된 값은 수신신호의 각 심볼을 나타내는 클럭의 수를 나타내는 값이기 때문이다. 상기 BER계산기(503)는 중앙처리장치(Central Processing Unit)로서 구현될 수 있으며, 구해진 BER로부터 수신신호의 심볼에러를 예측할 수 있다.

제6도는 본 발명에 따른 BER예측장치의 동작타이밍을 보여주는 도면이다.

제6도에서 CLOCK은 기저대역의 수신신호인 FMDISC로부터 복원된 클럭이고, WINDOW는 상기 CLOCK이 90°위상지연된 신호이다. FMDISC는 제2도의 FM판별기(202)로부터 출력되는 신호로 기저대역의 수신신호이다. EDGE는 제3도와 같이 구성되는 에지검출기(205)에서 검출되는 신호로 FMDISC의 상승에지 및 하강에지에서 발생된다. P1신호는 제4도의 디플립플롭(U2)에서 발생되는 신호로 윈도우내에 두개 이상의 에지가 포함되는 경우에 발생된 신호이다. P2신호는 제4도의 디플립플롭(U5)에서 발생되는 신호로 윈도우 밖에 한개 이상의 에지가 위치하는 경우에 발생된 신호이다. 상기 P1신호 및 P2신호는 수신신호의 심볼중 에러심볼을 나타내는 신호이다.P3신호는 제4도의 디플립플롭(U3)에서 발생되는 신호로 에러가 발생한 윈도우의 다음 윈도우의 구간에서 발생되는 신호이다. P4신호는 제4도의 디플립플롭(U6)에서 발생되는 신호로 에러가 발생된 윈도우의 다음 윈도우의 구간에서 발생되는 신호이다. SD는 P3신호와 P4신호가 제4도의 노어게이트(206)에 의해 노어게이팅된 후 출력되는 신호로 "로우"레벨은 에러심볼(Bad Symbol)을 나타내며, "하이"레벨은 에러가 아닌 심볼(Good Symbol)을 나타낸다. P5는 제5도은 앤드게이트(U17)에서 출력되는 신호로 클럭 CLOCK의 상승에지에서 에러심볼을 카운트할 수 있도록 하는 신호이다. 제5도의 에러카운터(501)는 상기 P5신호의 "로우"레벨구간을 카운트하여 수신신호의 심볼중 에러심볼의 수를 카운트한다.

요약하면, 본 발명에 따른 BER예측 장치는 먼저 기저대역의 수신신호로부터 클럭 CLOCK을 복원하고, 이를 90°위상 지연시켜 윈도우를 발생한다. 그리고 기저대역의 수신신호와 윈도우를 이용하여 수신신호의 각 심볼이 에러심볼인지 에러가 아닌 심볼인지를 결정하는데, 이때 수신신호의 에지를 이용한다. 윈도우내에 수신신호의 에지가 2개 이상 포함되거나 윈도우 밖에 에지가 1개 이상 위치하는 경우에 해당하는 심볼이 에러심볼로 결정된다. 이렇게 결정된 에러심볼의 수를 카운트하고 이 카운트값으로부터 수신신호의 총심볼의 수를 제산하면 BER이 구해진다.

상술한 바와 같이 본 발명은 수신신호의 각 심볼이 에러심볼인지 아닌지를 기저대역의 수신신호로부터 구해지는 윈도우와 수신신호의 에지를 이용하여 결정한다. 이에 따라 보다 정확하게 BER을 구할 수 있는 잇점이 있다. 또한 A/D변환기가 요구되지 않으므로 시스템의 구성을 간단화할 수 있는 잇점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

제1도는 종래기술에 따른 비트에러율 예측장치의 구성을 보여주는 도면.

제2도는 본 발명에 따른 비트에러율 예측장치의 구성을 보여주는 도면.

제3도는 제2도에서 에지검출기의 구성을 보다 상세하게 보여주는 도면.

제4도는 제2도에서 심볼결정기의 구성을 보다 상세하게 보여주는 도면.

제5도는 제2도에서 심볼에러 예측기의 구성을 보다 상세하게 보여주는 도면.

제6도는 본 발명에 따른 비트에러율 예측장치의 동작타이밍도.

도면의 주요부분에 대한 부호의 설명

201: 고주파(RF)전단 202: 주파수변조(FM)판별기

203: 데이타복조기 204: 클럭복원기

205: 에지검출기 206: 심볼결정기

207: 심볼에러예측기

Claims (13)

1. 디지탈 무선통신시스템에서 비트에러율을 예측하는 장치에 있어서,

   수신신호를 기저대역의 수신신호로 변환하는 수신신호 변환기와,

   상기 기저대역 수신신호의 에지를 검출하고 이 검출결과를 나타내는 에지신호를 출력하는 에지검출기와,

   상기 기저대역 수신신호의 각 심볼에 대응하는 클럭을 복원하고, 이 복원된 클럭을 소정 위상만큼 지연시켜 각 심볼에 대응하는 윈도우들로 이루어지는 윈도우신호를 발생하는 클럭복원기와,

   상기 윈도우신호와 상기 에지신호를 이용하여 상기 기저대역 수신신호의 각 심볼이 에러인지 아닌지 여부를 결정하고 이를 나타내는 심볼결정값을 출력하는 심볼결정기와,

   상기 클럭복원기로부터 미리 설정된 갯수만큼의 클럭이 복원되어 출력될 시 이 클럭의 수와 상기 심볼결정값을 이용하여 수신신호의 심볼에러를 예측하기 위한 비트에러율을 계산하는 심볼에러 예측기로 구성함을 특징으로 하는 장치.
2. 제1항에 있어서, 상기 에지검출기는,

   상기 기저대역 수신신호와 소정의 전원전압을 배타적으로 논리합하여 출력하는 제1배타적논리합회로와,

   상기 제1배타적논리합회로의 출력과 상기 전원전압을 배타적으로 논리합하여출력하는 제2배타적논리합회로와,

   상기 기저대역 수신신호와 상기 제2배타적논리합회로의 출력을 배타적으로 논리합하고 그 논리합결과를 상기 에지신호로서 출력하는 제3배타적논리합회로로 구성함을 특징으로 하는 장치.
3. 제2항에 있어서, 상기 에지검출기는, 상기 제1배타적논리합회로의 출력을 소정 시간만큼 지연시키는 지연소자를 더 포함함을 특징으로 하는 장치.
4. 제3항에 있어서, 상기 지연소자는,

   상기 제1배타적논리합회로의 출력단자와 상기 제2배타적논리합회로의 한 입력단자의 사이에 접속된 저항과,

   상기 제2배타적논리합회로의 입력단자와 접지단의 사이에 접속된 캐패시터로 구성함을 특징으로 하는 장치.
5. 제1항에 있어서, 상기 클럭복원기는, 상기 복원된 클럭을 90도(°)만큼 위상지연시켜 이 위상지연된 각 클럭을 상기 윈도우신호의 각 윈도우로 발생하는 것을 특징으로 하는 장치.
6. 제1항에 있어서, 상기 심볼결정기는,

   상기 윈도우신호의 각 윈도우별로 윈도우내에 상기 에지신호가 2개 이상 포함되는지를 확인하여 이에 대응하는 수신신호의 심볼을 에러심볼로 결정하고 포함된 것으로 확인된 윈도우를 나타내는 제1심볼결정값으로 출력하는 제1수단과,

   상기 윈도우신호의 각 윈도우별로 윈도우의 밖에 상기 에지신호가 1개 이상 포함되는지를 확인하여 이에 대응하는 수신신호의 심볼을 에러심볼로 결정하고 포함된 것으로 확인된 윈도우를 나타내는 제2심볼결정값을 출력하는 제2수단으로 구성함을 특징으로 하는 장치.
7. 제1항에 있어서, 상기 심볼에러 예측기는, 상기 심볼결정값으로부터 상기 클럭의 설정갯수를 제산하여 이 제산된 값을 수신신호의 심볼에러 예측을 위한 비트에러율로 계산하는 것을 특징으로 하는 장치.
8. 제6항에 있어서, 상기 심볼에러 예측기는,

   상기 제1심볼결정값과 상긴 제2심볼결정값을 카운트하여 수신신호중 에러심볼의 수를 확인하는 에러심볼 카운터와,

   상기 클럭복원기에 의해 복원된 클럭의 갯수를 카운트함으로써 수신신호의 총 심볼수를 카운트하고, 상기 설정갯수만큼 클럭이 복원된 경우 상기 에러심볼 카운터를 클리어시키는 수신심볼 카운터와,

   상기 에러심볼 카운터에 의해 카운트된 값으로부터 상기 수신심볼 카운터에 의해 카운트되는 상기 설정갯수를 제산하여 이 제산된 값을 수신신호의 심볼에러 예측을 위한 비트에러율로 계산하는 비트에러율 계산기로 구성함을 특징으로 하는장치.
9. 디지탈 무선통신시스템에서 수신신호의 비트에러율을 예측하는 방법에 있어서,

   상기 수신신호를 기저대역의 수신신호로 변환하는 수신신호 변환과정과,

   상기 기저대역 수신신호의 에지를 검출하는 에지검출과정과,

   상기 기저대역 수신신호의 각 심볼에 대응하는 클럭을 복원하는 클럭복원과정과,

   상기 복원된 클럭을 소정 위상만큼 지연시켜 각 심볼에 대응하는 윈도우를 발생하는 윈도우 발생과정과,

   상기 윈도우내 또는 상기 윈도우 밖에 몇개의 에지가 검출되느냐에 따라 상기 기저대역 수신신호의 각 심볼이 에러인지 아닌지 여부를 결정하고 이 결과를 나타내는 심볼결정값을 출력하는 심볼에러 결정과정과,

   미리 설정된 갯수만큼의 클럭이 복원되었을 시 상기 심볼결정값을 이용하여 수신신호의 심볼에러를 예측하기 위한 비트에러율을 구하는 심볼에러 예측과정으로 구성함을 특징으로 하는 방법.
10. 제9항에 있어서, 상기 발생된 윈도우는 상기 복원된 클럭을 90도(°)만큼 위상지연시킨 클럭임을 특징으로 하는 방법.
11. 제9항에 있어서, 상기 심볼에러 결정과정은, 상기 윈도우내에 에지가 2개 이상 포함되거나 상기 윈도우 밖에 에지가 1개 이상 위치하는 경우 이에 대응하는 심볼을 에러로 결정하고 에러로 결정된 심볼의 수를 상기 심볼결정값으로 출력하는 것을 특징으로 하는 방법.
12. 제9항에 있어서, 상기 심볼에러 결정과정은, 상기 윈도우내에 오직 하나의 에지가 포함되거나 에지가 없거나 상기 윈도우 밖에 에지가 없는 경우에 대응하는 심볼을 제외한 나머지의 심볼을 에러로 결정하고 에러로 결정된 심볼의 수를 상기 심볼결정값으로 출력하는 것을 특징으로 하는 방법.
13. 제9항에 있어서, 상기 심볼에러 예측과정은, 상기 심볼결정값을 상기 클럭의 설정갯수로 제산하여 이 제산된 값을 수신신호의 심볼에러를 예측하기 위한 비트에러율로 계산하는 것을 특징으로 하는 방법.