TWI739294B

TWI739294B - 信號收發系統與方法

Info

Publication number: TWI739294B
Application number: TW109103340A
Authority: TW
Inventors: 張耀仁
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-02-04
Filing date: 2020-02-04
Publication date: 2021-09-11
Also published as: TW202131645A

Abstract

一種信號收發系統包括：一第一信號收發端；以及一第二信號收發端，有線耦接至該第一信號收發端，其中，於該第一信號收發端送出一數位信號至該第二信號收發端，回應於所偵測到的一第一信號邊緣，該第二信號收發端開始計時一第一時槽，根據在該第一時槽內所偵測到的至少一信號邊緣的一個數，該第二信號收發端判斷該數位信號為邏輯“0”或邏輯“1”。

Description

信號收發系統與方法

本發明是有關於一種信號收發系統與方法。

以信號傳輸而言，單端(single ending)信號傳輸在達到高頻(例如200MHz)時，如何維持良好數位信號傳輸品質是對電路印刷板(printed circuit board)佈局(layout)是重大挑戰。

當信號頻率提高後，數位信號傳輸品質很容易受到PCB佈局走線不良、系統內外部干擾、雜訊等因素而導致電壓準位飄移、信號延遲等問題，進而導致數位信號的接收錯誤。

根據本案一實例，提出一種信號收發系統，包括：一第一信號收發端；以及一第二信號收發端，有線耦接至該第一信號收發端，其中，於該第一信號收發端送出一數位信號至該第二信號收發端，回應於所偵測到的一第一信號邊緣，該第二信號收發端開始計時一第一時槽，根據在該第一時槽內所偵測到的至少一信號邊緣的一個數，該第二信號收發端判斷該數位信號為邏輯“0”或邏輯“1”。

根據本案另一實例，提出一種信號收發方法，應用於一信號收發系統，該信號收發系統包括一第一信號收發端與有線耦接至該第一信號收發端之一第二信號收發端，該信號收發方法包括：該第一信號收發端送出一數位信號至該第二信號收發端；回應於所偵測到的一第一信號邊緣，該第二信號收發端開始計時一第一時槽；以及根據在該第一時槽內所偵測到的至少一信號邊緣的一個數，該第二信號收發端判斷該數位信號為邏輯“0”或邏輯“1”。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:信號收發系統

110:第一信號收發端

120:第二信號收發端

T:時槽

D1~D3:延遲

H_TH:邏輯高準位臨界

L_TH:邏輯低準位臨界

ET:信號邊緣觸發參考準位

TP1~TP3:時間點

I/O 0~I/O3:輸出入接腳

B0_0~B3_1:緩衝器

T1_1~T3_2:時槽

S1~S4:步驟

TP51~TP55:時間點

600:信號收發系統

610:第一信號收發端

620:第二信號收發端

630:第三信號收發端

640:第四信號收發端

650:共享匯流排

第1圖顯示根據本案一實施例之信號收發系統之示意圖。

第2A圖顯示根據本案一實施例之傳輸邏輯“0”之示意圖。

第2B圖顯示根據本案一實施例之傳輸邏輯“1”之示意圖。

第2C圖顯示根據本案一實施例之傳輸數個數位信號之示意圖。

第2D圖顯示根據本案另一實施例之傳輸數個數位信號之示意圖。

第3圖顯示本案實施例的抗雜訊干擾的示意圖。

第4圖顯示根據本案一實施例之信號傳輸示意圖。

第5圖顯示根據本案一實施例的信號傳輸示意圖。

第6圖顯示根據本案另一實施例之信號收發系統的示意圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

第1圖顯示根據本案一實施例之信號收發系統之示意圖。如第1圖所示，信號收發系統100包括第一信號收發端110與第二信號收發端120。第一信號收發端110與第二信號收發端120之間為有線耦接與有線傳輸，且第一信號收發端110與第二信號收發端120之間可傳輸數位信號。在底下，第一信號收發端110與第二信號收發端120之間的有線耦接亦可稱為「匯流排」。

當第一信號收發端110為傳送端時，第二信號收發端120為接收端。當第二信號收發端120為傳送端時，第一信號收發端110為接收端。

第2A圖顯示根據本案一實施例之傳輸邏輯“0”之示意圖；第2B圖顯示根據本案一實施例之傳輸邏輯“1”之示意圖。

在本案實施例中，以偵測信號邊緣來取得“資訊”，此處所謂的“資訊”是指在一個時槽(time slot)T內的信號邊緣的個數，藉由在一個時槽T內信號邊緣的個數，接收端可判斷是接收到邏輯“0”或邏輯“1”。

舉例來說，在一個時槽T內，如果接收端偵測到奇數個信號邊緣，則接收端判斷接收到邏輯“0”信號；以及在一個時槽T內，如果接收端偵測到偶數個信號邊緣，則接收端判斷接收到邏輯“1”信號。在此，信號邊緣包括信號上升邊緣與信號下降邊緣。

此外，在本案實施例中，於接收端偵測到第一個信號邊緣(也可稱為初始信號邊緣)時，接收端開始計數一個時槽T。亦即，時槽T被第一個信號邊緣所觸發，如此可以避免通訊雙方(接收端與發送端)的時間累計誤差所造成資料收發錯誤，更可以解決由於信號延遲問題(由電路印刷板佈局所造成)所導致的信號取樣錯誤問題。

如第2A圖所示，當接收端偵測到第一個信號邊緣時，接收端開始計時“時槽”T。如果在一個時槽T內，接收端偵測到一個信號邊緣。故而，接收端可以判斷此信號為邏輯“0”。或者是，如果在一個時槽T，接收端偵測到奇數個信號邊緣，故而，接收端可以判斷此信號為邏輯“0”。

同樣地，如第2B圖所示，當接收端偵測到第一個信號邊緣時，接收端偵測到開始計時“時槽”T；而且，在一個時槽T內，接收端偵測到二個信號邊緣。故而，接收端可以判斷此信號為邏輯“1”。或者是，如果在一個時槽T內，接收端偵測到偶數個信號邊緣，故而，接收端可以判斷此信號為邏輯“1”。

在本案實施例中，時槽T的長度可以事先預定或者由通訊雙方動態決定，此皆在本案精神範圍內。

第2C圖顯示根據本案一實施例之傳輸數個數位信號之示意圖。如第2C圖所示，於第一個信號邊緣出現時，開始第一個時槽T(亦即，第一個信號邊緣的出現可以觸發時槽T的開始)。於第一個時槽T內，偵測到1個信號邊緣。故而，接收端判斷第一個數位信號為邏輯“0”。相似地，於第二個時槽T內，偵測到2個信號邊緣。故而，接收端判斷第二個數位信號為邏輯“1”。依此，接收端判斷後續的數位信號為邏輯“0”、“1”、“1”、“0”、“1”與“0”。

第2D圖顯示根據本案另一實施例之傳輸數個數位信號之示意圖。不同於第2C圖的情況，在第2D圖中，即便在傳輸過程出現延遲，本案實施例仍可以正確判斷所接收到的信號。相似地，在前2個時槽T內，接收端判斷接收到邏輯“0”與“1”。之後，出現延遲D1(亦即，在延遲D1內，接收端皆未偵測到任何信號邊緣)。於延遲D1過後，接收端又偵測到下一個信號邊緣，所以，第3個時槽T被觸發，且接收端可以繼續接收信號。故而，於第3個時槽T至第5個時槽T內，接收端判斷接收到邏輯“0”、“1”與“1”。

之後，出現延遲D2(亦即，在延遲D2內，接收端皆未偵測到任何信號邊緣)。於延遲D2過後，接收端又偵測到下一個信號邊緣，所以，第6個時槽T被觸發，則接收端可以繼續接收信號。故而，於第6個時槽T，接收端判斷接收到邏輯“0”。

同樣地，之後，出現延遲D3(亦即，在延遲D3內，接收端皆未偵測到任何信號邊緣)。於延遲D3過後，接收端又偵測到下一個信號邊緣，所以，第7個時槽T被觸發，則接收端可以繼續接收信號。故而，於第7個時槽T與第8個時槽T，接收端判斷接收到邏輯“1”與“0”。

在本案實施例中，可允許延遲長度可以事先預定，或者，在開始信號傳輸之前，傳輸端與接收端雙方溝通來決定可允許的延遲長度。例如，但不受限於，可允許延遲長度可為100個時槽。亦即，如果在可允許延遲長度內，接收端偵測到下一個信號邊緣，則此次的傳輸可以繼續；或者是，如果在可允許延遲長度內，接收端偵測不到下一個信號邊緣，則此次的傳輸被視為失敗，且接收端將此次傳輸所接收到的信號給予丟棄。

也就是說，如果以第2D圖為例，當延遲D1超過可允許延遲長度的話，則接收端將此次的傳輸視為失敗，且接收端將此次傳輸所接收到的數位信號丟棄(亦即，將前2個時槽內所接收的邏輯“0”與“1”給予丟棄)。

第3圖顯示本案實施例的抗雜訊干擾的示意圖。符號H_TH代表邏輯高準位臨界，符號L_TH代表邏輯低準位臨界，符號ET代表信號邊緣觸發參考準位。當所偵測到的信號準位由低於邏輯低準位臨界L_TH上升至信號邊緣觸發參考準位ET，則代表偵測到一個上升信號邊緣。同樣地，當所偵測到的信號準位由高於邏輯高準位臨界H_TH下降至信號邊緣觸發參考準位ET，則代表偵測到一個下降信號邊緣。當偵測到匯流排上的第一個信號邊緣時，接收端要記錄該第一個信號邊緣為上升邊緣或下降邊緣。

以第3圖為例，原本匯流排上的信號準位為低準位(低於邏輯低準位臨界L_TH)，於時間點TP1，偵測到匯流排上的信號準位上升至信號邊緣觸發參考準位ET，則代表於時間點TP1偵測到第一個信號邊緣(且此信號邊緣為上升信號邊緣)。故而，開始計時第一個時槽T。於時間點TP2，偵測到匯流排上的信號準位由高於邏輯高準位臨界H_TH下降至信號邊緣觸發參考準位ET，則代表於時間點TP2偵測到第二個信號邊緣(且此信號邊緣為下降信號邊緣)。於時間點TP3，偵測到匯流排上的信號準位由低於邏輯低準位臨界L_TH上升至信號邊緣觸發參考準位ET，則代表於時間點TP3偵測到第三個信號邊緣(且此信號邊緣為上升信號邊緣)。

由於在一個時槽T內偵測到3個信號邊緣，則接收端判斷此次所接收到的數位信號為邏輯“0”。

也就是說，在傳輸邏輯“0”時，由於傳送端是發出奇數個信號邊緣，如果沒有雜訊干擾的話，則於時槽T內，接收端將偵測到相同數量的信號邊緣(奇數個信號邊緣)。但由於出現雜訊干擾，使得匯流排上的信號準位出現預期不到的變化。然而，傳送端傳送奇數個信號邊緣代表著，匯流排的信號準位必然是由低準位(時槽開始時)變為高準位(時槽結束時)，或者是，匯流排的信號準位必然是由高準位(時槽開始時)變為低準位(時槽結束時)。也就是說，在傳輸邏輯“0”時，不論雜訊干擾的情況如何嚴重，則在一個時槽內所出現的信號邊緣仍將為奇數個(例如，如第3圖所示，傳輸端雖只發出1個信號邊緣，但接收端偵測到3個信號邊緣)。

相似地，在傳輸邏輯“1”時，由於傳送端是發出偶數個信號邊緣，如果沒有雜訊干擾的話，則於時槽T內，接收端將偵測到相同數量的信號邊緣(偶數個信號邊緣)。但由於出現雜訊干擾，使得匯流排上的信號準位出現預期不到的變化。然而，由於傳送端傳送偶數個信號邊緣代表著，匯流排的信號準位必然是由低準位(時槽開始時)轉態至高準位又轉態回低準位(時槽結束時)，或者是，匯流排的信號準位必然是由高準位(時槽開始時)轉態至低準位又轉態回高準位(時槽結束時)。也就是說，在傳輸邏輯“1”時，不論雜訊干擾的情況如何嚴重，則在一個時槽內所出現的信號邊緣仍將為偶數個(例如，傳輸端雖發出2個信號邊緣，但接收端偵測到4個信號邊緣)。

此外，在本案實施例中，若在時槽結束時，接收端額外偵測匯流排的信號準位，則更可以改善資訊傳遞的正確性。

第4圖顯示根據本案一實施例之信號傳輸示意圖。第4圖的信號傳輸可用於解決傳輸延遲問題。為方便解釋，在此以接收端透過4個輸出入接腳I/O 0-I/O3(稱為輸出入接腳群組)來接收由發送端所發出的數位信號。當然，發送端也有4個輸出入接腳。當知本案並不受限於此。由於接收端利用4個輸出入接腳I/O 0-I/O3來接收數位信號，故而，對於各輸出入接腳，會分別獨立計時其個別時槽。輸出入接腳I/O 0分別對應於緩衝器B0_0與緩衝器B0_1；輸出入接腳I/O 1分別對應於緩衝器B1_0與緩衝器B1_1；輸出入接腳I/O 2分別對應於緩衝器B2_0與緩衝器B2_1；以及輸出入接腳I/O 3分別對應於緩衝器B3_0與緩衝器B3_1。

如第4圖所示，輸出入接腳I/O 1上最快出現信號邊緣，故而，對應於輸出入接腳I/O 1的第1個時槽T1_1開始。於第1個時槽T1_1結束時，接收端偵測到2個信號邊緣，故而，接收端判斷接收從輸出入接腳I/O 1到第一個數位信號為邏輯“1”，並將為邏輯“1”的第一個數位信號儲存於緩衝器B0_0(如步驟S1所示)。

相似地，當輸出入接腳I/O 3與I/O 0上出現信號邊緣時，第1個時槽T3_1與(對應於輸出入接腳I/O 3)與T0_1(對應於輸出入接腳I/O 0)開始。於時槽T3_1結束時，接收端偵測到1個信號邊緣，故而，接收端判斷從輸出入接腳I/O 3接收到邏輯“0”，並將邏輯“0”儲存於緩衝器B3_0(如步驟S2所示)；以及於時槽T0_1結束時，接收端偵測到1個信號邊緣，故而，接收端判斷從輸出入接腳I/O 0接收到邏輯“0”，並將邏輯“0”儲存於緩衝器B0_0(如步驟S3所示)。

相似地，當輸出入接腳I/O 2上出現信號邊緣時，第1個時槽T2_1(對應於輸出入接腳I/O 2)開始。於時槽T2_1結束時，接收端偵測到2個信號邊緣，故而，接收端判斷從輸出入接腳I/O 2接收到邏輯“1”，並將邏輯“1”儲存於緩衝器B2_0(如步驟S4所示)。

依上述，對應於這4個輸出入接腳的時槽T0_2-T3_2所接收到的信號邊緣數量，接收端分別判斷透過這4個輸出入接腳I/O 0-I/O 3接收到邏輯“0”、“0”、“1”與“1”，並將邏輯“0”、“0”、“1”與“1”分別儲存於緩衝器B0_1-B3_1。

當4筆資料(對應於該些輸出入接腳)皆已儲存至對應的緩衝器後(如B0_0-B3_0)，接收端可以將之讀出，並且將該些緩衝器重設為等待狀態。也就是說，可以將緩衝器B0_0-B3_0視為一個緩衝器群組，而將緩衝器B0_1-B3_1視為另一個緩衝器群組。當同一個緩衝器群組皆已被寫入後，接收端才從該緩衝器群組一次讀出所有資料，且將該緩衝器群組重設為等待狀態。之後，接收端將資料寫入至另一個緩衝器群組。當然，該些緩衝器群組乃是設置於接收端內。

雖然第4圖只顯示2個緩衝器群組，但本案其他可能實施例中，依照需求(如延遲情況重加嚴重)，可以在接收端設置更多組緩衝器群組，該些緩衝器群組被交替寫入與讀出數位資料。

也就是說，即便是輸出入接腳上的延遲有所不同，本案實施例可以使用配置多個緩衝器，交替讀寫這些緩衝器的資料，以有效解決傳輸延遲不同的問題。

現請參照第5圖，顯示根據本案一實施例的信號傳輸示意圖。第5圖顯示，當傳送端為微控制器(MCU)而接收端為快閃記憶體時，如何以1根接腳來完成SPI(序列周邊介面Serial Peripheral Interface)讀取操作。如所知般，於習知技術中，SPI匯流排由三條信號線組成：序列時脈(Serial Clock，SCLK)、序列資料輸出(Serial Data Output，SDO)、序列資料串行數據輸入(Serial Data Input，SDI)，也就是說，SPI匯流排的兩端(傳輸端與接收端)皆需要3根接腳才能完成SPI傳輸接收。但本案實施例中，SPI匯流排的兩端(傳輸端與接收端)只需要1根接腳即可完成SPI傳輸接收。

如第5圖所示，於待命狀態，微控制器輸出低準位至匯流排，而快閃記憶體則輸出高阻抗以處於接收狀態。故而，當待命狀態時，匯流排被微控制器拉至低準位。

當微控制器準備好讀取指令(例如，讀取指令為8位元的00001100)時，則微控制器依上述方式來將這8位元透過該接腳來傳輸至快閃記憶體。所以，在時間點TP51時，微控制器送出第一個信號邊緣至匯流排上，而當快閃記憶體偵測到該第一個信號邊緣時，快閃記憶體可以得知微控制器已開始準備送出讀取指令。也就是說，在本案實施例中，微控制器所送出的第一個信號邊緣不但代表所要傳送的數位信號的資訊，也可以代表致能信號。

於微控制器送出讀取指令後，微控制器可以接續著送出讀取位址至快閃記憶體，如時間點TP52所示。

於時間點TP53時，微控制器已送完讀取位址，故而，微控制器進入接收狀態。由於快閃記憶體已完整接收讀取指令與讀取位址，故而快閃記憶體判斷要準備資料給微控制器。快閃記憶體則開始準備資料，且快閃記憶體要負責維持目前的匯流排狀態(亦即，如果在時間點TP53時，匯流排狀態為高準位，則快閃記憶體要負責維持目前的匯流排狀態為高準位；反之亦然)。

於時間點TP54時，要給微控制器的資料已準備好，則快閃記憶體可以開始依上述方式來傳輸資料給微控制器。在本案實施例中，快閃記憶體的資料準備期間可以不受限。亦即，時間點TP53與TP54之間的長度並未受限。

當微控制器判斷所接收到的資料已足夠時，微控制器會輸出低準位至匯流排以讓匯流排被強制為低準位，且微控制器會回覆復待命狀態。快閃記憶體在輸出資料時，快閃記憶體會持續監控匯流排上的準位。如果快閃記憶體偵測到匯流排上的準位跟快閃記憶體所送出的準位不同時，則快閃記憶體會判斷微控制器要求結束傳輸資料，所以，快閃記憶體結束資料的傳輸且快閃記憶體會回到待命狀態。

亦即，在時間點TP55，本來快閃記憶體想要傳輸邏輯“1”(如虛線所示)，故而快閃記憶體想要將匯流排準位拉至高準位，但快閃記憶體發現匯流排準位無法拉至高準位，則快閃記憶體判斷微控制器已收集足夠資料，故而快閃記憶體進入待命狀態。

第6圖顯示根據本案另一實施例之信號收發系統的示意圖。如第6圖所示，信號收發系統600可以共享匯流排。信號收發系統600包括：第一信號收發端610、第二信號收發端620、第三信號收發端630、第四信號收發端640與共享匯流排650。在此，第二信號收發端620使用共享匯流排650的NA(NA為正整數)根接腳來跟第一信號收發端610之間收發數位信號；第三信號收發端630使用共享匯流排650的NB(NB為正整數)根接腳來跟第一信號收發端610之間收發數位信號；第四信號收發端640使用共享匯流排650的NC(NC為正整數)根接腳來跟第一信號收發端610之間收發數位信號，其中，NA、NB與NC可彼此相同或不同，此皆在本案精神範圍內。

第二信號收發端620、第三信號收發端630與第四信號收發端640的時槽可彼此相同或不同，且該些時槽可事先預定或者由該些信號收發端620-640跟第一信號收發端610之間溝通而決定，此亦在本案精神範圍內。亦即，第二信號收發端620的時槽長度決定、第三信號收發端630的時槽長度決定與第四信號收發端640的時槽長度決定係彼此獨立。

此外，第一信號收發端610更包括3根專用致能接腳CE#0、CE#1與CE#2。當第一信號收發端610欲傳輸資料至第二信號收發端620時，第一信號收發端610透過致能接腳CE#0發送致能信號(其可為信號邊緣)給第二信號收發端620，以致能第二信號收發端620。相似地，第一信號收發端610透過致能接腳CE#1或CE#2來致能第三信號收發端630或第四信號收發端640。

至於第一信號收發端610、第二信號收發端620、第三信號收發端630與第四信號收發端640之間的信號傳輸方式可透過上述方式來實現，其細節於此不重述。

在本案一可能實施例中，接收端可以包括：信號邊緣偵電路，單發電路(one shot circuit)與計時器等。信號邊緣偵電路用以偵測信號邊緣。當偵測到信號邊緣時，單發電路將會被觸發以產生時槽。至於計時器則用於計時時槽與計時延遲。信號邊緣偵電路，單發電路與計時器的架構在此可不特別限定之。

綜上所述可知，在本案上述實施例中，當在傳送數位信號時，即便數位信號品質不佳，但本案實施例是根據所偵測到的信號邊緣的數量來判斷數位信號，故而，本案實施例具有高速、可靠與抗干擾的優點。亦即，本案實施例是以一個時槽內所偵測到的信號邊緣數量來判斷數位信號，而非以所偵測到的信號電壓準位來判斷數位信號。

在本案實施例中，即使不同輸出入接腳之間有不同傳輸延遲，仍可正確判斷數位信號，故而印刷電路板的信號線佈局將不會影響信號接收正確性。

由上述可知，本案實施例的信號傳輸技術可應用於有線數位通訊。且，本案可應用於系統對系統的傳輸(例如，個人電腦與有線滑鼠之間的有線數位信號傳輸)，或者是裝置對裝置的傳輸(例如，硬碟與光碟機之間的有線數位信號傳輸)，或者是元件對元件的傳輸(例如，微處理器與快閃記憶體之間的有線數位信號傳輸)。

本案實施例可使用較少的I/O接腳來完成通訊，例如，用1根接腳來完成SPI資料傳輸，具有成本較低的優點。

由於在本案實施例中，在信號邊緣被接收端接收前，接收端處於待命階段。所以，本案實施例的信號收發系統可支援動態傳輸。

雖然上述實施例以傳輸單端數位信號為例做說明，但本案其他實施例亦可應用於差動數位信號的傳輸。

由以上實施例可知，本案的信號傳輸既非「同步傳輸」，也不是「非同步傳輸」。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:信號收發系統

110:第一信號收發端

120:第二信號收發端

Claims

一種信號收發系統，包括：一第一信號收發端；以及一第二信號收發端，有線耦接至該第一信號收發端，其中，於該第一信號收發端送出一數位信號至該第二信號收發端，回應於所偵測到的一第一信號邊緣，該第二信號收發端開始計時一第一時槽，根據在該第一時槽內所偵測到的至少一信號邊緣的一個數，該第二信號收發端判斷該數位信號為邏輯“0”或邏輯“1”；以及其中回應於所偵測到的該第一信號邊緣包括偵測到的該數位信號的信號準位上升或下降至一信號邊緣觸發參考準位。
如申請專利範圍第1項所述之信號收發系統，其中，如果在該第一時槽內所偵測到的該至少一信號邊緣的該個數為奇數，該第二信號收發端判斷該數位信號為邏輯“0”。
如申請專利範圍第1項所述之信號收發系統，其中，如果在該第一時槽內所偵測到的該至少一信號邊緣的該個數為偶數，該第二信號收發端判斷該數位信號為邏輯“1”。
如申請專利範圍第1項所述之信號收發系統，其中，該第一信號邊緣包括一信號上升邊緣或一信號下降邊緣。
如申請專利範圍第1項所述之信號收發系統，其中，該第一時槽的一長度為事先預定，或者由該第一信號收發端與該第二信號收發端動態決定。
如申請專利範圍第1項所述之信號收發系統，其中，如果兩個相鄰時槽之間的一延遲大於一可允許延遲長度，則該第二信號收發端視為傳輸失敗。
如申請專利範圍第1項所述之信號收發系統，其中，該第二信號收發端記錄該第一信號邊緣為一信號上升邊緣或一信號下降邊緣。
如申請專利範圍第1項所述之信號收發系統，其中，該第二信號收發端包括一輸出入接腳群組與至少二緩衝器群組，該些緩衝器群組用以交替寫入與讀出該第二信號收發端所判斷出之複數個數位信號，該些數位信號透過該輸出入接腳群組而接收。
如申請專利範圍第1項所述之信號收發系統，其中，該第一信號收發端包括一第一接腳，該第二信號收發端包括一第二接腳；該第一信號收發端與該第二信號收發端處於一待命狀態；該第一信號收發端透過該第一接腳傳輸一操作指令至該第二信號收發端，其中，該第二信號收發端被該操作指令的一初始信號邊緣所致能；該第一信號收發端透過該第一接腳傳輸一位址至該第二信號收發端；該第一信號收發端進入一接收狀態，該第二信號收發端準備資料，且該第二信號收發端負責維持一匯流排的一目前狀態；當該第二信號收發端準備好資料時，該第二信號收發端透過該第二接腳輸出資料至該第一信號收發端；當該第一信號收發端判斷所接收到的資料已足夠時，該第一信號收發端控制該匯流排的一準位，且該第一信號收發端回到該待命狀態；以及如果該第二信號收發端偵測到該匯流排上的該準位不同於該第二信號收發端所送出的一匯流排準位不同，該第二信號收發端判斷該第一信號收發端要求結束傳輸資料，該第二信號收發端結束資料傳輸，該第二信號收發端回到該待命狀態。
如申請專利範圍第1項所述之信號收發系統，更包括一第三信號收發端，該第一信號收發端透過一第一致能接腳與一第二致能接腳而分別致能該第二信號收發端與該第三信號收發端，該第二信號收發端的一時槽長度決定係獨立於該第二信號收發端的一時槽長度決定。
一種信號收發方法，應用於一信號收發系統，該信號收發系統包括一第一信號收發端與有線耦接至該第一信號收發端之一第二信號收發端，該信號收發方法包括：該第一信號收發端送出一數位信號至該第二信號收發端；回應於所偵測到的一第一信號邊緣，該第二信號收發端開始計時一第一時槽；以及根據在該第一時槽內所偵測到的至少一信號邊緣的一個數，該第二信號收發端判斷該數位信號為邏輯“0”或邏輯“1”；其中回應於所偵測到的該第一信號邊緣包括偵測到的該數位信號的信號準位上升或下降至一信號邊緣觸發參考準位。
如申請專利範圍第11項所述之信號收發方法，其中，如果在該第一時槽內所偵測到的該至少一信號邊緣的該個數為奇數，該第二信號收發端判斷該數位信號為邏輯“0”。
如申請專利範圍第11項所述之信號收發方法，其中，如果在該第一時槽內所偵測到的該至少一信號邊緣的該個數為偶數，該第二信號收發端判斷該數位信號為邏輯“1”。
如申請專利範圍第11項所述之信號收發方法，其中，該第一信號邊緣包括一信號上升邊緣或一信號下降邊緣。
如申請專利範圍第11項所述之信號收發方法，其中，該第一時槽的一長度為事先預定，或者由該第一信號收發端與該第二信號收發端動態決定。
如申請專利範圍第11項所述之信號收發方法，其中，如果兩個相鄰時槽之間的一延遲大於一可允許延遲長度，則該第二信號收發端視為傳輸失敗。
如申請專利範圍第11項所述之信號收發方法，其中，該第二信號收發端記錄該第一信號邊緣為一信號上升邊緣或一信號下降邊緣。
如申請專利範圍第11項所述之信號收發方法，其中，該第二信號收發端包括一輸出入接腳群組與至少二緩衝器群組，該些緩衝器群組用以交替寫入與讀出該第二信號收發端所判斷出之複數個數位信號，該些數位信號透過該輸出入接腳群組而接收。
如申請專利範圍第11項所述之信號收發方法，其中，該第一信號收發端包括一第一接腳，該第二信號收發端包括一第二接腳；該第一信號收發端與該第二信號收發端處於一待命狀態；該第一信號收發端透過該第一接腳傳輸一操作指令至該第二信號收發端，其中，該第二信號收發端被該操作指令的一初始信號邊緣所致能；該第一信號收發端透過該第一接腳傳輸一位址至該第二信號收發端；該第一信號收發端進入一接收狀態，該第二信號收發端準備資料，且該第二信號收發端負責維持一匯流排的一目前狀態；當該第二信號收發端準備好資料時，該第二信號收發端透過該第二接腳輸出資料至該第一信號收發端；當該第一信號收發端判斷所接收到的資料已足夠時，該第一信號收發端控制該匯流排的一準位，且該第一信號收發端回到該待命狀態；以及如果該第二信號收發端偵測到該匯流排上的該準位不同於該第二信號收發端所送出的一匯流排準位不同，該第二信號收發端判斷該第一信號收發端要求結束傳輸資料，該第二信號收發端結束資料傳輸，該第二信號收發端回到該待命狀態。
如申請專利範圍第11項所述之信號收發方法，該信號收發系統更包括一第三信號收發端，該第一信號收發端透過一第一致能接腳與一第二致能接腳而分別致能該第二信號收發端與該第三信號收發端，該第二信號收發端的一時槽長度決定係獨立於該第二信號收發端的一時槽長度決定。