CN113178161B - 显示面板及显示装置 - Google Patents

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Abstract

本发明公开了一种显示面板及显示装置，其中，显示面板包括驱动电路，驱动电路包括相互级联的N级移位寄存器，移位寄存器包括第一控制单元、第二控制单元和第三控制单元，其中，第一控制单元用于接收第三电压信号的信号，并响应于频率控制信号，而控制第四节点的信号；第二控制单元用于接收第四电压信号，并响应于频率控制信号，而控制第五节点的信号；第三控制单元接收第五电压信号，并响应于第四节点的信号，而产生输出信号；或者，第三控制单元接收第六电压信号，并响应于第五节点的信号，而产生输出信号。本发明实施例提供的显示面板及显示装置，实现了频率控制信号对于输出信号的控制，从而实现显示面板不同区域的画面刷新频率不同。

Description

显示面板及显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
随着显示技术的不断发展，越来越多具有显示功能的电子设备被广泛应用于人们的日常生活及工作当中，为人们的日常生活及工作带来了巨大的便利。
电子设备实现显示功能的主要部件是显示面板。其中，通过显示面板中的扫描驱动电路输出驱动信号，并利用栅极线等信号线将驱动信号传输至像素阵列中的像素电路，可以控制像素阵列进行画面的显示。但是，现有的扫描驱动电路不能满足像素电路对于不同信号的不同电压需求。
发明内容
本发明提供一种显示面板及显示装置，以实现解决显示面板中移位寄存器不能满足像素电路对于不同信号的不同电压需求的问题。
第一方面，本发明实施例提供了一种显示面板，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制部和第二控制部；
所述第一控制部至少接收输入信号并至少响应于第一时钟信号，而控制第一节点和第二节点的信号，且所述第一控制部接收第一电压信号和第二电压信号，并响应于所述第一节点和所述第二节点的信号，而控制第三节点的信号，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；
所述第二控制部包括第一控制单元、第二控制单元和第三控制单元；其中，
所述第一控制单元用于接收第三电压信号和所述第三节点的信号，并响应于频率控制信号，而控制第四节点的信号；
所述第二控制单元用于接收第四电压信号和所述第二节点的信号，并响应于所述频率控制信号，而控制第五节点的信号；
所述第三电压信号与所述第四电压信号中的一者为高电平信号，另一者为低电平信号；
所述第三控制单元用于接收第五电压信号，并响应于所述第四节点的信号，而产生输出信号；或者，所述第三控制单元用于接收第六电压信号，并响应于所述第五节点的信号，而产生输出信号；其中，所述第五电压信号为高电平信号，所述第六电压信号为低电平信号。
第二方面，本发明实施例还提供了一种显示装置，包括第一方面所述的显示面板。
本发明实施例提供的显示面板，通过设置第二控制部包括第一控制单元、第二控制单元和第三控制单元，并设置第一控制单元响应于频率控制信号控制第四节点的信号，第二控制单元响应于频率控制信号控制第五节点的信号，第三控制单元响应于第四节点的信号和第五节点的信号，产生输出信号，从而实现频率控制信号对于输出信号的控制，而移位寄存器的输出信号可决定其所连接的像素电路的刷新频率，从而有助于实现通过控制频率控制信号分别控制不同移位寄存器的输出信号，进而实现显示面板不同区域的画面刷新频率不同。
附图说明
图1为本发明实施例提供的一种显示面板的结构示意图；
图2为本发明实施例提供的一种驱动电路的结构示意图；
图3为本发明实施例提供的一种移位寄存器的结构示意图；
图4为本发明实施例提供的另一种移位寄存器的结构示意图；
图5为本发明实施例提供的又一种移位寄存器的结构示意图；
图6为本发明实施例提供的又一种移位寄存器的结构示意图；
图7为本发明实施例提供的又一种移位寄存器的结构示意图；
图8为本发明实施例提供的又一种移位寄存器的结构示意图；
图9为本发明实施例提供的又一种移位寄存器的结构示意图；
图10为本发明实施例提供的又一种移位寄存器的结构示意图；
图11为本发明实施例提供的又一种移位寄存器的结构示意图；
图12为本发明实施例提供的又一种移位寄存器的结构示意图；
图13为本发明实施例提供的一种像素电路的结构示意图；
图14为本发明实施例提供的另一种像素电路的结构示意图；
图15为本发明实施例提供的一种移位寄存器中各节点信号的时序图；
图16为本发明实施例提供的另一种移位寄存器中各节点信号的时序图；
图17为本发明实施例提供的另一种驱动电路的结构示意图；
图18为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种显示面板的结构示意图，图2为本发明实施例提供的一种驱动电路的结构示意图，图3为本发明实施例提供的一种移位寄存器的结构示意图，图4为本发明实施例提供的另一种移位寄存器的结构示意图，如图1-图4所示，本发明实施例提供的显示面板包括驱动电路100，驱动电路100包括相互级联的N级移位寄存器200，N≥2，移位寄存器200包括第一控制部10和第二控制部20，第一控制部10至少接收输入信号IN并至少响应于第一时钟信号CK，而控制第一节点N1和第二节点N2的信号，且第一控制部10接收第一电压信号VGH1和第二电压信号VGL1，并响应于第一节点N1和第二节点N2的信号，而控制第三节点N3的信号，第一电压信号VGH1为高电平信号，第二电压信号VGL1为低电平信号，第二控制部20包括第一控制单元201、第二控制单元202和第三控制单元203，其中，第一控制单元201用于接收第三电压信号VG11和第三节点N3的信号，并响应于频率控制信号CRL，而控制第四节点N4的信号，第二控制单元202用于接收第四电压信号VG22和第二节点N2的信号，并响应于频率控制信号CRL，而控制第五节点N5的信号，第三电压信号VG11与第四电压信号VG22中的一者为高电平信号，另一者为低电平信号。第三控制单元203用于接收第五电压信号VGH3，并响应于第四节点N4的信号，而产生输出信号，或者，第三控制单元203用于接收第六电压信号VGL3，并响应于第五节点N5的信号，而产生输出信号OUT，其中，第五电压信号VGH3为高电平信号，第六电压信号VGL3为低电平信号。
示例性的，如图1所示，显示面板的显示区AA设置有阵列排布的多个显示单元300，每个显示单元300中都具有一个像素电路400和发光元件500。驱动电路100通过第一驱动信号线600与像素电路400相连，来向像素电路400提供驱动信号，以使像素电路400驱动发光元件500发光，进行画面的显示。
需要说明的是，图1中仅以一种显示面板的结构为例进行说明，图1中示例性的示出了驱动电路100位于显示面板的一侧，在本发明其他实施例中，驱动电路100还可以位于显示面板的两侧，本发明在此不再赘述。
本发明实施例中，如图2所示，驱动电路100包括相互级联的N级移位寄存器200，N≥2，每级移位寄存器200为与其连接的像素电路400提供驱动信号，以使与其连接的像素电路400驱动发光元件500发光，进行画面的显示，因此，不同移位寄存器200可为显示面板不同区域的像素电路400提供驱动信号，从而可通过控制不同区域的移位寄存器的输出信号，来控制不同区域的画面的刷新频率。
继续参考图2和图3，驱动电路100中的移位寄存器200包括第一控制部10和第二控制部20，第一控制部10基于输入信号IN、第一时钟信号CK、第一电压信号VGH1和第二电压信号VGL1控制第二节点N2的信号和第三节点N3的信号；第二控制部20的第一控制单元201和第二控制单元202基于第三电压信号VG11、第四电压信号VG22，以及第一控制部10所控制的第二节点N2的信号和第三节点N3的信号，并响应于频率控制信号CRL，控制第四节点N4的信号和第五节点N5的信号；第二控制部20的第三控制单元203基于第五电压信号VGH3和第六电压信号VGL3，并响应于第四节点N4的信号和第五节点N5的信号，产生输出信号OUT。即，第一控制部10和第二控制部20的第一控制单元201和第二控制单元202为移位寄存器200中控制部分，起到控制作用；第二控制部20的第三控制单元203为移位寄存器200中的输出部分，用于生成输出信号OUT。
其中，第二控制部20的第一控制单元201响应于频率控制信号CRL控制第四节点N4的信号，第二控制单元202响应于频率控制信号CRL控制第五节点N5的信号，第三控制单元203响应于第四节点N4的信号和第五节点N5的信号，产生输出信号OUT，从而实现频率控制信号CRL对于输出信号OUT的控制，而移位寄存器200的输出信号OUT可决定其所连接的像素电路400的刷新频率，从而有助于实现通过控制频率控制信号CRL分别控制不同移位寄存器200的输出信号OUT，进而实现显示面板不同区域的画面刷新频率不同。
本发明实施例提供的显示面板，通过设置第二控制部20包括第一控制单元201、第二控制单元202和第三控制单元203，并设置第一控制单元201响应于频率控制信号CRL控制第四节点N4的信号，第二控制单元202响应于频率控制信号CRL控制第五节点N5的信号，第三控制单元203响应于第四节点N4的信号和第五节点N5的信号，产生输出信号OUT，从而实现频率控制信号CRL对于输出信号OUT的控制，从而有助于实现通过控制频率控制信号CRL而控制显示面板不同区域的输出信号OUT，实现显示面板不同区域的画面刷新频率不同。
继续参考图1-图4，可选的，第一电压信号VGH1的电位等于或者高于第五电压信号VGH3的电位，和/或，第二电压信号VGL1的电位等于或者低于第六电压信号VGL3的电位。
其中，通过向第一控制部10提供第一电压信号VGH1和第二电压信号VGL1，来保证第一控制部10的正常工作；而第二控制部20的第三控制单元203所接收的电压信号(第五电压信号VGH3和第六电压信号VGL3)与第一控制部10以及第二控制部20的第一控制单元201所接收的电压信号(第一电压信号VGH1和第二电压信号VGL1)分开设置，即移位寄存器200中控制部分的电压信号与输出部分的电压信号分开设置，进而可以通过改变第五电压信号VGH3和第六电压信号VGL3，改变输出信号OUT的电压，从而可以针对显示面板内部的像素电路400对于不同信号的不同需求，选择性地输出所需要的信号，提升驱动电路100输出信号电压的灵活性。
同时，通过设置第一电压信号VGH1等于或者高于第五电压信号VGH3，第二电压信号VGL1等于或者低于第六电压信号VGL3，使得控制部分的各节点的信号的高电位信号比第五电压信号VGH3更高，或者，控制部分的各节点的低电位信号比第六电压信号VGL3更低，从而使得输出部分的晶体管在开启状态能够更趋于工作于饱和状态，在关闭状态能够更好地关闭，使得输出信号OUT更加稳定。
继续参考图1-图4，可选的，第三电压信号VG11与第四电压信号VG22中的高电平信号与第一电压信号VGH1的电位相等，或者，与第五电压信号VGH3的电位相等；第三电压信号VG11与第四电压信号VG22中的低电平信号与第二电压信号VGL1的电位相等，或者，与第六电压信号VGL3的电位相等。
其中，第三电压信号VG11与第四电压信号VG22中的一者为高电平信号，另一者为低电平信号，通过设置第三电压信号VG11与第四电压信号VG22中的高电平信号与第一电压信号VGH1的电位相等，或者，与第五电压信号VGH3的电位相等，即将第一电压信号VGH1复用为第三电压信号VG11与第四电压信号VG22中的高电平信号，或者，将第五电压信号VGH3复用为第三电压信号VG11与第四电压信号VG22中的高电平信号，从而减少信号以及走线的布置，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
同理，通过设置第三电压信号VG11与第四电压信号VG22中的低电平信号与第二电压信号VGL1的电位相等，或者，与第六电压信号VGL3的电位相等，即将第二电压信号VGL1复用为第三电压信号VG11与第四电压信号VG22中的低电平信号，或者，将第六电压信号VGL3复用为第三电压信号VG11与第四电压信号VG22中的低电平信号，从而减少信号以及走线的布置，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
需要说明的是，本领域技术人员可根据实际需求对上述方案进行组合设置，只要满足第三电压信号VG11与第四电压信号VG22中的一者为高电平信号，另一者为低电平信号即可。
例如，设置第三电压信号VG11与第一电压信号VGH1的电位相等，第四电压信号VG22与第二电压信号VGL1的电位相等，在降低移位寄存器200的复杂度的同时，还可使第四节点N4的电位和第五节点N5的电位中，电位高时可以比第五电压信号VGH3的电位更高，电位低时可以比第六电压信号VGL3的电位更低，从而使得输出部分的晶体管在开启状态能够更趋于工作于饱和状态，在关闭状态能够更好地关闭，使得输出信号OUT更加稳定。
图5为本发明实施例提供的又一种移位寄存器的结构示意图，图6为本发明实施例提供的又一种移位寄存器的结构示意图，如图5和图6所示，可选的，第一控制单元201包括第一晶体管M1和第二晶体管M2，第一晶体管M1的一端连接于第三节点N3，第一晶体管M1的另一端连接于第四节点N4，第一晶体管M1的控制端连接于频率控制信号端，用于接收频率控制信号CRL；第二晶体管M2的一端接收第三电压信号VG11，第二晶体管M2的另一端连接于第四节点N4，第二晶体管M2的控制端连接于频率控制信号端，用于接收频率控制信号CRL。
其中，第一晶体管M1接收第三节点N3的信号，第二晶体管M2接收第三电压信号VG11，第一晶体管M1和第二晶体管M2均响应于频率控制信号CRL，共同控制第四节点N4的信号。
具体的，当第一晶体管M1导通时，第四节点N4的信号为第三节点N3的信号，当第二晶体管M2导通时，第四节点N4的信号为第三电压信号VG11，从而通过第一晶体管M1和第二晶体管M2实现对第四节点N4的信号的控制。
继续参考图5和图6，可选的，第一晶体管M1开启时，第二晶体管M2关断，或者，第一晶体管M1关断时，第二晶体管M2开启。
其中，当第一晶体管M1响应于频率控制信号CRL开启时，第一晶体管M1的一端连接的第三节点N3与第一晶体管M1的另一端连接的第四节点N4之间导通，此时，第四节点N4的信号为第一控制部10所控制的第三节点N3的信号；当第二晶体管M2响应于频率控制信号CRL开启时，第二晶体管M2的一端接收的第三电压信号VG11与第二晶体管M2的另一端连接的第四节点N4之间导通，此时，第四节点N4的信号为第三电压信号VG11，而第三控制单元203产生的输出信号OUT受第四节点N4的信号的控制，因此，移位寄存器200的输出信号OUT可由频率控制信号CRL决定，从而实现频率控制信号CRL对于输出信号OUT的控制。
在本实施例中，通过设置在同一时刻，第一晶体管M1和第二晶体管M2中仅有一者开启，另一者关断，实现第一晶体管M1和第二晶体管M2在同一频率控制信号CRL的控制下即可实现第四节点N4的信号进行稳定切换，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
继续参考图5和图6，可选的，第一晶体管M1为PMOS型晶体管，第二晶体管M2为NMOS型晶体管，或者，第一晶体管M1为NMOS型晶体管，第二晶体管M2为PMOS型晶体管。
其中，通过设置第一晶体管M1和第二晶体管M2为不同类型的晶体管，实现第一晶体管M1和第二晶体管M2在同一频率控制信号CRL的控制下保持不同的开启和关断状态。
示例性的，如图5和图6所示，以第一晶体管M1为PMOS型晶体管，第二晶体管M2为NMOS型晶体管为例，当频率控制信号CRL为低电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第二晶体管M2关断，此时，第四节点N4的信号为第三节点N3的信号；当频率控制信号CRL为高电平时，第一晶体管M1关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，此时，第四节点N4的信号为第三电压信号VG11，从而实现第一晶体管M1和第二晶体管M2在同一频率控制信号CRL的控制下对第四节点N4的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
当然，本发明并不仅限于此，在另一些实施例中，如图7和图8所示，图7为本发明实施例提供的又一种移位寄存器的结构示意图，图8为本发明实施例提供的又一种移位寄存器的结构示意图，其中，第一晶体管M1为NMOS型晶体管，第二晶体管M2为PMOS型晶体管，当频率控制信号CRL为高电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第二晶体管M2关断，此时，第四节点N4的信号为第三节点N3的信号；当频率控制信号CRL为低电平时，第一晶体管M1关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，此时，第四节点N4的信号为第三电压信号VG11，从而实现第一晶体管M1和第二晶体管M2在同一频率控制信号CRL的控制下对第四节点N4的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
继续参考图5-图8，可选的，第二控制单元202包括第三晶体管M3和第四晶体管M4，第三晶体管M3的一端连接于第二节点N2，第三晶体管M3的另一端连接于第五节点N5，第三晶体管M3的控制端连接于频率控制信号端，用于接收频率控制信号CRL。第四晶体管M4的一端接收第四电压信号VG22，第四晶体管M4的另一端连接于第五节点N5，第四晶体管M4的控制端连接于频率控制信号端，用于接收频率控制信号CRL。
其中，第三晶体管M3接收第二节点N2的信号，第四晶体管M4接收第四电压信号VG22，第三晶体管M3和第四晶体管M4均响应于频率控制信号CRL，共同控制第五节点N5的信号。
具体的，当第三晶体管M3导通时，第五节点N5的信号为第二节点N2的信号，当第四晶体管M4导通时，第五节点N5的信号为第四电压信号VG22，从而通过第三晶体管M3和第四晶体管M4实现对第五节点N5的信号的控制。
继续参考图5-图8，可选的，第三晶体管M3开启时，第四晶体管M4关断，或者，第三晶体管M3关断时，第四晶体管M4开启。
其中，当第三晶体管M3响应于频率控制信号CRL开启时，第三晶体管M3的一端连接的第二节点N2与第三晶体管M3的另一端连接的第五节点N5之间导通，此时，第五节点N5的信号为第一控制部10所控制的第二节点N2的信号；当第四晶体管M4响应于频率控制信号CRL开启时，第四晶体管M4的一端接收的第四电压信号VG22与第四晶体管M4的另一端连接的第五节点N5之间导通，此时，第五节点N5的信号为第四电压信号VG22，而第三控制单元203产生的输出信号OUT受第四电压信号VG22的信号的控制，因此，移位寄存器200的输出信号OUT可由频率控制信号CRL决定，从而实现频率控制信号CRL对于输出信号OUT的控制。
在本实施例中，通过设置在同一时刻，第三晶体管M3和第四晶体管M4中仅有一者开启，另一者关断，实现第三晶体管M3和第四晶体管M4在同一频率控制信号CRL的控制下即可实现第五节点N5的信号进行稳定切换，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
继续参考图5-图8，可选的，第三晶体管M3为PMOS型晶体管，第四晶体管M4为NMOS型晶体管，或者，第三晶体管M3为NMOS型晶体管，第四晶体管M4为PMOS型晶体管。
其中，通过设置第三晶体管M3和第四晶体管M4为不同类型的晶体管，实现第三晶体管M3和第四晶体管M4在同一频率控制信号CRL的控制下保持不同的开启和关断状态。
示例性的，如图5和图6所示，以第三晶体管M3为PMOS型晶体管，第四晶体管M4为NMOS型晶体管为例，当频率控制信号CRL为低电平时，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第四晶体管M4关断，此时，第五节点N5的信号为第二节点N2的信号；当频率控制信号CRL为高电平时，第三晶体管M3关断，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第五节点N5的信号为第四电压信号VG22，从而实现第三晶体管M3和第四晶体管M4在同一频率控制信号CRL的控制下对第五节点N5的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
当然，本发明并不仅限于此，在另一些实施例中，如图7和图8所示，第三晶体管M3为NMOS型晶体管，第四晶体管M4为PMOS型晶体管，当频率控制信号CRL为高电平时，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第四晶体管M4关断，此时，第五节点N5的信号为第二节点N2的信号；当频率控制信号CRL为低电平时，第三晶体管M3关断，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第五节点N5的信号为第四电压信号VG22，从而实现第三晶体管M3和第四晶体管M4在同一频率控制信号CRL的控制下对第五节点N5的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
继续参考图5-图8，可选的，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4的控制端均接收同一频率控制信号CRL。第一晶体管M1与第三晶体管M3同为PMOS型晶体管，或者，第一晶体管M1与第三晶体管M3同为NMOS型晶体管。第二晶体管M2与第四晶体管M4同为PMOS型晶体管，或者，第二晶体管M2与第四晶体管M4同为NMOS型晶体管。并且，第一晶体管M1与第二晶体管M2的晶体管类型不同。
其中，通过对第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4的类型进行设置，使得第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4在同一频率控制信号CRL的控制下完成所需的功能，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
示例性的，如图5和图6所示，以第一晶体管M1与第三晶体管M3同为PMOS型晶体管，第二晶体管M2与第四晶体管M4同为NMOS型晶体管为例，当频率控制信号CRL为低电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第二晶体管M2关断，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第四晶体管M4关断，此时，第四节点N4的信号为第三节点N3的信号，第五节点N5的信号为第二节点N2的信号，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定。当频率控制信号CRL为高电平时，第一晶体管M1关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，第三晶体管M3关断，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第四节点N4的信号为第三电压信号VG11，第五节点N5的信号为第四电压信号VG22，第二控制部20产生的输出信号OUT由第三电压信号VG11和第四电压信号VG22所决定，从而实现第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4在同一频率控制信号CRL的控制下对第四节点N4的信号和第五节点N5的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
当然，本发明并不仅限于此，在另一些实施例中，如图7和图8所示，第一晶体管M1与第三晶体管M3同为NMOS型晶体管，第二晶体管M2与第四晶体管M4同为PMOS型晶体管，当频率控制信号CRL为高电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第二晶体管M2关断，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第四晶体管M4关断，此时，第四节点N4的信号为第三节点N3的信号，第五节点N5的信号为第二节点N2的信号，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定。当频率控制信号CRL为低电平时，第一晶体管M1关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，第三晶体管M3关断，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第四节点N4的信号为第三电压信号VG11，第五节点N5的信号为第四电压信号VG22，第二控制部20产生的输出信号OUT由第三电压信号VG11和第四电压信号VG22所决定，从而实现第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4在同一频率控制信号CRL的控制下对第四节点N4的信号和第五节点N5的信号进行控制，无需再设置额外的频率控制信号，有助于简化移位寄存器200的电路结构，降低移位寄存器200的复杂度。
图9为本发明实施例提供的又一种移位寄存器的结构示意图，图10为本发明实施例提供的又一种移位寄存器的结构示意图，图11为本发明实施例提供的又一种移位寄存器的结构示意图，图12为本发明实施例提供的又一种移位寄存器的结构示意图，如图9-图12所示，可选的，频率控制信号CRL包括第一子控制信号CRL1和第二子控制信号CRL2，第一晶体管M1与第三晶体管M3的控制端接收第一子控制信号CRL1，第二晶体管M2和第四晶体管M4的控制端接收第二子控制信号CRL2。其中，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为PMOS型晶体管，或者均为NMOS型晶体管，第一子控制信号CRL1与第二子控制信号CRL2的有效脉冲时间不重叠。
其中，通过设置第一晶体管M1与第三晶体管M3的控制端接收的控制信号(第一子控制信号CRL1)与第二晶体管M2和第四晶体管M4的控制端接收的控制信号(第二子控制信号CRL2)分开设置，使得第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均可采用相同类型的晶体管，从而简化制备工艺。
示例性的，如图9和图10所示，以第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为PMOS型晶体管为例，当第一子控制信号CRL1为低电平、第二子控制信号CRL2为高电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第二晶体管M2关断，第四晶体管M4关断，此时，第四节点N4的信号为第三节点N3的信号，第五节点N5的信号为第二节点N2的信号，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定。当第一子控制信号CRL1为高电平、第二子控制信号CRL2为低电平时，第一晶体管M1关断，第三晶体管M3关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第四节点N4的信号为第三电压信号VG11，第五节点N5的信号为第四电压信号VG22，第二控制部20产生的输出信号OUT由第三电压信号VG11和第四电压信号VG22所决定，从而实现对第四节点N4的信号和第五节点N5的信号的控制。
当然，本发明并不仅限于此，在另一些实施例中，如图11和图12所示，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4均为NMOS型晶体管，当第一子控制信号CRL1为高电平、第二子控制信号CRL2为低电平时，第一晶体管M1开启，将第三节点N3的信号传输至第四节点N4，第三晶体管M3开启，将第二节点N2的信号传输至第五节点N5，第二晶体管M2关断，第四晶体管M4关断，此时，第四节点N4的信号为第三节点N3的信号，第五节点N5的信号为第二节点N2的信号，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定。当第一子控制信号CRL1为低电平、第二子控制信号CRL2为高电平时，第一晶体管M1关断，第三晶体管M3关断，第二晶体管M2开启，将第三电压信号VG11传输至第四节点N4，第四晶体管M4开启，将第四电压信号VG22传输至第五节点N5，此时，第四节点N4的信号为第三电压信号VG11，第五节点N5的信号为第四电压信号VG22，第二控制部20产生的输出信号OUT由第三电压信号VG11和第四电压信号VG22所决定，从而实现对第四节点N4的信号和第五节点N5的信号的控制。
继续参考图5-图12，可选的，第三控制单元203包括第五晶体管M5和第六晶体管M6，第五晶体管M5的一端接收第五电压信号VGH3，第五晶体管M5的另一端连接于输出信号端，第五晶体管M5的控制端连接于第四节点N4。第六晶体管M6的一端接收第六电压信号VGL3，第六晶体管M6的另一端连接于输出信号端，第六晶体管M6的控制端连接于第五节点N5，其中，第五晶体管M5和第六晶体管M6均为PMOS型晶体管。
其中，如图5-图12所示，第五晶体管M5响应于第四节点N4的信号，第六晶体管M6响应于第五节点N5的信号，而控制输出信号OUT。其中，当第五晶体管M5开启时，输出信号OUT为第五电压信号VGH3，当第六晶体管M6开启时，输出信号OUT为第六电压信号VGL3。
继续参考图5-图12，第五晶体管M5和第六晶体管M6均为PMOS晶体管，其中，当第四节点N4为低电平时，第五晶体管M5开启，将第五晶体管M5的一端接收的第五电压信号VGH3传输至第五晶体管M5的另一端，生成输出信号OUT。当第四节点N4为高电平时，第五晶体管M5关断。当第五节点N5为低电平时，第六晶体管M6开启，将第六晶体管M6的一端接收的第六电压信号VGL3传输至第六晶体管M6的另一端，生成输出信号OUT。当第五节点N5为高电平时，第六晶体管M6关断。即，输出信号OUT的高电平由第四节点N4决定，输出信号OUT的低电平由第五节点N5决定。
继续参考图1和图2，可选的，本发明实施例提供的显示面板的显示区AA包括第一区域AA1和第二区域AA2，频率控制信号CRL包括第一频率控制信号1CRL和第二频率控制信号2CRL；与第一区域AA1的显示单元300连接的移位寄存器200接收第一频率控制信号1CRL，与第二区域AA2的显示单元300连接的移位寄存器200接收第二频率控制信号2CRL，其中，在显示面板工作的预设时间段内，第一频率控制信号1CRL与第二频率控制信号2CRL为不同电位的信号。
其中，通过设置显示区AA包括第一区域AA1和第二区域AA2，且在显示面板工作的预设时间段内，设置与第一区域AA1的显示单元300连接的移位寄存器200所接收的第一频率控制信号1CRL和与第二区域AA2的显示单元300连接的移位寄存器200接收的第二频率控制信号2CRL为不同电位的信号，从而在显示面板工作的预设时间段的至少部分时间段内，使得与第一区域AA1的显示单元300连接的移位寄存器200的输出信号OUT和与第二区域AA2的显示单元300连接的移位寄存器200的输出信号OUT不同，进而实现显示面板的第一区域AA1和第二区域AA2的画面刷新频率不同，以满足不同显示区域对于画面刷新频率的不同需求。
继续参考图1和图2，可选的，第一区域AA1的显示单元300的数据刷新频率为第一频率F1，第二区域AA2的显示单元300的数据刷新频率为第二频率F2，其中，F1＜F2。预设时间段的时间长度为T0，其中，1/F2＜T0＜1/F1。
具体的，第一区域AA1的显示单元300的数据刷新频率等于第一区域AA1的画面刷新频率，第二区域AA2的显示单元300的数据刷新频率等于第二区域AA2的画面刷新频率，通过设置第一频率F1小于第二频率F2，使得第一区域AA1的画面刷新频率低于第二区域AA2的画面刷新频率，即，第一区域AA1进行低频显示，每一帧的显示周期较长，第二区域AA2进行高频显示，每一帧的显示周期较短。
在本实施例中，第一区域AA1的显示单元300的数据刷新周期为1/F1，第二区域AA2的显示单元300的数据刷新周期为1/F2，通过设置预设时间段的时间长度T0满足1/F2＜T0＜1/F1，即预设时间段的长度在第一区域AA1的显示单元300的数据刷新周期与第二区域AA2的显示单元300的数据刷新周期之间，使得在预设时间段内，第一频率控制信号1CRL不变化，第二频率控制信号2CRL发生变化，从而在预设时间段内，第一区域AA1的画面不进行刷新，仅第二区域AA2的画面进行刷新，实现第一区域AA1的显示单元300的数据刷新频率小于第二区域AA2的显示单元300的数据刷新频率为第二频率F2。
需要说明的是，本领域技术人员可根据实际需求对第一区域AA1和第二区域AA2的位置进行任意设置，例如，如图1和图2所示，人眼对显示面板中间区域的画面显示较为敏感，对显示面板周边区域的画面显示较为不敏感，因此，可将显示面板的中间区域设置为第二区域AA2，周边区域设置为第一区域AA1，从而使得显示面板的中间区域的画面刷新频率较高，满足用户需求，周边区域的画面刷新频率较低，在不影响用户体验的同时，降低显示面板的功耗。
当然，本发明并不仅限于此，在另一些实施例中，例如，对于仪表类显示产品，只有显示数字部分的区域的画面需要更新，此时，可将显示数字部分的区域设置为第二区域AA2，其他显示区域设置为第一区域AA1。对于电子书类显示产品，可能只需对显示每一章节的具体文字内容的区域进行更新，而插图或标题部分无需更新，此时，可将显示每一章节的具体文字内容的区域设置为第二区域AA2，显示插图或标题部分的区域设置为第一区域AA1，以在满足用户需求的同时，降低显示面板的功耗，本发明实施例对此不作限定。
继续参考图1和图2，可选的，第二区域AA2的数据刷新周期为1/F2，第一区域AA1的数据刷新周期为1/F1，在第一区域AA1的一个数据刷新周期时间内，第二区域AA2的数据刷新F2/F1帧。其中，在第一区域AA1的一个数据刷新周期时间内，第二区域AA2的数据刷新的第M帧内，第一频率控制信号1CRL与第二频率控制信号2CRL为相同电位的信号，在其他至少一帧内，第一频率控制信号1CRL与第二频率控制信号2CRL为不同电位的信号，其中，1≤M≤F2/F1。
其中，在第一区域AA1的一个数据刷新周期(1/F1)时间内，第二区域AA2的数据刷新了F2/F1帧，并且在第二区域AA2的数据刷新的其中一帧中，第一频率控制信号1CRL与第二频率控制信号2CRL为相同电位的信号，此时，与第一区域AA1的显示单元300连接的移位寄存器200的输出信号OUT和与第二区域AA2的显示单元300连接的移位寄存器200的输出信号OUT相同，第一区域AA1和第二区域AA2的画面在这一帧均刷新。而在其他至少一帧内，第一频率控制信号1CRL与第二频率控制信号2CRL为不同电位的信号，与第一区域AA1的显示单元300连接的移位寄存器200的输出信号OUT和与第二区域AA2的显示单元300连接的移位寄存器200的输出信号OUT不同，仅第二区域AA2进行刷新，第一区域AA1不刷新。
示例性的，假设第一频率F1为1Hz，即第一区域AA1在1s内刷新1帧；第二频率F2为60Hz，即第二区域AA2在1s内刷新60帧，在1s内，第二区域AA2刷新的60帧中有1帧，第一频率控制信号1CRL与第二频率控制信号2CRL为相同电位的信号，与第一区域AA1的显示单元300连接的移位寄存器200的输出信号OUT和与第二区域AA2的显示单元300连接的移位寄存器200的输出信号OUT相同，第一区域AA1和第二区域AA2的显示单元300均进行数据刷新。而在其他59帧中，第一频率控制信号1CRL与第二频率控制信号2CRL为不同电位的信号，与第一区域AA1的显示单元300连接的移位寄存器200的输出信号OUT和与第二区域AA2的显示单元300连接的移位寄存器200的输出信号OUT不相同，仅第二区域AA2的显示单元300进行59次数据刷新，第一区域AA1的显示单元300不刷新。
继续参考图1-图12，可选的，在第一区域AA1的一个数据刷新周期时间内，第二区域AA2的数据刷新的第M帧内，第一频率控制信号1CRL与第二频率控制信号2CRL均控制第一晶体管M1和第三晶体管M3开启，第二晶体管M2和第四晶体管M4关闭。在其他至少一帧内，第一频率控制信号1CRL控制第一晶体管M1和第三晶体管M3关闭，第二晶体管M2和第四晶体管M4开启，第二频率控制信号2CRL控制第一晶体管M1和第三晶体管M3开启，第二晶体管M2和第四晶体管M4关闭。
具体的，如图1-12所示，在第一区域AA1的一个数据刷新周期时间内，第二区域AA2的数据刷新的第M帧内(即第一区域AA1和第二区域AA2的显示单元300均进行数据刷新的一帧内)，第一频率控制信号1CRL与第二频率控制信号2CRL为相同电位的信号，第一频率控制信号1CRL与第二频率控制信号2CRL均控制第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定，与第一区域AA1的显示单元300连接的移位寄存器200和与第二区域AA2的显示单元300连接的移位寄存器200均正常输出，第一区域AA1和第二区域AA2的显示单元300均进行数据刷新。
在其他至少一帧内，第一频率控制信号1CRL与第二频率控制信号2CRL不相同，第二频率控制信号2CRL控制第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第二控制部20产生的输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号决定，与第二区域AA2的显示单元300连接的移位寄存器200正常输出有效信号，第二区域AA2的显示单元300进行数据刷新。第一频率控制信号1CRL控制第一晶体管M1和第三晶体管M3关闭，并控制第二晶体管M2和第四晶体管M4开启，从而将第三电压信号VG11传输至第四节点N4，将第四电压信号VG22传输至第五节点N5，此时，第二控制部20产生的输出信号OUT由第三电压信号VG11和第四电压信号VG22所决定，与第一区域AA1的显示单元300连接的移位寄存器200不再输出有效信号，第一区域AA1的显示单元300不再进行数据刷新。
图13为本发明实施例提供的一种像素电路的结构示意图，如图1和图13所示，可选的，显示单元300包括像素电路400和发光元件500。像素电路400包括数据写入模块31、驱动模块32和补偿模块33，驱动模块32用于为发光元件500提供驱动电流，驱动模块32包括驱动晶体管T0。数据写入模块31连接于驱动晶体管T0的源极，用于选择性地为驱动模块32提供数据信号。补偿模块33连接于驱动晶体管T0的栅极和源极之间，用于补偿驱动晶体管T0的阈值电压。其中，驱动电路100为第一区域AA1的显示单元300的补偿模块33的控制端提供第一扫描信号S1，驱动电路100为第二区域AA2的显示单元300的补偿模块33的控制端提供第二扫描信号S2；在预设时间段内，第一扫描信号S1控制第一区域AA1的显示单元300的补偿模块33保持关断，且在预设时间段的至少部分时间段内，第二扫描信号S2控制第二区域AA2的显示单元300的补偿模块33开启。
具体的，如图13所示，像素电路400包括驱动晶体管T0，当然，像素驱动电路还包括其他晶体管T1至T6、存储电容Cst以及其他信号输入端(如S1-S6、Vini、Vref、PVDD及PVEE等)，本发明在此不再赘述。
继续参考图13，像素电路400的工作过程包括数据信号电压写入阶段和发光阶段。
在数据信号电压写入阶段，数据写入模块31和补偿模块33导通，同时，驱动晶体管T0也导通，数据线上的数据信号Vdata经过数据写入模块31、n2节点、驱动晶体管T0、n3节点和补偿模块33施加到n1节点，从而向驱动晶体管T0的栅极写入数据电压。
在发光阶段，发光控制信号线上的发光控制信号EM使得第一发光控制晶体管T6和第二发光控制晶体管T3导通，驱动晶体管T0根据其栅极写入的数据电压，向发光元件500提供驱动电流，从而通过驱动晶体管T0驱动发光元件500发光。
其中，驱动晶体管T0的栅极写入一次数据电压，其所在显示单元300进行一次数据刷新。
在本实施例中，驱动电路100的输出信号OUT作为显示单元300的补偿模块33的控制端接收的第一扫描信号S1和第二扫描信号S2，驱动电路100为第一区域AA1的显示单元300的补偿模块33的控制端提供第一扫描信号S1，驱动电路100为第二区域AA2的显示单元300的补偿模块33的控制端提供第二扫描信号S2，在预设时间段内，第一扫描信号S1控制第一区域AA1的显示单元300的补偿模块33保持关断，使得数据线上的数据信号Vdata无法通过补偿模块33向驱动晶体管T0的栅极写入数据电压，第一区域AA1的显示单元300不进行数据刷新。在预设时间段的至少部分时间段内，第二扫描信号S2控制第二区域AA2的显示单元300的补偿模块33开启，数据线上的数据信号Vdata可通过补偿模块33向驱动晶体管T0的栅极中写入数据电压，第二区域AA2的显示单元300进行数据刷新，从而实现第二区域AA2的显示单元300的数据刷新频率大于第一区域AA1的显示单元300的数据刷新频率。
图14为本发明实施例提供的另一种像素电路的结构示意图，如图1、图13和图14所示，可选的，补偿模块33包括补偿晶体管T2，第一区域AA1的显示单元300的补偿模块33中的补偿晶体管T2的栅极用于接收第一扫描信号S1，第二区域AA2的显示单元300的补偿模块33中的补偿晶体管T2的栅极用于接收第二扫描信号S2，其中，补偿晶体管T2为NMOS型晶体管，在预设时间段内，第一扫描信号S1保持为低电平信号，且在预设时间段的至少部分时间段内，第二扫描信号S2为高电平信号；或者，补偿晶体管T2为PMOS型晶体管，在预设时间段内，第一扫描信号S1保持为高电平信号，且在预设时间段的至少部分时间段内，第二扫描信号S2为低电平信号。
其中，补偿晶体管T2可设置为NMOS型晶体管或PMOS型晶体管，在本实施例中，通过针对不同类型的晶体管设置对应的第一扫描信号S1和第二扫描信号S2，从而分别控制不同区域的显示单元300的数据刷新频率，以下以具体实施例进行详细说明。
示例性的，如图13所示，以补偿晶体管T2为NMOS型晶体管为例，第一区域AA1的显示单元300的补偿晶体管T2的栅极用于接收第一扫描信号S1，在预设时间段内，第一扫描信号S1保持为低电平信号，补偿晶体管T2保持关断，使得数据线上的数据信号Vdata无法通过补偿晶体管T2向驱动晶体管T0的栅极写入数据电压，第一区域AA1的显示单元300不进行数据刷新。第二区域AA2的显示单元300的补偿晶体管T2的栅极用于接收第二扫描信号S2，在预设时间段的至少部分时间段内，第二扫描信号S2为高电平信号，补偿晶体管T2开启，数据线上的数据信号Vdata可通过补偿模块33向驱动晶体管T0的栅极写入数据电压，第二区域AA2的显示单元300进行数据刷新，从而实现第二区域AA2的显示单元300的数据刷新频率大于第一区域AA1的显示单元300的数据刷新频率。
当然，本发明并不仅限于此，在另一些实施例中，如图14所示，补偿晶体管T2为PMOS型晶体管，第一区域AA1的显示单元300的补偿晶体管T2的栅极用于接收第一扫描信号S1，在预设时间段内，第一扫描信号S1保持为高电平信号，补偿晶体管T2保持关断，使得数据线上的数据信号Vdata无法通过补偿晶体管T2向驱动晶体管T0的栅极中写入数据电压，第一区域AA1的显示单元300不进行数据刷新。第二区域AA2的显示单元300的补偿晶体管T2的栅极用于接收第二扫描信号S2，在预设时间段的至少部分时间段内，第二扫描信号S2为低电平信号，补偿晶体管T2开启，数据线上的数据信号Vdata可通过补偿模块33向驱动晶体管T0的栅极中写入数据电压，第二区域AA2的显示单元300进行数据刷新，从而实现第二区域AA2的显示单元300的数据刷新频率大于第一区域AA1的显示单元300的数据刷新频率。
继续参考图1-图14，可选的，第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号，补偿模块33为NMOS型晶体管；或者，第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，补偿模块33为PMOS型晶体管。
其中，在本实施例中，基于补偿模块33中的晶体管类型的不同，通过对驱动电路100中的第三电压信号VG11和第四电压信号VG22的电位进行设置，以使驱动电路100的输出信号OUT满足补偿模块33的开启和关断需求，从而实现第二区域AA2的显示单元300的数据刷新频率大于第一区域AA1的显示单元300的数据刷新频率，以下以具体实施例进行详细说明。
示例性的，如图1-图13所示，以第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号，补偿模块33为NMOS型晶体管为例，在预设时间段内，第一频率控制信号1CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3关闭，并控制第二晶体管M2和第四晶体管M4开启，从而将第三电压信号VG11传输至第四节点N4，将第四电压信号VG22传输至第五节点N5，由于第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号，第五晶体管M5关断，第六晶体管M6开启，产生的输出信号OUT为第六电压信号VGL3(即低电平信号)，将该部分移位寄存器200的输出信号OUT作为第一扫描信号S1，第一区域AA1的显示单元300的补偿晶体管T2的栅极用于接收第一扫描信号S1，从而在预设时间段内，第一扫描信号S1保持为低电平信号，补偿晶体管T2保持关断，使得数据线上的数据信号Vdata无法通过补偿晶体管T2向驱动晶体管的栅极中写入数据电压，从而实现第一区域AA1的显示单元300停止进行数据刷新。
在预设时间段的至少部分时间段内，第二频率控制信号2CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第一控制部10所控制的第三节点N3的信号和第二节点N2的信号控制第五晶体管M5开启，第六晶体管M6关断，产生的输出信号OUT为第五电压信号VGH3(即高电平信号)，将该部分移位寄存器200的输出信号OUT作为第二扫描信号S2，第二区域AA2的显示单元300的补偿晶体管T2的栅极用于接收第二扫描信号S2，从而在预设时间段的至少部分时间段内，第二扫描信号S2为高电平信号，补偿晶体管T2开启，使得数据线上的数据信号Vdata通过补偿晶体管T2向驱动晶体管T0的栅极中写入数据电压，第二区域AA2的显示单元300进行数据刷新。
当然，本发明并不仅限于此，在另一些实施例中，如图1-图12、图14所示，以第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，补偿模块33为PMOS型晶体管为例，在预设时间段内，第一频率控制信号1CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3关闭，并控制第二晶体管M2和第四晶体管M4开启，从而将第三电压信号VG11传输至第四节点N4，将第四电压信号VG22传输至第五节点N5，由于第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，第五晶体管M5开启，第六晶体管M6关断，产生的输出信号OUT为第五电压信号VGH3(即高电平信号)，将该部分移位寄存器200的输出信号OUT作为第一扫描信号S1，第一区域AA1的显示单元300的补偿晶体管T2的栅极用于接收第一扫描信号S1，从而在预设时间段内，第一扫描信号S1保持为高电平信号，补偿晶体管T2保持关断，使得数据线上的数据信号Vdata无法通过补偿晶体管T2向驱动晶体管T0的栅极中写入数据电压，从而实现第一区域AA1的显示单元300停止进行数据刷新。
在预设时间段的至少部分时间段内，第二频率控制信号2CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第一控制部10所控制的第三节点N3的信号和第二节点N2的信号控制第五晶体管M5关断，第六晶体管M6开启，产生的输出信号OUT为第六电压信号VGL3(即低电平信号)，将该部分移位寄存器200的输出信号OUT作为第二扫描信号S2，第二区域AA2的显示单元300的补偿晶体管T2的栅极用于接收第二扫描信号S2，从而在预设时间段的至少部分时间段内，第二扫描信号S2为低电平信号，补偿晶体管T2开启，使得数据线上的数据信号Vdata通过补偿晶体管T2向驱动晶体管T0的栅极中写入数据电压，第二区域AA2的显示单元300进行数据刷新。
继续参考图13和图14，可选的，像素电路400还包括复位模块34，复位模块34连接于复位信号端与驱动晶体管T0的栅极之间，用于为驱动晶体管T0的栅极提供复位信号Vref；其中，驱动电路100为第一区域AA1的显示单元300的复位模块34的控制端提供第三扫描信号S3，驱动电路100为第二区域AA2的显示单元300的复位模块34的控制端提供第四扫描信号S4。在预设时间段内，第三扫描信号S3控制第一区域AA1的显示单元300的复位模块34保持关断，且在预设时间段的至少部分时间段内，第三扫描信号S3与第四扫描信号S4为不同电位的信号。
具体的，像素电路400的工作过程还包括初始化阶段，在初始化阶段，复位模块34导通，参考电压线上的复位信号Vref通过复位模块34施加到驱动晶体管T0的栅极上，也即n1节点的电位为复位信号Vref的电位，此时，驱动晶体管T0的栅极的电位也为复位信号Vref的电位，从而实现驱动晶体管T0的栅极电位的复位。
其中，驱动晶体管T0根据其栅极电位向发光元件500提供驱动电流，驱动晶体管T0的栅极电位不进行复位，其所在的显示单元300的显示亮度保持不变。
在本实施例中，驱动电路100的输出信号OUT作为显示单元300的复位模块34的控制端接收的第三扫描信号S3和第四扫描信号S4，驱动电路100为第一区域AA1的显示单元300的复位模块34的控制端提供第三扫描信号S3，驱动电路100为第二区域AA2的显示单元300的复位模块34的控制端提供第四扫描信号S4，在预设时间段内，第三扫描信号S3控制第一区域AA1的显示单元300的复位模块34保持关断，使得复位信号Vref无法通过复位模块34对驱动晶体管T0的栅极进行复位，第一区域AA1的显示单元300的显示亮度保持不变，不会进行画面刷新。在预设时间段的至少部分时间段内，第四扫描信号S4与第三扫描信号S3为不同电位的信号，第四扫描信号S4控制第二区域AA2的显示单元300的复位模块34开启，复位信号Vref通过复位模块34对驱动晶体管T0的栅极进行复位，第二区域AA2的显示单元300可进行画面刷新，从而通过第二区域AA2的显示单元300的驱动晶体管T0的栅极复位频率大于第一区域AA1的显示单元300的驱动晶体管T0的栅极复位频率，实现第二区域AA2的画面刷新频率大于第一区域AA1的画面刷新频率。
继续参考图13和图14，可选的，复位模块34包括复位晶体管T5，第一区域AA1的显示单元300的复位模块34中的复位晶体管T5的栅极用于接收第三扫描信号S3，第二区域AA2的显示单元300的复位模块34中的复位晶体管T5的栅极用于接收第四扫描信号S4。其中，复位晶体管T5为NMOS型晶体管，第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号，在预设时间段内，第三扫描信号S3保持为低电平信号，且在预设时间段的至少部分时间段内，第四扫描信号S4为高电平信号；或者，复位晶体管T5为PMOS型晶体管，第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，在预设时间段内，第三扫描信号S3保持为高电平信号，且在预设时间段的至少部分时间段内，第四扫描信号S4为低电平信号。
其中，复位晶体管T5可设置为NMOS型晶体管或PMOS型晶体管，在本实施例中，通过针对不同类型的晶体管设置对应的第三扫描信号S3和第四扫描信号S4，从而分别控制不同区域的显示单元300的驱动晶体管T0的栅极复位频率。并基于复位晶体管T5的晶体管类型的不同，通过对驱动电路100中的第三电压信号VG11和第四电压信号VG22的电位进行设置，以使驱动电路100的输出信号OUT满足复位晶体管T5的开启和关断需求，从而实现第二区域AA2的显示单元300的栅极复位频率大于第一区域AA1的显示单元300的栅极复位频率，以下以具体实施例进行详细说明。
示例性的，如图1-图13所示，以复位晶体管T5为NMOS型晶体管，第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号为例，在预设时间段内，第一频率控制信号1CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3关闭，并控制第二晶体管M2和第四晶体管M4开启，从而将第三电压信号VG11传输至第四节点N4，将第四电压信号VG22传输至第五节点N5，由于第三电压信号VG11为高电平信号，第四电压信号VG22为低电平信号，第五晶体管M5关断，第六晶体管M6开启，产生的输出信号OUT为第六电压信号VGL3(即低电平信号)，将该部分移位寄存器200的输出信号OUT作为第三扫描信号S3，第一区域AA1的显示单元300的复位晶体管T5的栅极用于接收第三扫描信号S3，从而在预设时间段内，第三扫描信号S3保持为低电平信号，复位晶体管T5保持关断，使得复位信号Vref无法通过复位模块34对驱动晶体管T0的栅极进行复位，第一区域AA1的显示单元300的显示亮度保持不变，停止进行画面刷新。
在预设时间段的至少部分时间段内，第二频率控制信号2CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第一控制部10所控制的第三节点N3的信号和第二节点N2的信号控制第五晶体管M5开启，第六晶体管M6关断，产生的输出信号OUT为第五电压信号VGH3(即高电平信号)，将该部分移位寄存器200的输出信号OUT作为第四扫描信号S4，第二区域AA2的显示单元300的复位晶体管T5的栅极用于接收第四扫描信号S4，从而在预设时间段的至少部分时间段内，第四扫描信号S4为高电平信号，复位晶体管T5开启，使得复位信号Vref通过复位模块34对驱动晶体管T0的栅极进行复位，第二区域AA2的显示单元300进行画面刷新。
当然，本发明并不仅限于此，在另一些实施例中，如图1-图12、图14所示，复位晶体管T5为PMOS型晶体管，第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，在预设时间段内，第一频率控制信号1CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3关闭，并控制第二晶体管M2和第四晶体管M4开启，从而将第三电压信号VG11传输至第四节点N4，将第四电压信号VG22传输至第五节点N5，由于第三电压信号VG11为低电平信号，第四电压信号VG22为高电平信号，第五晶体管M5开启，第六晶体管M6关断，产生的输出信号OUT为第五电压信号VGH3(即高电平信号)，将该部分移位寄存器200的输出信号OUT作为第三扫描信号S3，第一区域AA1的显示单元300的复位晶体管T5的栅极用于接收第三扫描信号S3，从而在预设时间段内，第三扫描信号S3保持为高电平信号，复位晶体管T5保持关断，使得复位信号Vref无法通过复位模块34对驱动晶体管T0的栅极进行复位，第一区域AA1的显示单元300的显示亮度保持不变，停止进行画面刷新。
在预设时间段的至少部分时间段内，第二频率控制信号2CRL控制部分移位寄存器200中的第一晶体管M1和第三晶体管M3开启，从而将第三节点N3的信号传输至第四节点N4，将第二节点N2的信号传输至第五节点N5，并控制第二晶体管M2和第四晶体管M4关闭，此时，第一控制部10所控制的第三节点N3的信号和第二节点N2的信号控制第五晶体管M5关断，第六晶体管M6开启，产生的输出信号OUT为第六电压信号VGL3(即低电平信号)，将该部分移位寄存器200的输出信号OUT作为第四扫描信号S4，第二区域AA2的显示单元300的复位晶体管T5的栅极用于接收第四扫描信号S4，从而在预设时间段的至少部分时间段内，第四扫描信号S4为低电平信号，复位晶体管T5开启，使得复位信号Vref通过复位模块34对驱动晶体管T0的栅极进行复位，第二区域AA2的显示单元300进行画面刷新。
继续参考图3、图5、图7、图9和图11所示，可选的，第一控制部10包括第四控制单元101、第五控制单元102和第六控制单元103；其中，第四控制单元101用于接收输入信号IN，并响应于第一时钟信号CK而控制第六节点N6的信号，第六节点N6连接于第一节点N1。第五控制单元102用于接收第一电压信号VGH1，并响应于输入信号IN和第六节点N6的信号，而控制第二节点N2的信号。第六控制单元103用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第一节点N1的信号和第二节点N2的信号，而控制第三节点N3的信号。
示例性的，如图5、图7、图9和图11所示，第四控制单元101可包括第七晶体管M7，第七晶体管M7的源极连接输入信号IN，漏极连接于第六节点N6，栅极连接第一时钟信号CK。
在上述任一实施例的基础上，本发明一些实施例中，如图5、图7、图9和图11所示，第五控制单元102包括第八晶体管M8、第九晶体管M9、第十晶体管M10和第五电容C5，其中，第八晶体管M8的源极连接第一时钟信号CK，漏极连接于第二节点N2，栅极连接于第五节点N5；第九晶体管M9的源极连接第一电压信号VGH1，漏极连接于第五节点N5，栅极连接输入信号IN；第十晶体管M10的源极连接第一电压信号VGH1，漏极连接于第二节点N2，栅极连接于第六节点N6；第五电容C5的第一极板连接第一时钟信号CK，第五电容C5的第二极板连接于第五节点N5。
在上述任一实施例的基础上，本发明一些实施例中，如图5、图7、图9和图11所示，第六控制单元103包括第十二晶体管M12和第十三晶体管M13，其中，第十二晶体管M12的源极连接第二电压信号VGL1，漏极连接于第三节点N3，栅极连接于第一节点N1，第十三晶体管M13的源极连接至第一电压信号VGH1，漏极连接于第三节点N3，栅极连接于第二节点N2。
在上述任一实施例的基础上，本发明一些实施例中，如图5、图7、图9和图11所示，第六控制单元103还包括第三电容C3和第四电容C4，其中，第三电容C3的第一极板连接于第一节点N1，第三电容C3的第二极板连接于第三节点N3；第四电容C4的第一极板连接于第二节点N2，第四电容C4的第二极板连接第一电压信号VGH1。
在上述任一实施例的基础上，本发明一些实施例中，如图5、图7、图9和图11所示，移位寄存器200还包括第十四晶体管M14和第十五晶体管M15。其中，第十四晶体管M14的源极连接第一电压信号VGH1，漏极连接于第十三晶体管M13的源极，栅极连接于第二节点N2；第六晶体管M6的源极连接第二电压信号VGL1，漏极连接于第十三晶体管M13的源极，栅极连接于第三节点N3。
下面结合移位寄存器中各信号的时序图，对图5、图7、图9和图11所示的移位寄存器的工作过程进行说明。
图15为本发明实施例提供的一种移位寄存器中各节点信号的时序图，如图15所示，在T1时段：输入信号IN为高电平，第一时钟信号CK为高电平，第七晶体管M7和第九晶体管M5关断，第五节点N5保持高电平，第六节点N6保持低电平，第十晶体管M10导通，将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第十三晶体管M13、第十四晶体管M14和第六晶体管M6关断。由于M11常开，第一节点N1和第六节点N6的电平相同，都为低电平，使得第十二晶体管M12导通，第二电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，使得第五晶体管M5导通，第五电压信号VGH3传输至输出端，使得输出信号OUT为高电平。
在T2阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，将输入信号IN传输至第六节点N6，使得第六节点N6为高电平，使得第一节点N1为高电平，第十二晶体管M12关断，在第五电容C5的作用下，第五节点N5为低电平，第八晶体管M8导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2为低电平，第十三晶体管M13、第十四晶体管M14和第六晶体管M6导通，将第一电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，使得第五晶体管M5关断，导通的第六晶体管M6将第六电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
在T3阶段：输入信号IN为高电平，第一时钟信号CK为高电平，在第五电容C5的作用下，第五节点N5为高电平，第七晶体管M7关断，第六节点N6保持高电平，第一节点N1保持高电平，第八晶体管M8和第十晶体管M10关断，第二节点N2保持低电平，第三节点N3保持高电平，第五晶体管M5持续关断，第六晶体管M6持续导通，输出信号OUT为低电平。
在T4阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，将输入信号IN传输至第六节点N6，使得第六节点N6保持高电平，第一节点N1保持高电平，在第五电容C5的作用下，第五节点N5为低电平，第八晶体管M8导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2保持低电平，第三节点N3保持高电平，输出信号OUT保持低电平。
在T5阶段：输入信号IN为低电平，第一时钟信号CK为高电平，第七晶体管M7关断，第六节点N6保持高电平，第一节点N1保持高电平，第九晶体管M9导通，将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，使得第二节点N2保持低电平，第三节点N3保持高电平，输出信号OUT保持低电平。
在T6阶段：输入信号IN为低电平，第一时钟信号CK为低电平，第七晶体管M7和第九晶体管M9导通，将导通的第七晶体管M7输入信号IN传输至第六节点N6，使得第六节点N6为低电平，第一节点N1为低电平，导通的第九晶体管M9将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，第八晶体管M8关断，导通的第十晶体管M10将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第十三晶体管M13、第十四晶体管M14和第六晶体管M6关断，第十二晶体管M12导通，将第二电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平。导通的第五晶体管M5将第五电压信号VGH3传输至输出端，使得输出信号OUT为高电平。
需要说明的是，上述移位寄存器的工作过程中仅示出了输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号所控制(即第一晶体管M1和第三晶体管M3开启，第二晶体管M2和第四晶体管M4关断)时的电位，当频率控制信号CRL控制第一晶体管M1和第三晶体管M3关闭，第二晶体管M2和第四晶体管M4开启时，输出信号OUT由第三电压信号VG11和第四电压信号VG22所控制，此处不再赘述。
当然，本发明并不仅限于此，在另一些实施例中，如图4、图6、图8、图10和图12所示，可选的，第一控制部10包括第四控制单元101、第五控制单元102和第六控制单元103。其中，第四控制单元101用于接收输入信号IN并响应于第一时钟信号CK而控制第六节点N6的信号，第六节点N6连接于第一节点N1。第五控制单元102用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第六节点N6的信号、第一时钟信号CK和第二时钟信号XCK而控制第二节点N2的信号。第六控制单元103用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第一节点N1的信号和第二节点N2的信号，而控制第三节点N3的信号。
示例性的，如图6、图8、图10和图12所示，第四控制单元101包括：第七晶体管M7，第七晶体管M7的源极连接输入信号IN，漏极连接于第六节点N6，栅极连接第一时钟信号CK。
在上述任一实施例的基础上，本发明一些实施例中，如图6、图8、图10和图12所示，第五控制单元102包括：第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十五晶体管M15和第五电容C5，其中，第八晶体管M8的源极连接第六节点N6，漏极连接第九晶体管M9的漏极，栅极连接第二时钟信号XCK；第九晶体管M9的源极连接第一电压信号VGH1，漏极连接第八晶体管M8的漏极，栅极连接于第五节点N5；第十晶体管M10的源极连接第一时钟信号CK，漏极连接于第五节点N5，栅极连接于第六节点N6；第十一晶体管M11的源极连接第二电压信号VGL1，漏极连接于第五节点N5，栅极连接第一时钟信号CK；第十二晶体管M12的源极连接第二时钟信号XCK，漏极连接第七节点N7，栅极连接于第五节点N5；第十三晶体管M13的源极连接于第七节点N7，漏极连接于第二节点N2，栅极连接第二时钟信号XCK；第十五晶体管M15的源极连接第一电压信号VGH1，漏极连接于第二节点N2，栅极连接于第一节点N1；第五电容C5的第一极连接于第五节点N5，第五电容C5的第二极连接于第七节点N7。
在上述任一实施例的基础上，本发明一些实施例中，如图6、图8、图10和图12所示，第五控制单元102还包括第十四晶体管M14和第十六晶体管M16。其中，第十四晶体管M14的源极连接于第五节点N5，漏极连接于第十二晶体管M12的栅极，栅极连接于第二电压信号VGL1；第十六晶体管M16的源极连接于第六节点N6，漏极连接于第一节点N1，栅极连接于第二电压信号VGL1。
在上述任一实施例的基础上，本发明一些实施例中，如图6、图8、图10和图12所示，第六控制单元103包括第十七晶体管M17和第十八晶体管M18。其中，第十七晶体管M17的源极连接第一电压信号VGH1，漏极连接于第三节点N3，栅极连接于第二节点N2；第十八晶体管M18的源极连接第二电压信号VGL1，漏极连接于第三节点N3，栅极连接于第一节点N1。
在上述任一实施例的基础上，本发明一些实施例中，如图6、图8、图10和图12所示，第六控制单元103还包括第三电容C3和第四电容C4。其中，第三电容C3的第一极板连接第一电压信号VGH1，第三电容C3的第二极板连接于第二节点N2；第四电容C4的第一极板连接第二时钟信号XCK或者第二电压信号VGL1，第四电容C4的第二极板连接于第一节点N1。
下面结合移位寄存器中各信号的时序图，对图6、图8、图10和图12所示的移位寄存器的工作过程进行说明。
图16为本发明实施例提供的另一种移位寄存器中各节点信号的时序图，请结合图6、图8、图10和图12。
在T1阶段，输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第十一晶体管M11导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十二晶体管M12导通，第二时钟信号XCK为高电平，第七节点N7保持高电平，第八晶体管M8关断，第十三晶体管M13关断，第十五晶体管M15关断，第二节点N2保持高电平，第六晶体管M6关断，第十七晶体管M17关断，第一节点N1保持高电平，第十八晶体管M18关断，第三节点N3保持低电平，第五晶体管M5导通，第五电压信号VGH3传输至输出端，使得输出信号OUT为高电平。
在T2阶段，输入信号IN为高电平，第一时钟信号CK为高电平，第七晶体管M7关断，第十一晶体管M11关断，第六节点N6保持高电平，第二时钟信号XCK为低电平，第八晶体管M8导通，第十晶体管M10关断，第五节点N5保持低电平，第十二晶体管M12导通，将第二时钟信号XCK传输至第七节点N7，使得第七节点N7为低电平，第十三晶体管M13导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十七晶体管M17导通，第一电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第五晶体管M5关断，第六晶体管M6导通，第六电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
在T3阶段，输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第十一晶体管M11导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十二晶体管M12导通，第二时钟信号XCK为高电平，第七节点N7保持高电平，第八晶体管M8关断，第十三晶体管M13关断，第十五晶体管M15关断，第十七晶体管M17关断，第一节点N1保持高电平，第十八晶体管M18关断，第三节点N3保持高电平，第五晶体管M5关断，第二节点N2保持低电平，第六晶体管M6导通，第六电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
在T4阶段，输入信号IN为低电平，第一时钟信号CK为高电平，第七晶体管M7关断，第十一晶体管M11关断，第六节点N6保持高电平，第二时钟信号XCK为低电平，第八晶体管M8导通，第十晶体管M10关断，第五节点N5保持低电平，第十二晶体管M12导通，将第二时钟信号XCK传输至第七节点N7，使得第七节点N7为低电平，第十三晶体管M13导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十七晶体管M17导通，第一电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第五晶体管M5关断，第六晶体管M6导通，第六电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
在T5阶段，输入信号IN为低电平，第一时钟信号CK为低电平，第七晶体管M7导通，输入信号IN传输至第六节点N6，使得第六节点N6为低电平，第十一晶体管M11导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十二晶体管M12导通，第二时钟信号XCK为高电平，第七节点N7保持高电平，第八晶体管M8关断，第十三晶体管M13关断，第六节点N6控制第十五晶体管M15导通，第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第十七晶体管M17关断，第六晶体管M6关断，第十六晶体管M16导通，第六节点N6的信号传输至第一节点N1，第一节点N1为低电平，第一节点N1控制第十八晶体管M18导通，第二电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第五晶体管M5导通，第五电压信号VGH3传输至输出端，使得输出信号OUT为高电平。
需要说明的是，上述移位寄存器的工作过程中仅示出了输出信号OUT由第一控制部10所控制的第三节点N3的信号和第二节点N2的信号所控制(即第一晶体管M1和第三晶体管M3开启，第二晶体管M2和第四晶体管M4关断)时的电位，当频率控制信号CRL控制第一晶体管M1和第三晶体管M3关闭，第二晶体管M2和第四晶体管M4开启时，输出信号OUT由第三电压信号VG11和第四电压信号VG22所控制，此处不再赘述。
继续参考图5-图12，可选的，为了保证第二节点N2和第三节点N3的电位的稳定性，保证输出信号OUT的稳定性，第二控制部20还包括第一电容C1和第二电容C2。第一电容C1的第一极板连接第五电压信号VGH3，第一电容C1的第二极板连接于第三节点N3。第二电容C2的第一极板连接第六电压信号VGL3，第二电容C2的第二极板连接于第二节点N2。其中，第一电容C1和第二电容C2的电容需要足够大，才能保证第二节点N2和第四节点N4的电位不会轻易产生波动，本领域技术人员可根据实际需求进行设置。
继续参考图2，可选的，驱动电路100的N级移位寄存器200中，第M级移位寄存器200的第三节点N3的信号，连接至第M+1级移位寄存器200的输入信号端，作为第M+1级移位寄存器200的输入信号，其中，1≤M≤N。
其中，如图2所示，该驱动电路100包括N级移位寄存器200，即包括N个级联的移位寄存器ASG1至ASGN，本发明一些实施例中，第M级移位寄存器200的第三节点N3的信号，连接至第M+1级移位寄存器200的输入信号端，作为第M+1级移位寄存器200的输入信号IN，1≤M≤N。即，上一级移位寄存器200的第三节点N3的信号Next作为下一级移位寄存器200的输入信号IN，将每一级移位寄存器200的输出信号OUT作为驱动信号输入到像素电路400中。
本发明一些实施例中，如图2所示，显示面板还包括：
第一/第三电压信号线XVGH1/XVG11，为驱动电路100提供第一电压信号VGH1和第三电压信号VG11；
第二/第四电压信号线XVGL1/XVG22，为驱动电路100提供第二电压信号VGL1和第四电压信号VG22；
第五电压信号线XVGH3，为驱动电路100提供第五电压信号VGH3；
第六电压信号线XVGL3，为驱动电路100提供第六电压信号VGL3；
第一频率控制信号线X1CRL，为驱动电路100提供第一频率控制信号1CRL；
第二频率控制信号线X2CRL，为驱动电路100提供第二频率控制信号2CRL；
本实施例仅以第一电压信号VGH1和第三电压信号VG11相同，第二电压信号VGL1和第四电压信号VG22相同为例进行说明，第一电压信号VGH1和第三电压信号VG11由同一条信号线第一/第三电压信号线XVGH1/XVG11提供，第二电压信号VGL1和第四电压信号VG22由同一条信号线第二/第四电压信号线XVGL1/XVG22提供。在其他实施例中，也可将提供第一电压信号VGH1和第三电压信号VG11的信号线分开设置，将提供第二电压信号VGL1和第四电压信号VG22的信号线分开设置，本发明实施例对此不作限定。
由于第五电压信号线VGH3与第六电压信号VGL3用于产生输出信号OUT，而输出信号OUT是用于为显示面板的显示区AA的像素电路400提供驱动信号，因此，为了尽量节省驱动电路100的空间，避免走线过长，可以设置第五电压信号线XVGH3与第六电压信号线XVGL3位于靠近显示区AA的一侧。
基于此，本发明一些实施例中，第五电压信号线XVGH3与第六电压信号线XVGL3中的至少一者位于第一/第三电压信号线XVGH1/XVG11与第二/第四电压信号线XVGL1/XVG22中的至少一者朝向显示面板的显示区AA的一侧。
本发明一些实施例中，如图2所示，第一/第三电压信号线XVGH1/XVG11、第二/第四电压信号线XVGL1/XVG22、第五电压信号线XVGH3和第六电压信号线XVGL3均位于驱动电路100背离显示面板的显示区AA的一侧。并且，第五电压信号线XVGH3和第六电压信号线XVGL3均位于第一/第三电压信号线XVGH1/XVG11和第二/第四电压信号线XVGL1/XVG22靠近显示区AA的一侧或者说朝向显示面板的显示区AA的一侧，以最大化地节省驱动电路100的空间，缩短走线长度。
当然，本发明并不仅限于此，在另一些实施例中，如图17所示，图17为本发明实施例提供的另一种驱动电路的结构示意图，第一/第三电压信号线XVGH1/XVG11与第二/第四电压信号线XVGL1/XVG22位于驱动电路100背离显示面板的显示区AA的一侧；第五电压信号线XVGH3和第六电压信号线XVGL3位于驱动电路100朝向显示面板的显示区AA的一侧，以进一步节省驱动电路100的空间，缩短走线长度。
基于同样的发明构思，本发明实施例还提供了一种显示装置，图18为本发明实施例提供的一种显示装置的结构示意图，如图18所示，该显示装置90包括本发明任意实施例所述的显示面板91，因此，本发明实施例提供的显示装置90具有上述任一实施例中的技术方案所具有的技术效果，与上述实施例相同或相应的结构以及术语的解释在此不再赘述。本发明实施例提供的显示装置90可以为图18所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (25)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制部和第二控制部；
所述第一控制部至少接收输入信号并至少响应于第一时钟信号，而控制第一节点和第二节点的信号，且所述第一控制部接收第一电压信号和第二电压信号，并响应于所述第一节点和所述第二节点的信号，而控制第三节点的信号，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；
所述第二控制部包括第一控制单元、第二控制单元和第三控制单元；其中，
所述第一控制单元用于接收第三电压信号和所述第三节点的信号，并响应于频率控制信号，而控制第四节点的信号；
所述第二控制单元用于接收第四电压信号和所述第二节点的信号，并响应于所述频率控制信号，而控制第五节点的信号；
所述第三电压信号与所述第四电压信号中的一者为高电平信号，另一者为低电平信号；
所述第三控制单元用于接收第五电压信号，并响应于所述第四节点的信号，而产生输出信号；或者，所述第三控制单元用于接收第六电压信号，并响应于所述第五节点的信号，而产生输出信号；其中，所述第五电压信号为高电平信号，所述第六电压信号为低电平信号。
2.根据权利要求1所述的显示面板，其特征在于，
所述第一电压信号的电位等于或者高于所述第五电压信号的电位，和/或，
所述第二电压信号的电位等于或者低于所述第六电压信号的电位。
3.根据权利要求1所述的显示面板，其特征在于，
所述第三电压信号与所述第四电压信号中的高电平信号与所述第一电压信号的电位相等，或者，与所述第五电压信号的电位相等；
所述第三电压信号与所述第四电压信号中的低电平信号与所述第二电压信号的电位相等，或者，与所述第六电压信号的电位相等。
4.根据权利要求1所述的显示面板，其特征在于，
所述第一控制单元包括第一晶体管和第二晶体管；
所述第一晶体管的一端连接于所述第三节点，另一端连接于所述第四节点，控制端连接于频率控制信号端，用于接收所述频率控制信号；
所述第二晶体管的一端接收所述第三电压信号，另一端连接于所述第四节点，控制端连接于所述频率控制信号端，用于接收所述频率控制信号。
5.根据权利要求4所述的显示面板，其特征在于，
所述第一晶体管开启时，所述第二晶体管关断；或者，
所述第一晶体管关断时，所述第二晶体管开启。
6.根据权利要求4所述的显示面板，其特征在于，
所述第一晶体管为PMOS型晶体管，所述第二晶体管为NMOS型晶体管；或者，所述第一晶体管为NMOS型晶体管，所述第二晶体管为PMOS型晶体管。
7.根据权利要求4所述的显示面板，其特征在于，
所述第二控制单元包括第三晶体管和第四晶体管；
所述第三晶体管的一端连接于所述第二节点，另一端连接于所述第五节点，控制端连接于频率控制信号端，用于接收所述频率控制信号；
所述第四晶体管的一端接收所述第四电压信号，另一端连接于所述第五节点，控制端连接于所述频率控制信号端，用于接收所述频率控制信号。
8.根据权利要求7所述的显示面板，其特征在于，
所述第三晶体管开启时，所述第四晶体管关断；或者，
所述第三晶体管关断时，所述第四晶体管开启。
9.根据权利要求7所述的显示面板，其特征在于，
所述第三晶体管为PMOS型晶体管，所述第四晶体管为NMOS型晶体管；或者，所述第三晶体管为NMOS型晶体管，所述第四晶体管为PMOS型晶体管。
10.根据权利要求7所述的显示面板，其特征在于，
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管的控制端均接收同一频率控制信号；
所述第一晶体管与所述第三晶体管同为PMOS型晶体管，或者同为NMOS型晶体管；所述第二晶体管与所述第四晶体管同为PMOS型晶体管，或者同为NMOS型晶体管，且，所述第一晶体管与所述第二晶体管的晶体管类型不同。
11.根据权利要求7所述的显示面板，其特征在于，
所述频率控制信号包括第一子控制信号和第二子控制信号，所述第一晶体管与所述第三晶体管的控制端接收所述第一子控制信号，所述第二晶体管和所述第四晶体管的控制端接收所述第二子控制信号；其中，
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为PMOS型晶体管，或者均为NMOS型晶体管，所述第一子控制信号与所述第二子控制信号的有效脉冲时间不重叠。
12.根据权利要求7所述的显示面板，其特征在于，
所述第三控制单元包括第五晶体管和第六晶体管；
所述第五晶体管的一端接收所述第五电压信号，另一端连接于输出信号端，控制端连接于所述第四节点；
所述第六晶体管的一端接收所述第六电压信号，另一端连接于所述输出信号端，控制端连接于所述第五节点；其中，
所述第五晶体管和所述第六晶体管均为PMOS型晶体管。
13.根据权利要求7所述的显示面板，其特征在于，
所述显示面板的显示区包括第一区域和第二区域，所述频率控制信号包括第一频率控制信号和第二频率控制信号；
与所述第一区域的显示单元连接的所述移位寄存器接收第一频率控制信号，与所述第二区域的显示单元连接的所述移位寄存器接收第二频率控制信号；其中，
在所述显示面板工作的预设时间段的至少部分时间段内，所述第一频率控制信号与所述第二频率控制信号为不同电位的信号。
14.根据权利要求13所述的显示面板，其特征在于，
所述第一区域的显示单元的数据刷新频率为第一频率F1，所述第二区域的显示单元的数据刷新频率为第二频率F2，其中，F1＜F2；
所述预设时间段的时间长度为T0，其中，1/F2＜T0＜1/F1。
15.根据权利要求14所述的显示面板，其特征在于，
所述第一区域的显示单元的数据刷新周期为1/F1，所述第二区域的显示单元的数据刷新周期为1/F2，在所述第一区域的一个数据刷新周期时间内，所述第二区域的数据刷新F2/F1帧；其中，
在所述第一区域的一个数据刷新周期时间内，所述第二区域的数据刷新的第M帧内，所述第一频率控制信号与所述第二频率控制信号为相同电位的信号，在其他至少一帧内，所述第一频率控制信号与所述第二频率控制信号为不同电位的信号，其中，1≤M≤F2/F1。
16.根据权利要求15所述的显示面板，其特征在于，
在所述第一区域的一个数据刷新周期时间内，所述第二区域的数据刷新的所述第M帧内，所述第一频率控制信号与所述第二频率控制信号均控制所述第一晶体管和所述第三晶体管开启，所述第二晶体管和所述第四晶体管关闭；
在其他至少一帧内，所述第一频率控制信号控制所述第一晶体管和所述第三晶体管关闭，所述第二晶体管和所述第四晶体管开启；所述第二频率控制信号控制所述第一晶体管和所述第三晶体管开启，所述第二晶体管和所述第四晶体管关闭。
17.根据权利要求14所述的显示面板，其特征在于，
所述显示单元包括像素电路和发光元件；
所述像素电路包括数据写入模块、驱动模块、补偿模块；
所述驱动模块用于为所述发光元件提供驱动电流，所述驱动模块包括驱动晶体管；
所述数据写入模块连接于所述驱动晶体管的源极，用于选择性地为所述驱动模块提供数据信号；
所述补偿模块连接于所述驱动晶体管的栅极和源极之间，用于补偿所述驱动晶体管的阈值电压；其中，
所述驱动电路为所述第一区域的显示单元的补偿模块的控制端提供第一扫描信号，所述驱动电路为所述第二区域的显示单元的补偿模块的控制端提供第二扫描信号；
在所述预设时间段内，所述第一扫描信号控制所述第一区域的显示单元的补偿模块保持关断，且在所述预设时间段的至少部分时间段内，所述第二扫描信号控制所述第二区域的显示单元的补偿模块开启。
18.根据权利要求17所述的显示面板，其特征在于，
所述补偿模块包括补偿晶体管；
所述第一区域的显示单元的补偿模块中的补偿晶体管的栅极用于接收第一扫描信号，所述第二区域的显示单元的补偿模块中的补偿晶体管的栅极用于接收第二扫描信号；其中，
所述补偿晶体管为NMOS型晶体管，在所述预设时间段内，所述第一扫描信号保持为低电平信号，且在所述预设时间段的至少部分时间段内，所述第二扫描信号为高电平信号；或者，
所述补偿晶体管为PMOS型晶体管，在所述预设时间段内，所述第一扫描信号保持为高电平信号，且在所述预设时间段的至少部分时间段内，所述第二扫描信号为低电平信号。
19.根据权利要求18所述的显示面板，其特征在于，
所述第三电压信号为高电平信号，所述第四电压信号为低电平信号，所述补偿模块为NMOS型晶体管；或者，
所述第三电压信号为低电平信号，所述第四电压信号为高电平信号，所述补偿模块为PMOS型晶体管。
20.根据权利要求17所述的显示面板，其特征在于，
所述像素电路还包括复位模块，所述复位模块连接于复位信号端与所述驱动晶体管的栅极之间，用于为所述驱动晶体管的栅极提供复位信号；其中，
所述驱动电路为所述第一区域的显示单元的复位模块的控制端提供第三扫描信号，所述驱动电路为所述第二区域的显示单元的复位模块的控制端提供第四扫描信号；
在所述预设时间段内，所述第三扫描信号控制所述第一区域的显示单元的复位模块保持关断，且在所述预设时间段的至少部分时间段内，所述第三扫描信号与所述第四扫描信号为不同电位的信号。
21.根据权利要求20所述的显示面板，其特征在于，
所述复位模块包括复位晶体管；
所述第一区域的显示单元的复位模块中的复位晶体管的栅极用于接收第三扫描信号，所述第二区域的显示单元的复位模块中的复位晶体管的栅极用于接收第四扫描信号；其中，
所述复位晶体管为NMOS型晶体管，所述第三电压信号为高电平信号，所述第四电压信号为低电平信号，在所述预设时间段内，所述第三扫描信号保持为低电平信号，且在所述预设时间段的至少部分时间段内，所述第四扫描信号为高电平信号；或者，
所述复位晶体管为PMOS型晶体管，所述第三电压信号为低电平信号，所述第四电压信号为高电平信号，在所述预设时间段内，所述第三扫描信号保持为高电平信号，且在所述预设时间段的至少部分时间段内，所述第四扫描信号为低电平信号。
22.根据权利要求1所述的显示面板，其特征在于，
所述第一控制部包括第四控制单元、第五控制单元和第六控制单元；其中，
所述第四控制单元用于接收所述输入信号，并响应于所述第一时钟信号而控制第六节点的信号，所述第六节点连接于所述第一节点；
所述第五控制单元用于接收所述第一电压信号，并响应于所述输入信号和所述第六节点的信号，而控制第二节点的信号；
所述第六控制单元用于接收所述第一电压信号和所述第二电压信号，并响应于所述第一节点的信号和所述第二节点的信号，而控制所述第三节点的信号。
23.根据权利要求1所述的显示面板，其特征在于，
所述第一控制部包括第四控制单元、第五控制单元和第六控制单元；其中，
所述第四控制单元用于接收输入信号并响应于所述第一时钟信号而控制第六节点的信号，所述第六节点连接于所述第一节点；
所述第五控制单元用于接收所述第一电压信号和所述第二电压信号，并响应于所述第六节点的信号、所述第一时钟信号和第二时钟信号而控制所述第二节点的信号；
所述第六控制单元用于接收所述第一电压信号和所述第二电压信号，并响应于所述第一节点的信号和所述第二节点的信号，而控制所述第三节点的信号。
24.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路的N级所述移位寄存器中，第M级所述移位寄存器的所述第三节点的信号，连接至第M+1级所述移位寄存器的输入信号端，作为所述第M+1级所述移位寄存器的所述输入信号，其中，1≤M≤N。
25.一种显示装置，其特征在于，包括权利要求1-24任意一项所述的显示面板。
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