CN115662345A - 显示面板和显示装置 - Google Patents

Abstract

本发明公开了一种显示面板和显示装置，该显示面板中像素电路工作在数据写入阶段时，时钟信号的时钟脉冲频率为第一频率F1；像素电路工作于保持阶段时，设置有N个阶段，在N个阶段中的至少一个阶段，时钟信号的时钟脉冲频率为第二频率F2，F1＞F2＞0。从而一方面节省显示面板的功耗，另一方面避免保持时钟信号长时间保持恒定电位时，使驱动电路的晶体管长时间处于同一状态，进而造成输出信号不稳定的问题。

Description

显示面板和显示装置

本申请为申请日为2021年9月14日，申请号为202111076370.X，发明创造名称为“显示面板和显示装置”的分案申请。

技术领域

本发明属于显示技术领域，尤其涉及一种显示面板和显示装置。

背景技术

目前，显示面板已经渗透到了人们日常生活的各个方面，例如将显示面板作为各种装置的显示交互模块，供用户对应观看。在显示面板运行时，显示面板的像素电路受驱动电路控制。但目前受漏电流等因素影响，驱动电路的输出信号不稳定。

发明内容

本发明实施例提供了一种显示面板和显示装置，能够避免因漏电流等因素致使驱动电路输出信号不稳定的问题。

本申请一方面提供一种显示面板，包括：

像素电路，像素电路包括驱动晶体管；

驱动电路，驱动电路用于为像素电路提供控制信号；

时钟信号线，用于为驱动电路提供时钟信号；

像素电路的一个数据刷新周期包括数据写入阶段和保持阶段，保持阶段包括依序设置的N个阶段，N≥1；其中，

像素电路工作于数据写入阶段时，时钟信号的时钟脉冲频率为第一频率F1；

像素电路工作于保持阶段时，在N个阶段中的至少一个阶段，时钟信号的时钟脉冲频率为第二频率F2；

F1＞F2＞0。

本申请另一方面提供一种显示装置，包括上述的显示面板。

与现有技术相比，本申请实施例提供的显示面板和显示装置中，像素电路工作于保持阶段时，包括N个阶段，在N个阶段中的至少一个阶段，时钟信号的时钟脉冲频率为F2，而F2大于0，且F2小于在数据写入阶段时时钟信号的时钟脉冲频率F1。因此能够使像素电路工作时，时钟信号保持一定的脉冲频率输出，避免驱动电路的晶体管长时间保持在同一状态，进而出现因漏电流等因素引起输出信号不稳定的问题。另一方面，也使得像素电路工作于保持阶段的时钟信号的时钟脉冲频率较低，节省了功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明涉及的显示面板中像素电路和开关元件的可选电路结构示意图。

图2是本发明涉及的显示面板中驱动电路的可选电路结构示意图。

图3是本发明的显示面板一实施例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图4是本发明的显示面板另一实施例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图5是本发明的显示面板一可选示例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图6是本发明的显示面板另一可选示例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图7是本发明的显示面板又一实施例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图8是本发明的显示面板再一实施例中像素电路处于不同工作阶段，时钟信号的时钟频率的示意图。

图9是本发明的显示面板又一实施例中驱动电路与像素电路的电路结构示意图。

图10是本发明的显示装置一实施例的示意图。

附图中：像素电路10、发光元件20、驱动晶体管T0、驱动模块11、发光控制模块12、数据写入模块14、补偿模块15、复位模块16、初始化模块17、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、驱动电路21、数据信号Vdata、第一扫描信号S1、第二扫描信号S2、第三扫描信号S3、第四扫描信号S4、复位信号Vref、发光控制信号EM、初始化信号Vini、第一驱动电路211、第二驱动电路212、时钟信号、时钟信号CK、第一时钟信号CK1、第二时钟信号CK2。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

需说明的是，术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利的限制。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

为了说明本申请的技术方案，以下结合具体附图及实施例进行详细说明。

随着显示技术的发展，显示面板广泛用于手机、电视、笔记本和电脑等电子设备中。参见图1，其示出了显示面板中像素电路10和发光元件20的可选电路结构示意图，该显示面板可以包括像素电路10和发光元件20。

上述发光元件20可以是LED(Light-Emitting Diode，发光二极管)、OLED(OrganicElectroluminescence Display，有机发光半导体)或者其他。

上述像素电路10可以用于为显示面板的发光元件20提供驱动电流，像素电路10还可以与数据信号线(图未示)连接。数据信号线可以用于为像素电路10提供数据信号Vdata。

上述像素电路10可以包括驱动模块11，驱动模块11可以包括驱动晶体管T0，由驱动晶体管T0的栅极接收数据信号线写入的数据信号Vdata。在像素电路10为发光元件20提供驱动电流时，驱动晶体管T0实际作为像素电路10生成驱动电流的核心部件。

上述驱动晶体管T0可以是氧化物半导体晶体管，特别的，可以为IGZO(IndiumGallium Zinc Oxide，铟镓锌氧化物)晶体管，还可以是硅晶体管，特别的，可以为LTPS(LowTemperature Poly-Silicon(LTPS，低温多晶硅)晶体管，或者其他。

请继续参看图1，像素电路10除包括驱动晶体管T0外，还可以包括发光控制模块12、数据写入模块14、补偿模块15、复位模块16以及初始化模块17。

发光控制模块12，可以用于选择性地允许发光元件20进入发光阶段；该发光控制模块12可以包括第三晶体管T3和第四晶体管T4。其中，第三晶体管T3和第四晶体管T4的控制端连接至发光控制信号线(图未示)，用于接收发光控制信号EM。

发光控制信号线输出有效脉冲(即发光控制信号EM)时，第三晶体管T3和第四晶体管T4开启，驱动发光元件20进入发光阶段，此时驱动电流流入发光元件20。发光控制信号线输出无效脉冲时，第三晶体管T3和第四晶体管T4关断，断开驱动电流流入发光元件20的路径。

数据写入模块14，可以用于选择性地为驱动晶体管T0提供数据信号Vdata；该数据写入模块14可以包括第一晶体管T1。其中第一晶体管T1的漏极可以连接于驱动晶体管T0的源极，第一晶体管T1的源极可以连接于数据信号线，可以接收数据信号Vdata，第一晶体管T1的控制端可以连接于第一扫描信号线，可以用于接收第一扫描信号S1，第一扫描信号S1可以控制第一晶体管T1的开启和关断。

补偿模块15，补偿模块15可以连接于驱动晶体管T0的栅极与驱动晶体管T0的漏极之间，补偿模块15可以用于补偿驱动晶体管T0的阈值电压。补偿模块15可以包括第二晶体管T2，第二晶体管T2的控制端连接至第二扫描信号线，可以接收第二扫描信号S2，第二扫描信号S2可以控制第二晶体管T2的开启或者关断。

复位模块16，复位模块16可以连接于复位信号端与驱动晶体管T0的栅极之间，复位模块16可以用于为驱动晶体管T0的栅极提供复位信号Vref。复位模块16可以包括第五晶体管T5，第五晶体管T5的源极可以连接复位信号端，可以用于接收复位信号Vref，第五晶体管T5的栅极连接于第三扫描信号线，可以用于接收第三扫描信号S3。

初始化模块17，初始化模块17可以连接于初始化信号端与发光元件20之间，其可以用于选择性地为发光元件20提供初始化信号Vini。其中，初始化模块17的控制端可以连接于第四扫描信号线，用于接收第四扫描信号S4。

可选的，初始化模块17可以包括第七晶体管T7，第七晶体管T7的源极连接于初始化信号端，第七晶体管T7的漏极连接于发光元件20，第七晶体管T7的栅极连接于第四扫描信号线。当初始化模块17开启时，像素电路10进入初始化阶段。

可以理解的是，基于图1示出显示面板的像素电路10和发光元件20的可选电路结构，为了使像素电路10能够有序向发光元件20提供驱动电流，显示面板中还需要设置驱动电路。请一并参看图1和图2，其中图2为本申请显示面板一实施例提供的一种可选的驱动电路结构示意图。

参看图1和图2可知，显示面板中还可以设置有驱动电路21，该驱动电路21可以用于为像素电路10提供控制信号。驱动电路21中包括多个晶体管，在该驱动电路21中，部分晶体管可以连接于时钟信号线，例如部分晶体管可以包括晶体管M5、M6等。

该时钟信号线可以用于为驱动电路21提供时钟信号CK。作为驱动电路21接收的信号之一，时钟信号CK可以按照时钟脉冲频率或以恒定电位进行输出。

可选的，在本申请的实施例中，显示面板的一个数据写入周期可以包括S帧刷新画面，S>0，可以包括数据写入帧和保持帧。其中，数据写入帧可以包括数据写入阶段；保持帧不包括数据写入阶段，可以包括保持阶段，即在像素电路10的一个数据刷新周期可以包括数据写入阶段和保持阶段。

其中，在数据写入阶段，数据信号线可以向驱动晶体管T0的栅极写入数据信号Vdata，此时数据写入模块14、驱动模块11以及补偿模块15可以开启，数据信号Vdata写入驱动晶体管T0的栅极。在保持阶段，数据信号线不向驱动晶体管T0的栅极写入数据信号Vdata。

需要说明的是，当像素电路10处于保持阶段时，驱动电路21为像素电路10提供无效脉冲信号，控制相应的晶体管关闭，但当保持阶段的时间较长时，会导致驱动电路21持续且长时间输出同一信号。

一方面，如果时钟信号CK在保持阶段以时钟脉冲频率为F1进行输出，而由于在保持阶段，驱动电路21输出的是同一信号，时钟信号CK的跳变不能导致驱动电路21输出信号的跳变，因此，此时会导致时钟信号CK以较高频率F1跳变，产生较大的功耗。

另一方面，如果时钟信号CK在保持阶段保持为恒定电位，当保持阶段的时间较长时，会导致驱动电路21持续长时间输出同一信号，这会导致驱动电路21中的晶体管产生漏电流积累，进而使得输出信号发生偏移，驱动电路21的晶体管输出不稳定。

需要说明的是，当驱动电路21的输出信号偏移到一定程度时，其原本使得一些像素电路10中的晶体管处于关闭的状态会逐渐倾向于开启，那么此时这些晶体管的漏电流会迅速增大，从而导致晶体管的电位发生变化。而因为像素电路10的作用是生成发光元件20所需的驱动电流，当其中的晶体管的漏电流过大时，可能会导致驱动电流变化，进而导致显示面板出现发光不均以及灰阶切换时闪烁问题的出现。

因此，为了解决上述问题，在本实施例中，像素电路10工作的保持阶段又包括依序设置的N个阶段，N≥1。请参看图1至图3，其中，图3为像素电路10工作于不同阶段的时钟脉冲频率对比图，图3中像素电路10工作于数据写入阶段时，时钟信号CK的时钟脉冲频率为第一频率F1；像素电路10工作于保持阶段时，在N个阶段中的至少一个阶段，时钟信号CK的时钟脉冲频率为第二频率F2，F1＞F2＞0。

可以理解的是，像素电路10工作在数据写入阶段时，时钟脉冲信号的第一频率F1大于像素电路10工作在保持阶段时的至少一个阶段的时钟脉冲频率F2，即相对于像素电路10的数据写入阶段，在像素电路10处于保持阶段的至少一个阶段进行了降频率设置，相比于较高的第一频率F1的跳变，节约了功耗。

同时，该降频率设置时，保证了降低后的第二频率F2大于0，能够避免第二频率F2为0时，时钟信号CK不跳变所导致的驱动电路21的晶体管长时间处于同一状态下，因漏电流等因素引起驱动电路21的输出信号不稳定的问题。也即避免了由此导致的显示面板发光不均以及灰阶切换时闪烁问题的出现。

因此，在本申请的实施例中，像素电路10工作于保持阶段时，在N个阶段中的至少一个阶段，时钟信号CK的时钟脉冲频率为F2，而F2大于0，且F2小于在数据写入阶段时时钟信号CK的时钟脉冲频率F1。因此能够使像素电路10工作于保持阶段时，时钟信号CK保持一定的脉冲频率输出，避免驱动电路21的晶体管长时间保持在同一状态，因漏电流等因素，引起驱动电路21输出信号不稳定的问题。另一方面，也使得在保持阶段的时钟信号CK的时钟脉冲频率较低，节省了功耗。

请继续参看图1至图3，在显示面板的像素电路10的一个数据刷新周期内，还可以将时钟信号CK的时钟脉冲频率为第一频率F1的时间长度设置为T1，将时钟信号CK的时钟脉冲频率为第二频率F2的时间长度设置为T2，其中T1小于T2。

可以理解的是，当像素电路10工作于保持阶段的时间较长时，即表示显示面板在低频状态工作。在显示面板处于低频状态时，需要保证时钟信号CK有一定的脉冲，进而使驱动电路21中的一些晶体管能够保持正常运作，避免长时间产生漏电流，而致使驱动电路21输出信号不稳定的问题，同时需要时钟信号CK的频率较低，从而降低功耗。

因此，可以使得时钟信号CK保持在第二频率F2持续较长的时间，而时钟信号CK保持第一频率F1在数据写入阶段是必须的，但在像素电路10工作于保持阶段时，时钟信号CK并不一定要保持在第一频率F1，因此，可以设置时钟信号CK保持在第二频率F2的时间长度T2大于时钟信号CK保持在第一频率F1的时间长度T1，能够使得第一频率F1的时间长度T1不是太长，帮助起到降低显示面板功耗的作用。

基于前述分析可知，在像素电路10工作于保持阶段时，时钟信号CK无需保持较高的时钟信号频率，反而在时钟信号CK处于相对较低的时钟信号频率下，保持脉冲跳变，可以起到较好的降低功耗和稳定驱动电路21输出信号的作用。

但是，时钟信号CK正常工作时，即类似像素电路10工作于数据写入阶段，时钟信号CK的时钟信号频率为第一频率F1时，其时钟信号频率(即第一频率F1)为非常高的频率，如果让该第一频率F1突变，降低到较低的频率，则会导致驱动电路21中的晶体管的状态不稳定。

为此，请一并参看图1、图2以及图4，本申请中还可以通过设置过渡阶段，解决时钟信号频率突变可能导致驱动电路21中的晶体管的状态不稳定的问题。具体来说，可以是在上述第一频率F1大于第二频率F2，且第二频率F2大于0的基础上，在像素电路10工作于保持阶段的N个阶段中还包括至少一个阶段，在该阶段中，时钟信号CK的时钟脉冲频率为第三频率F3，F2＞F3≥0。

过渡阶段的实现过程可以是，先使得时钟信号CK从高时钟脉冲频率(即第一频率F1)降低到中等时钟脉冲频率(即第二频率F2)，保持一段时间后，再从中等时钟脉冲频率(即第二频率F2)降低到较低时钟脉冲频率(即第三频率F3)，从而使得时钟信号频率平稳过渡，驱动电路21的晶体管的状态也可以平缓过渡，进而避免造成晶体管的不稳定的问题。

在一可选示例中，请继续参看图1、图2以及图4，可以是像素电路10工作于保持阶段时，N个阶段中的第i个阶段，时钟信号CK的时钟脉冲频率为第二频率F2，N个阶段中的第j个阶段，时钟信号CK为第三频率F3；其中，1≤i＜j≤N。

可以理解的是，为了防止时钟信号频率突变所可能导致的驱动电路21中晶体管状态不稳定的问题，因此时钟脉冲频率上要保持频率从高到低的平缓过渡，在时钟脉冲频率对应的时序上，也应遵循该规律。即在像素电路10工作于N个阶段时，从第一阶段至第N个阶段，时钟脉冲频率从对应不同阶段占据的阶段数量上，整体呈降低趋势，由此起到提升了像素电路10中晶体管的稳定性的作用。

示例性的，请参看图1、图5和图6，其示出了像素电路10工作于保持阶段时，N个阶段的阶段序号和时钟脉冲频率的可选关系示意图。在图5中，i＝1，j＝N-3，即图6中i＝2，j＝N-3。

请继续参看图1至图4，还可以在像素电路10的一个数据刷新周期内，在将时钟信号CK的时钟脉冲频率设置为至少包括第一频率F1、第二频率F2以及第三频率F3的基础上，将时钟信号CK的时钟脉冲频率为第一频率F1的时间长度T1，设置为T1小于时钟脉冲频率为第二频率F2的时间长度T2。将时钟信号CK的时钟脉冲频率为第二频率F2的时间长度T2，设置为T2小于时钟信号CK的时钟脉冲频率为第三频率F3的时间长度T3。

即在该示例中，是针对单个数据刷新周期中，时钟脉冲频率的时间长度的设置，可以设置第一频率F1的时间长度T1，第二频率F2的时间长度T2，以及第三频率F3的时间长度T3依次增长，既可以保证时钟信号CK的时钟脉冲频率较为平缓地过渡，又可以使得时钟脉冲频率较低的阶段保持的时间较长，从而有利于节省功耗。

在另一可选示例中，可以是在像素电路10的一个数据刷新周期内，将时钟信号CK的时钟脉冲频率为第一频率F1的时间长度T1与时钟脉冲频率为第二频率F2的时间长度T2之差值设置为d1，时钟信号CK的时钟脉冲频率为第二频率F2的时间长度T2与时钟信号CK的时钟脉冲频率为第三频率F3的时间长度T3之差值设置为d2，其中d1小于d2。

用数学关系表达即存在d1＝T2-T1，d2＝T3-T2，d1＜d2。可以理解的是，基于前述分析可知，第一频率F1的设置作用是为了保证像素电路10工作于数据写入阶段的正常工作，第二频率F2的设置作用是为了时钟脉冲频率的平缓过渡，第三频率F3的设置作用则是为了降低显示面板功耗，通过d1小于d2的设置，能够使得各个时钟脉冲频率都能够较好地发挥其各自的功能。

还需要说明的是，在像素电路10工作的一个数据刷新周期内，在将时钟信号CK的时钟脉冲频率设置为至少包括第一频率F1、第二频率F2以及第三频率F3的基础上，还可以当F3＞0时，将像素电路10工作于数据写入阶段时的时钟脉冲频率F1，与像素电路10工作于保持阶段时，N个阶段中的至少一个阶段的时钟脉冲频率为第二频率F2之间的比值设置为d3；还可以将像素电路10工作于保持阶段时，N个阶段中的两个不同阶段时的时钟脉冲频率相比，即第二频率F2第三频率F3之间的比值设置为d4，且存在d3＝F1/F2≤d4＝F2/F3。

可以理解的是，因为像素电路10工作于数据写入阶段时，时钟信号CK的时钟脉冲频率F1非常高，而像素电路10工作于保持阶段时，N个阶段中的至少一个阶段的时钟信号CK的时钟脉冲频率(包括第二频率F2和第三频率F3)相对较低。

因此，若在d3＝F1/F2＝d4＝F2/F3的情况下，可能F1-F2，即像素电路10工作于数据写入阶段时，时钟信号CK的时钟脉冲频率F1，与像素电路10工作于保持阶段时，N个阶段中的至少一个阶段，时钟脉冲频率为第二频率F2之间的差值，会远远大于F2-F3，即远远大于像素电路10工作于保持阶段时，N个阶段中的两个不同阶段的不同时钟脉冲频率的差值。

也即，像素电路10工作于数据写入阶段时，时钟信号CK的时钟脉冲频率F1降到像素电路10工作于保持阶段时，N个阶段中的至少一个阶段，时钟信号CK的时钟脉冲频率为第二频率F2的差值比较大。

因此，本申请中限定d3＝F1/F2≤d4＝F2/F3，可以使得d3＝F1/F2较小，从而使得第一频率F1降到第二频率F2的差值不至于太大，避免第一频率F1降到第二频率F2的差值太大容易导致晶体管的状态不稳定的问题，即如此设置，有利于保证晶体管状态平稳过渡，提升驱动电路21的稳定性。

而在像素电路10工作于保持阶段时，N个阶段中的至少一个阶段，时钟信号CK的时钟脉冲频率为第三频率F3＝0的情况下，此时第三频率没有脉冲变化，因此像素电路10工作于保持阶段时，第三频率对应的时钟信号CK即为恒定电压信号。此时可以设置为驱动电路21中，由时钟信号CK控制的至少一个晶体管，在被恒定电压信号控制下，处于开启状态。

进一步地，为了避免在像素电路10工作于保持阶段时，由时钟信号CK控制的晶体管上积压较多的漏电流，从而引起驱动电路21的输出不稳定的问题。因此，当时钟信号CK为恒定电压信号时，可以将恒定电压信号设置为控制这些晶体管保持开启状态的电压，从而可以保证即使刷新驱动电路21的状态，也能避免局部区域电荷积压导致输出信号不稳定。

请参看图1、图2和图7，其中图7为本申请显示面板中又一实施例中，像素电路10工作于保持阶段时，时钟信号CK的时钟脉冲频率可选变化示意图。在该实施例中，N个阶段包括依序设置的N1个阶段和N2个阶段，N1个阶段包括依序设置的第二频率阶段和第三频率阶段，N2个阶段包括依序设置的第二频率阶段和第三频率阶段。

其中，第二频率阶段，时钟信号CK的时钟脉冲频率为第二频率F2，第三频率阶段，时钟信号CK的时钟脉冲频率为第三频率F3。

如此设置，能够使像素电路10工作于保持阶段的N个阶段时，时钟信号CK的时钟脉冲频率先从第一频率F1降到第二频率F2，再降低到第三频率F3，保持第三频率F3一段时间后，再升到第二频率F2，再降到第三频率F3。

由此能够避免长时间保持在低频率(即第三频率F3)时，时钟信号CK的频率过低，导致晶体管长时间产生的漏电流较大，从而使得驱动电路21的输出信号发生偏移，导致像素电路10中的晶体管的关态漏电流增大，从而造成显示面板的显示不均或者灰阶变化时的闪烁问题。

在此基础上，请一并参看图1、图2和图8，可以在N1个阶段与N2个阶段之间还可以包括第一频率阶段。第一频率阶段时，时钟信号CK的时钟脉冲频率为第一频率F1。

可以理解的是，第一频率F1是非常高的频率，如此设置，能够使第三频率F3再向高频切换时，或者，也可以是第三频率F3切换到第一频率F1再降下来时，通过第一频率F1来拉动晶体管的变化，能够较好地避免晶体管上的漏电流积压。

请继续参看图1和图2，在本申请又一可选示例中，像素电路10的数据刷新频率包括第一数据刷新频率F11和第二数据刷新频率F22，其中F11＞F22。

其中，当像素电路10工作于第一数据刷新频率F11时，保持阶段包括X1个第二频率阶段和Y1个第三频率阶段，像素电路10工作于第二数据刷新频率F22时，保持阶段包括X2个第二频率阶段和Y2个第三频率阶段；其中，X1＜X2，和/或，Y1＜Y2；

第二频率阶段，时钟信号CK的时钟脉冲频率为第二频率F2，第三频率电压阶段，时钟信号CK的时钟脉冲频率为第三频率F3。

需要说明的是，第一数据刷新频率F11是较低频，比如10HZ，第二数据刷新频率F22是低频，比如1HZ。第二数据刷新频率F22相比第一数据刷新频率F11时，像素电路10工作的保持阶段的时间更长，在此时驱动电路21的输出信号不稳定的问题更加严重。

因此，通过在第二数据刷新频率F22时，设置更多的第二频率阶段或者第三频率阶段，使得第二数据刷新频率F22时，时钟信号CK上的频率变化更加频繁一些，从而避免保持时间过长而导致的驱动电路21输出信号不稳定的问题。

请继续参看图1、图2，在本申请显示面板的又一可选示例中，像素电路10的数据刷新频率包括第一数据刷新频率F11和第二数据刷新频率F22，F11＞F22。

像素电路10工作于第一数据刷新频率F11时，在一个保持阶段内，时钟信号CK的时钟脉冲频率为第二频率F2的时间长度为L1；像素电路10工作于第二数据刷新频率F22时，在一个保持阶段内，时钟信号CK的时钟脉冲频率为第二频率F2的时间长度为L2；其中，L1＜L2。

可以理解的是，在像素电路10工作于第二数据刷新频率F22时，相比时钟信号CK，保持相对高频的第二数据刷新频率F22的时间更长，能够避免时钟信号CK长时间保持较低频F33时导致的驱动电路21输出信号不稳定的问题。

此外，还可以在像素电路10工作于第一数据刷新频率F11时，在一个保持阶段内，时钟信号CK的时钟脉冲频率为第三频率F3的时间长度为L3；像素电路10工作于第二数据刷新频率F22时，在一个保持阶段内，时钟信号CK的时钟脉冲频率为第三频率F3的时间长度为L4；其中，∣L1-L3∣＞∣L2-L4∣。

可以理解的是，如前所述，在一个保持阶段内，时钟信号CK的时钟脉冲频率保持为第三频率F3的时间更长，那么，在第二数据刷新频率F22更低频时，第二频率F2的时间也应该更长。从而可以使得低频时，第二频率F2占用的时间更长，相对地，第三频率F3占用的时间可以短一些，因此可以设置∣L1-L3∣＞∣L2-L4∣。

在一可选示例中，请继续参看图1和图2，具体可以是由像素电路10中包括的第一晶体管T1的源极或者漏极连接于驱动晶体管T0的栅极；其中，

驱动电路21可以用于为第一晶体管T1提供控制信号。

通过驱动电路21连接驱动晶体管T0的栅极，向像素电路10提供控制信号，能够保证驱动晶体管T0的栅极电位稳定。

在另一可选示例中，请继续参看图1、图2和图9，像素电路10可以包括第一晶体管T1和第二晶体管T2，第一晶体管T1的源极或者漏极连接于驱动晶体管T0的栅极，第二晶体管T2的源极或者漏极连接于驱动晶体管T0的源极或者漏极。

驱动电路21可以包括第一驱动电路211和第二驱动电路212，第一驱动电路211用于为第一晶体管T1提供控制信号(即第一扫描信号S1)，第二驱动电路212用于为第二晶体管T2提供控制信号(即第二扫描信号S2)。

时钟信号线也可以包括第一时钟信号线，第一时钟信号线为第一驱动电路211提供第一时钟信号CK1，第二时钟信号线为第二驱动电路212提供第二时钟信号CK2；其中，像素电路10工作于保持阶段时，第一时钟信号CK1的时钟脉冲频率为第二频率F2的时间长度大于第二时钟信号CK2的时钟脉冲频率为第二频率F2的时间长度。

需要说明的是，上述驱动晶体管T0的栅极用于写入数据信号Vdata，而数据信号Vdata是生成驱动电流的至关重要的因素，因此，驱动晶体管T0的栅极电位是否稳定，是影响发光元件20的发光亮度的重要因素。

为了充分保证驱动晶体管T0的栅极电位稳定，设定第一时钟信号CK1为较高的第二频率F2时的时间长度更长，从而可以避免第一时钟信号CK1在低频的第三频率F3的时间太长，而导致的驱动晶体管T0的输出信号发生变化，进而导致第一晶体管T1在关闭状态时未关闭完全，使漏电流较大影响驱动晶体管T0栅极电位的问题。

而第二晶体管T2不写入信号至驱动晶体管T0的栅极，甚至在一些情况下，像素电路10工作于保持阶段时，第二晶体管T2还会开启，即第二驱动电路212的输出信号会发生跳变，其保持输出同一信号的时间相对而言不会过长。

在此基础上，还可以在像素电路10工作于保持阶段时，第一时钟信号CK1的时钟脉冲频率为第三频率F3的时间长度设置为小于第二时钟信号CK2的时钟脉冲频率为第三频率F3的时间长度。如此设置，能够使第一时钟信号CK1在第三频率F3的时间长度相对较小，以保证第一晶体管T1的关态完全关闭。

上文中结合图1至图9，详细描述了本发明实施例的显示面板。在此基础上，本申请实施例还保护一种显示装置，参见图10，图10为该显示装置的可选示意图，此外显示装置还可以可以是可穿戴设备、相机、手机、平板电脑、显示屏、电视机以及车载显示终端中的至少一项。该显示装置包括上述实施例所提供的显示面板，因此显示装置具有上述显示面板的全部有益效果。

另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

应理解，在本发明实施例中，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种显示面板，其特征在于，包括：

驱动电路和像素电路，所述驱动电路用于为所述像素电路提供控制信号；

时钟信号线，用于为所述驱动电路提供时钟信号；

所述像素电路的一个数据刷新周期包括数据写入阶段和保持阶段，所述保持阶段包括依序设置的N个阶段，N≥1；其中，

所述像素电路工作于所述数据写入阶段时，所述时钟信号的时钟脉冲频率为第一频率F1；

所述像素电路工作于所述保持阶段时，在所述N个阶段中的至少一个阶段，所述时钟信号的时钟脉冲频率为第二频率F2，所述N个阶段还包括至少一个阶段，所述时钟信号的时钟脉冲频率为第三频率F3；其中，

F1＞F2＞F3≥0。

2.根据权利要求1所述的显示面板，其特征在于，

所述像素电路工作于所述保持阶段时，所述N个阶段中的第i个阶段，所述时钟信号的时钟脉冲频率为所述第二频率F2，所述N个阶段中的第j个阶段，所述时钟信号的时钟脉冲频率为所述第三频率F3，其中，1≤i≤N，1≤j≤N。

3.根据权利要求2所述的显示面板，其特征在于，

1≤i＜j≤N。

4.根据权利要求1所述的显示面板，其特征在于，

在一个所述数据刷新周期内，所述时钟信号的时钟脉冲频率为第一频率F1的时间长度小于所述时钟信号的时钟脉冲频率为第二频率F2的时间长度。

5.根据权利要求1所述的显示面板，其特征在于，

在一个所述数据刷新周期内，所述时钟信号的时钟脉冲频率为第二频率F2的时间长度小于所述时钟信号的时钟脉冲频率为第三频率F3的时间长度。

6.根据权利要求1所述的显示面板，其特征在于，

在一个所述数据刷新周期内，所述时钟信号的时钟脉冲频率为第一频率F1的时间长度与所述时钟信号的时钟脉冲频率为第二频率F2的时间长度之差值小于所述时钟信号的时钟脉冲频率为第二频率F2的时间长度与所述时钟信号的时钟脉冲频率为第三频率F3的时间长度之差值。

7.根据权利要求1所述的显示面板，其特征在于，

F3＞0时，F1/F2≤F2/F3。

8.根据权利要求1所述的显示面板，其特征在于，

F3＝0时，所述时钟信号为恒定电压信号。

9.根据权利要求8所述的显示面板，其特征在于，

所述驱动电路中包括由所述时钟信号控制的至少一个晶体管，所述恒定电压信号控制所述至少一个晶体管处于开启状态。

10.根据权利要求1所述的显示面板，其特征在于，

所述N个阶段包括依序设置的N1个阶段和N2个阶段，所述N1个阶段包括依序设置的第二频率阶段和第三频率阶段，所述N2个阶段包括依序设置的第二频率阶段和第三频率阶段；

所述第二频率阶段，所述时钟信号的时钟脉冲频率为所述第二频率F2，所述第三频率阶段，所述时钟信号的时钟脉冲频率为所述第三频率F3。

11.根据权利要求10所述的显示面板，其特征在于，

所述N1个阶段与所述N2个阶段之间还包括第一频率阶段，所述第一频率阶段，所述时钟信号的时钟脉冲频率为所述第一频率F1。

12.根据权利要求1所述的显示面板，其特征在于，

所述像素电路的数据刷新频率包括第一数据刷新频率F11和第二数据刷新频率F22，F11＞F22；

所述像素电路工作于所述第一数据刷新频率F11时，在一个所述保持阶段内，所述时钟信号的时钟脉冲频率为所述第二频率F2的时间长度为L1；所述像素电路工作于所述第二数据刷新频率F22时，在一个所述保持阶段内，所述时钟信号的时钟脉冲频率为所述第二频率F2的时间长度为L2；

所述像素电路工作于所述第一数据刷新频率F11时，在一个所述保持阶段内，所述时钟信号的时钟脉冲频率为所述第三频率F3的时间长度为L3；所述像素电路工作于所述第二数据刷新频率F22时，在一个所述保持阶段内，所述时钟信号的时钟脉冲频率为所述第三频率F3的时间长度为L4；其中，

∣L1-L3∣＞∣L2-L4∣。

13.根据权利要求1所述的显示面板，其特征在于，

所述像素电路的数据刷新频率包括第一数据刷新频率F11和第二数据刷新频率F22，F11＞F22；

所述像素电路工作于所述第一数据刷新频率F11时，所述保持阶段包括X1个第二频率阶段和Y1个第三频率阶段，所述像素电路工作于所述第二数据刷新频率F22时，所述保持阶段包括X2个第二频率阶段和Y2个第三频率阶段；其中，

X1＜X2，和/或，Y1＜Y2；

所述第二频率阶段，所述时钟信号的时钟脉冲频率为所述第二频率F2，所述第三频率阶段，所述时钟信号的时钟脉冲频率为所述第三频率F3。

14.根据权利要求1所述的显示面板，其特征在于，

所述像素电路包括驱动晶体管和第一晶体管，所述第一晶体管的源极或者漏极连接于所述驱动晶体管的栅极；其中，

所述驱动电路用于为所述第一晶体管提供控制信号。

15.根据权利要求1所述的显示面板，其特征在于，

所述像素电路包括驱动晶体管和第一晶体管、第二晶体管，所述第一晶体管的源极或者漏极连接于所述驱动晶体管的栅极，所述第二晶体管的源极或者漏极连接于所述驱动晶体管的源极或者漏极；

所述驱动电路包括第一驱动电路和第二驱动电路，所述第一驱动电路用于为所述第一晶体管提供控制信号，所述第二驱动电路用于为所述第二晶体管提供控制信号；

所述时钟信号线包括第一时钟信号线和第二时钟信号线，所述第一时钟信号线为所述第一驱动电路提供第一时钟信号，所述第二时钟信号线为所述第二驱动电路提供第二时钟信号；其中，

所述像素电路工作于所述保持阶段时，所述第一时钟信号的时钟脉冲频率为第二频率F2的时间长度大于所述第二时钟信号的时钟脉冲频率为第二频率F2的时间长度。

16.根据权利要求15所述的显示面板，其特征在于，

所述像素电路工作于所述保持阶段时，所述第一时钟信号的时钟脉冲频率为第三频率F3的时间长度小于所述第二时钟信号的时钟脉冲频率为第三频率F3的时间长度。

17.一种显示装置，其特征在于，包括权利要求1-16任意一项所述的显示面板。

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