CN113169187A - 形成用于三维存储器器件的无接缝漏极选择层级电极的方法以及通过该方法形成的结构 - Google Patents

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Abstract

延伸穿过绝缘层和字线层级导电层的交替堆叠的存储器柱结构形成在衬底上方。这些存储器柱结构中的每个存储器柱结构包括竖直半导体沟道和存储器膜。这些存储器柱结构中的每个存储器柱结构突出在位于该交替堆叠上方的绝缘帽盖层上方，以提供在成对的横向相邻的这些存储器柱结构之间横向延伸的柱间间隙区。具有物理暴露的金属成核表面的金属成核材料形成在该柱间间隙区的底部处，而不覆盖这些存储器柱结构的侧壁的上部部分。可以使金属从该物理暴露的金属成核表面向上选择性地生长，同时抑制该金属从这些存储器柱结构周围的物理暴露的竖直表面生长。可以提供不具有接缝的金属层，该金属层可用于漏极选择层级导电层。

Description

形成用于三维存储器器件的无接缝漏极选择层级电极的方法 以及通过该方法形成的结构
相关申请
本申请要求提交于2019年4月10日的美国非临时专利申请序列号16/380,362的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及形成用于三维存储器器件的无接缝漏极选择层级电极的方法以及通过该方法形成的结构。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的实施方案，提供了一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成延伸穿过绝缘层和字线层级导电层的交替堆叠的存储器柱结构，其中所述存储器柱结构中的每个存储器柱结构包括竖直半导体沟道和与所述竖直半导体沟道接触的存储器膜，并且其中所述存储器柱结构中的每个存储器柱结构突出在位于所述交替堆叠上方的绝缘帽盖层上方，以提供在成对的横向相邻的所述存储器柱结构之间横向延伸的柱间间隙区；在所述柱间间隙区的底部处提供具有物理暴露的金属成核表面的金属成核材料，而不用所述金属成核材料覆盖所述存储器柱结构的侧壁的上部部分；以及使金属从所述物理暴露的金属成核表面向上选择性地生长，同时抑制所述金属从所述存储器柱结构周围的物理暴露的竖直表面生长。
根据本公开的另一实施方案，提供了一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成延伸穿过绝缘层和字线层级导电层的交替堆叠的存储器柱结构，其中所述存储器柱结构中的每个存储器柱结构包括竖直半导体沟道和与所述竖直半导体沟道接触的存储器膜，并且其中所述存储器柱结构中的每个存储器柱结构突出在位于所述交替堆叠上方的绝缘帽盖层上方，以提供在成对的横向相邻的所述存储器柱结构之间横向延伸的柱间间隙区；将金属保形地沉积在所述柱间间隙区的底表面和侧壁上方以及所述存储器柱结构的顶表面上方；以及通过在低于所述金属的熔融温度的升高的温度下诱导所述金属的热迁移来形成漏极选择层级导电层，其中所述金属被从所述存储器柱结构的所述顶表面上方移除，并且所述金属的热迁移部分填充所述柱间间隙区的底部部分以提供漏极选择层级导电层。
根据本公开的又一个实施方案，提供了一种三维存储器器件，所述三维存储器器件包括：绝缘层和字线层级导电层的交替堆叠，所述交替堆叠位于衬底上方；漏极选择层级导电层，所述漏极选择层级导电层覆盖在所述交替堆叠上面；以及存储器柱结构，所述存储器柱结构延伸穿过所述交替堆叠和所述漏极选择层级导电层并且包括竖直半导体沟道和存储器膜，所述存储器膜被构造成在所述字线层级导电层的每个层级处存储电荷，其中所述漏极选择层级导电层包括金属层，所述金属层不含空隙，不含任何竖直延伸的接缝，并且在其整个体积内由固相金属组成。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5H是根据本公开的实施方案的在形成存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成开口填充结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7是根据本公开的实施方案的在形成绝缘帽盖层、蚀刻停止材料层和漏极选择层级牺牲材料层之后的示例性结构的示意性竖直剖面图。
图8A是根据本公开的实施方案的在形成漏极选择层级隔离结构之后的示例性结构的示意性竖直剖面图。
图8B是图8A的示例性结构的俯视图。铰接竖直平面A-A’是图8A的示意性竖直剖面图的平面。
图9A是根据本公开的实施方案的在形成漏极选择层级开口之后的示例性结构的示意性竖直剖面图。
图9B是图9A的示例性结构的俯视图。铰接竖直平面A-A’是图9A的示意性竖直剖面图的平面。
图10A至图10J是根据本公开实施方案的在形成漏极选择层级柱结构期间包括一对漏极选择层级开口的区的顺序竖直剖面图。
图11A是根据本公开的实施方案的在使漏极选择层级牺牲材料层凹陷并形成牺牲覆盖材料层和背侧沟槽之后的示例性结构的竖直剖面图。
图11B是图11A的示例性结构的俯视图。铰接竖直平面A-A’是图11A的示意性竖直剖面图的平面。
图12是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图13A至图13D是根据本公开的实施方案的在背侧凹陷部中形成导电层期间示例性结构的区的顺序竖直剖面图。
图14是图13D的处理步骤中的示例性结构的示意性竖直剖面图。
图15是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图16A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图16B是图16A的示例性结构的区的放大视图。
图17是根据本公开的实施方案的在移除牺牲覆盖材料层和漏极选择层级牺牲材料层并形成柱间间隙区之后的示例性结构的示意性竖直剖面图。
图18A至图18E是根据本公开的实施方案的在形成处于第一构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图19A至图19C是根据本公开的实施方案的在形成处于第二构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图20A至图20D是根据本公开的实施方案的在形成处于第三构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图21A至图21C是根据本公开的实施方案的在形成处于第四构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图22A至图22B是根据本公开的实施方案的在形成处于第五构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图23A至图23C是根据本公开的实施方案的在形成处于第六构型的漏极选择层级导电层期间的示例性结构的区的顺序放大视图。
图24A是根据本公开的实施方案的在形成接触层级介电层之后的示例性结构的竖直剖面图。
图24B是图24A的示例性结构的区的放大视图。
图25A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图25B是图25A的示例性结构的俯视图。
示意性地示出了可在图25A的示例性结构上方形成的互连通孔结构和位线。竖直平面A-A’是图25A的示意性竖直剖面图的平面。
具体实施方式
漏极选择层级电极可用于选择性地激活存储器堆叠结构的子集，而不激活存储器堆叠结构的相邻子集。可以通过在围绕存储器堆叠结构的突出上部部分的凹陷区域中沉积金属材料来形成漏极选择层级电极。在回蚀工艺期间的沉积的金属材料中的接缝可导致过度移除金属材料，从而产生电开口或高电阻率区并且/或者由于捕获的杂质而引起可靠性问题。因此，期望一种用于形成漏极选择层级电极同时防止在沉积的金属材料中形成接缝的方法。
如上所述，本公开涉及包括直接接触字线层级半导体沟道部分的漏极选择层级半导体沟道部分的三维存储器器件及其制造方法，其各种实施方案在下文中有所描述。多层级自对准漏极选择层级隔离结构可以提供紧凑的器件布局并减小芯片尺寸，而不需要为漏极选择层级隔离结构分配额外的专用区，并且提供更简单的自对准制造工艺。两个沟道部分之间的直接接触减小了接触电阻并且增加了用于竖直场效应晶体管的电池电流。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器层级和竖直地堆叠存储器层级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器层级移除该衬底，但由于存储器层级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种实施方案的三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。
一般来讲，半导体管芯或半导体封装可包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上都可发生相同的并发操作。每个平面包含多个块，这些块是可以通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参见图1，示出了根据本公开的实施方案的示例性结构，该示例性结构可用于例如制造包含竖直NAND存储器器件的器件结构。示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和可选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可以形成在衬底半导体层9的一部分上。至少一个半导体器件可包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫来在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可包括场效应晶体管的源极区和源极区。可以可选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。用于外围电路的该至少一个半导体器件700可以包含随后将形成的存储器器件的驱动器电路，该存储器器件可包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件700上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
可选的半导体材料层10(如果存在的话)可在形成至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。
沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可例如通过化学机械平面化(CMP)移除沉积的半导体材料的位于平面化介电层770的顶表面上方的部分。在此类实施方案中，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区域(即区)在本文中被称为外围器件区域200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成字线层级导电层的阶梯式平台的接触区300可设置在存储器阵列区100与外围器件区域200之间。
参见图2，可以在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层42。在此类实施方案中，堆叠可包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可为至少一种绝缘材料。因此，每个绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可为氧化硅。
牺牲材料层42的第二材料为可以是可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可以使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。
可以形成牺牲材料层42的第二材料，例如，通过CVD或原子层沉积(ALD)形成。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可以使用更小和更大的厚度。成对的绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可以使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然使用其中间隔物材料层是随后用字线层级导电层替换的牺牲材料层42的示例性实施方案描述了本公开的实施方案，但是在其他实施方案中，牺牲材料层形成为导电层，这些导电层包括在字线层级(即字线的层级)处形成的字线层级导电层。在此类实施方案中，可以省略用导电层替换间隔物材料层的步骤。
参见图3，可以在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。阶梯式腔体可以形成在通过形成这些阶梯式表面而从其中移除交替堆叠(32,42)的部分的体积内。“阶梯式腔体”是指具有阶梯式表面的腔体。
可以在接触区300中形成平台区，该接触区可以位于存储器阵列区100与外围器件区域200之间，该外围器件区域包含用于外围电路的至少一个半导体器件。阶梯式腔体可以具有各种阶梯式表面，使得阶梯式腔体的水平剖面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可以通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体的深度竖直地增加了一个或多个层级，该第二类型的蚀刻工艺横向扩展在随后的第一类型的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层42的高度。在一个实施方案中，每个竖直阶梯可以具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可以沿第一水平方向hd1形成多“列”楼梯，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可为至少该多对层的数量。每列楼梯可以彼此竖直偏移，使得牺牲材料层42中的每个牺牲材料层在相应列的楼梯中具有物理暴露的顶表面。在示例性示例中，可以针对随后将形成的存储器堆叠结构的每个块形成两列楼梯，使得一列楼梯为(如从底部开始计数的)奇数编号的牺牲材料层42提供物理暴露的顶表面，并且另一列楼梯为(如从底部开始计数的)偶数编号的牺牲材料层提供物理暴露的顶表面。也可以使用与牺牲材料层42的物理暴露的表面存在相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42可以至少沿一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬伸部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从最顶部绝缘层32的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参见图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在最顶部绝缘层32和后向阶梯式介电材料部分65上，并且可以被光刻图案化以在其中形成开口。开口可包括形成在存储器阵列区域100上方的第一组开口和形成在接触区300上方的第二组开口。可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过最顶部绝缘层32或后向阶梯式介电材料部分65并且穿过交替堆叠(32,42)转移光刻材料堆叠中的图案。可对图案化的光刻材料堆叠中开口下面的交替堆叠(32,42)的部分进行蚀刻，以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49可以穿过存储器阵列区域100中的交替堆叠(32,42)的整体形成。支撑开口19可以穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区300中阶梯式表面下方的部分形成。
存储器开口49可以延伸穿过交替堆叠(32,42)的整体。支撑开口19可以延伸穿过交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学物质可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，该衬底可为半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49可以延伸穿过交替堆叠(32,42)，并且可选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且可选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。可选地，牺牲材料层42可例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参见图5B，可选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，可以在包括牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在此类实施方中，通过用相应导电材料层(参见例如下方图13D至图17、图24A、图25A的导电材料层46)替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可以随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的源极区之间延伸的部分。存储器腔体49’可以存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可以具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，该衬底半导体层可以具有第一导电类型的掺杂。
参见图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和可选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(AI2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的氮掺杂化合物、它们的合金以及它们的堆叠。可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或它们的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可包括氧化硅。在此类实施方案中，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或它们的组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后将形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可以形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为笔直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
在另一个实施方案中，牺牲材料层42可以相对于绝缘层32的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的示例性实施方案描述了本公开的各种实施方案，但在其他实施方案中用竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换电荷存储层54。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌以及它们的合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子诸如金属纳米粒子，该导电纳米粒子可以是例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术来形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝或氧化铪)、介电金属氮氧化物、介电金属硅酸盐、它们的合金和/或它们的组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
可选的第一半导体沟道层601可包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601可包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49’形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参见图5D，可以使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻可选的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的位于最顶部绝缘层32的顶表面上方的部分。另外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可以是其中与牺牲材料层42相邻的每个部分构成电荷存储区的电荷存储层。
基座沟道部分11的表面(或在不使用基座沟道部分11的实施方案中的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。可选地，在每个存储器腔体49’的底部处的物理暴露的半导体表面可竖直地凹陷，使得在存储器腔体49’下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的实施方案中的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56可以位于电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，该存储器膜包括多个电荷存储区(例如，电荷存储层54)，该多个电荷存储区通过阻挡介电层52和隧穿介电层56与周围材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参见图5E，第二半导体沟道层602可以直接沉积在基座沟道部分11的半导体表面上，或者在基座沟道部分11被省略的实施方案中直接沉积在半导体材料层10上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602可包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602可包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第二半导体沟道层602。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参见图5F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602填充的实施方案中，可以将字线层级介电芯层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。字线层级介电芯层62L包括介电材料，诸如氧化硅或有机硅酸盐玻璃。可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积或者通过自平面化沉积工艺(诸如旋涂)沉积字线层级介电芯层62L。
参见图5G，可例如通过从最顶部绝缘层32的顶表面上方进行凹陷蚀刻来移除字线层级介电芯层62L的水平部分。字线层级介电芯层62L的每个剩余部分构成字线层级介电芯62。此外，可以通过可以使用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除位于最顶部绝缘层32的顶表面上方的第二半导体沟道层602的水平部分。第二半导体沟道层602的每个剩余部分可以整体位于存储器开口49内或者整体位于支撑开口19内。
每对邻接的第一半导体沟道层601和第二半导体沟道层602可共同形成字线层级半导体沟道部分160，当包括字线层级半导体沟道部分160的竖直NAND器件接通时，电流可流过该字线层级半导体沟道部分。隧穿介电层56可以由电荷存储层54围绕，并且可以横向围绕字线层级半导体沟道部分160的一部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参见图5H，每个字线层级介电芯62的顶表面可例如通过凹陷蚀刻被进一步凹陷在每个存储器开口内到位于最顶部绝缘层32的顶表面与最顶部绝缘层32的底表面之间的深度。牺牲介电材料层可以沉积在覆盖在字线层级介电芯62上面的凹陷部中。牺牲介电材料层可包括与字线层级介电芯62的介电材料不同的介电材料。在一个实施方案中，牺牲介电材料层可包括氮化硅。可以通过平面化工艺移除牺牲介电材料层的覆盖在存储器膜50的水平部分上面的水平部分。例如，可以执行凹陷蚀刻来移除牺牲介电材料层的水平部分。牺牲介电材料层的每个剩余部分可以构成牺牲介电材料部分67。每个牺牲介电材料部分67可以具有基本上圆柱形的形状。牺牲介电材料部分67的圆柱形侧壁与字线层级半导体沟道部分160之间的界面可以和字线层级介电芯62与字线层级半导体沟道部分160之间的界面竖直重合。
存储器开口49内的基座沟道部分11(如果存在的话)、存储器膜50、字线层级半导体沟道部分160、字线层级介电芯62和牺牲介电材料部分67的每个组合构成存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、字线层级半导体沟道部分160、字线层级介电芯62和牺牲介电材料部分67的每种组合填充相应的支撑开口19并且构成支撑柱结构20。
参见图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
参见图7，绝缘帽盖层70、蚀刻停止材料层170和漏极选择层级牺牲材料层242可以顺序地沉积在最顶部绝缘层32上方。绝缘帽盖层70可包括基于氧化硅的介电材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。在一个实施方案中，绝缘帽盖层70可包括在稀释氢氟酸中具有比绝缘层32的介电材料更大的蚀刻速率的介电材料。
例如，绝缘帽盖层70可包括硼硅酸盐玻璃。绝缘帽盖层70的厚度可以在30nm至200nm的范围内，但是也可以使用更小和更大的厚度。
蚀刻停止材料层170可包括对于用于氧化硅的各向异性蚀刻化学物质是选择性的介电材料。例如，蚀刻停止材料层170可包括介电金属氧化物材料，诸如氧化铝。蚀刻停止材料层170的厚度可以在5nm至30nm的范围内，但是也可以使用更小和更大的厚度。
漏极选择层级牺牲材料层242可包括牺牲材料层，该牺牲材料层可对于蚀刻停止材料层的材料被选择性地移除。漏极选择层级牺牲材料层242可包括介电材料(诸如氮化硅)、半导体材料(诸如非晶硅)或聚合物材料。
在一个实施方案中，漏极选择层级牺牲材料层242可包括与牺牲材料层42相同的介电材料。例如，漏极选择层级牺牲材料层242和牺牲材料层42可包括氧化硅。漏极选择层级牺牲材料层242的厚度可以在30nm至400nm的范围内诸如在60nm至200nm的范围内，但是也可以使用更小和更大的厚度。一组绝缘帽盖层70、蚀刻停止材料层170和漏极选择层级牺牲材料层242在本文中被称为漏极选择层级层(70,170,242)。
参见图8A和图8B，介电隔离层232和漏极选择层级隔离结构272可以穿过漏极选择层级牺牲材料层242并且可选地穿过蚀刻停止材料层170形成。介电隔离层232可以形成在接触区300和外围器件区域200内作为连续材料层。漏极选择层级隔离结构272可以沿第一水平方向hd1横向延伸。包括线形开口的图案化光致抗蚀剂层可以形成在漏极选择层级牺牲材料层242上方。可以从接触区300和外围器件区域200中移除漏极选择层级牺牲材料层242，以物理地暴露蚀刻停止材料层170的顶表面或绝缘帽盖层70的顶表面。可以使用各向异性蚀刻工艺至少穿过漏极选择层级牺牲材料层242来形成线沟槽。在一个实施方案中，蚀刻停止材料层170可以在形成竖直延伸穿过漏极选择层级牺牲材料层242的剩余部分的线沟槽期间用作蚀刻停止层。随后可例如通过灰化移除图案化光致抗蚀剂层。可以在线沟槽中沉积介电材料诸如氧化硅，并且可以从漏极选择层级牺牲材料层242上方移除介电材料的多余部分，以形成漏极选择层级隔离结构272和介电隔离层232。
每个漏极选择层级隔离结构272可以具有沿垂直于第一水平方向hd1的竖直平面的均一竖直剖面轮廓，该均一竖直剖面轮廓在沿第一水平方向hd1的平移期间不变。多行存储器开口填充结构58可以位于一对相邻的漏极选择层级隔离结构272之间的每个区下面。每行存储器开口填充结构58可以沿第一水平方向hd1横向延伸，并且可以沿第二水平方向彼此横向间隔开。在一个实施方案中，每个漏极选择层级隔离结构272可以与位于两行相邻的存储器开口填充结构58内的存储器开口填充结构58的外围部分具有区重叠。
参见图9A、图9B和图10A，漏极选择层级开口149可以至少穿过漏极选择层级层(70,170,242)的上部部分形成。例如，光致抗蚀剂层(未示出)可以被施加在漏极选择层级牺牲材料层242和漏极选择层级隔离结构272上方，并且可以被光刻图案化以形成具有与存储器开口49相同的图案的开口。光致抗蚀剂层中的开口的尺寸可以等于、大于或小于下面的存储器开口填充结构58的尺寸。可以执行各向异性蚀刻工艺以穿过漏极选择层级牺牲材料层242转移光致抗蚀剂层的图案。在一个实施方案中，蚀刻停止材料层170可以在进行各向异性蚀刻工艺期间用作蚀刻停止结构。在此类实施方案中，每个漏极选择层级开口149的底表面可包括蚀刻停止材料层170的表面部分。复制光致抗蚀剂层中的开口的图案的漏极选择层级开口149可以穿过漏极选择层级牺牲材料层242形成。每个漏极选择层级开口149与存储器开口填充结构58中的下面的存储器开口填充结构具有区重叠。随后可例如通过灰化移除光致抗蚀剂层。
每个漏极选择层级隔离结构272的沿第一水平方向hd1横向延伸的纵向边缘可以被沿第一水平方向hd1横向延伸的一对行的漏极选择层级开口149穿孔。每个漏极选择层级隔离结构272可包括一对纵向侧壁，使得每个纵向侧壁包括平面竖直侧壁区段和凹形竖直侧壁区段的横向交替序列。可以在每对相邻的漏极选择层级隔离结构272之间设置多行漏极选择层级开口149。例如，可以在一对漏极选择层级开口149之间设置四行漏极选择层级开口149。
横向邻接漏极选择层级隔离结构272的每个漏极选择层级开口149可以穿过漏极选择层级隔离结构272的一部分并且穿过漏极选择层级牺牲材料层242的一部分形成。与漏极选择层级隔离结构272横向间隔开的每个漏极选择层级开口149可以具有包括漏极选择层级牺牲材料层242的圆柱形表面的侧壁。
参见图10B，可以通过保形沉积重掺杂半导体材料(诸如重掺杂非晶硅或重掺杂多晶硅)或金属材料(诸如TiN)以及各向异性时刻工艺在每个漏极选择层级开口149的周边处形成圆柱形栅极电极152，该各向异性蚀刻工艺移除重掺杂半导体材料或金属材料的水平部分。如本文所用，“圆柱形”元件拓扑同胚于环面，并且具有竖直或基本上竖直的内侧壁、竖直或基本上竖直的外侧壁，以及竖直延伸穿过该竖直或基本上竖直的内侧壁的开口。每个圆柱形栅极电极152的顶表面可以从漏极选择层级牺牲材料层242的顶表面竖直地凹陷。每个圆柱形栅极电极152的横向厚度(即，每个圆柱形栅极电极152的内侧壁与外侧壁之间的横向距离)可以在3nm至30nm的范围内诸如在4nm至12nm的范围内，但也可以使用更小和更大的横向厚度。
参见图10C，连续材料层(150L,153L,154L)可以顺序地沉积在漏极选择层级开口149中和漏极选择层级牺牲材料层242上方。连续材料层(150L,153L,154L)可包括栅极介电层150L、覆盖半导体沟道材料层153L和覆盖介电材料层154L。
栅极介电层150L可包括氧化硅层和/或介电金属氧化物层。栅极介电层150L的整体或组件层可以保形地沉积在圆柱形栅极电极152上。另选地或除此之外，如果圆柱形栅极电极152包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，则可以通过圆柱形栅极电极152的表面部分的原位水汽生成氧化来形成栅极介电层150L。
位于漏极选择层级开口149中的相应一个内的栅极介电层150L的每个竖直部分构成栅极电部件。因此，栅极介电层150L包括多个栅极电介质、覆盖在漏极选择层级牺牲材料层42上面的水平顶部部分，以及位于漏极选择层级开口149的底部处的水平底部部分。
覆盖半导体沟道材料层153L可以保形地沉积在栅极介电层150L上方。覆盖半导体沟道材料层153L包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。覆盖半导体沟道材料层153L可以形成为具有第一导电类型的原位掺杂，或者可以随后掺杂有第一导电类型的掺杂剂。
覆盖介电材料层154L可以保形地沉积在覆盖半导体沟道材料层153L上方。在一个实施方案中，覆盖介电材料层154L可包括基于氧化硅的材料，诸如未掺杂硅酸盐玻璃。
参见图10D，图案化膜157可以各向异性地沉积在示例性结构上。可以通过非保形沉积工艺诸如等离子体增强的化学气相沉积来沉积图案化膜157。图案化膜157在每个漏极选择层级开口149的底部处的最大厚度可以小于图案化膜157在漏极选择层级牺牲材料层242的顶表面上方的厚度的80％，诸如50％。图案化膜157在每个漏极选择层级开口149的侧壁上的最大横向厚度可以小于图案化膜157在漏极选择层级牺牲材料层242的顶表面上方的厚度的80％，诸如50％。图案化膜157在每个漏极选择层级开口149的侧壁上的横向厚度可以随着距包括漏极选择层级牺牲材料层242的顶表面的水平平面的深度而减小。例如，图案化膜157可包括可以从应用材料公司(Applied Materials,Inc)商购获得的先进图案化膜(APF)TM。
可以使用各向异性蚀刻工艺使由栅极电介质横向围绕的每个空隙(即，栅极介电层150L的竖直部分)竖直延伸穿过蚀刻停止材料层170和绝缘帽盖层70，以形成漏极选择层级腔体。可以执行各向异性蚀刻工艺以蚀刻穿过图案化膜157、覆盖介电材料层154L、覆盖半导体沟道材料层153L和栅极介电层150L的位于漏极选择层级开口149的底部处的材料部分。各向异性蚀刻工艺可包括：蚀刻穿过图案化膜157的位于漏极选择层级开口149的底部处的部分的第一步骤；对于图案化膜157的材料选择性地蚀刻穿过覆盖介电材料层154L的在漏极选择层级开口149的底部处的部分的第二步骤；对于图案化膜157的材料选择性地蚀刻穿过覆盖半导体沟道材料层153L的部分的第三步骤；对于图案化膜157的材料选择性地蚀刻穿过栅极介电层150L的在漏极选择层级开口149的底部处的材料的第四步骤；对于图案化膜157的材料选择性地蚀刻穿过蚀刻停止材料层170的在漏极选择层级开口149下方的材料的第五步骤；以及对于图案化膜157的材料选择性地蚀刻穿过绝缘帽盖层70的在漏极选择层级开口149下方的材料的第六步骤。
由栅极介电层150L、覆盖半导体沟道材料层153L和覆盖介电材料层154L的层堆叠横向围绕的每个空隙竖直延伸以形成漏极选择层级腔体149’。存储器开口填充结构58物理地暴露在每个漏极选择层级腔体149’的底部处。牺牲介电材料部分67的顶表面物理地暴露在每个漏极选择层级腔体149’下方。每个漏极选择层级腔体149’包括由栅极电介质横向围绕的空隙。在一个实施方案中，根据覆盖介电材料层154L的厚度和覆盖介电材料层154L的侧壁的锥角，可以将覆盖介电材料层154L划分成多个分立部分。图案化膜157可以在各向异性蚀刻工艺期间被消耗，或者可以在各向异性蚀刻工艺之后例如通过灰化移除。
参见图10E，可以执行各向同性蚀刻工艺以使漏极选择层级腔体149’的圆柱形侧壁横向凹陷。覆盖介电材料层154L的剩余部分可以在各向同性蚀刻工艺期间被并行移除。例如，如果绝缘帽盖层70包括基于氧化硅的材料(诸如硼硅酸盐玻璃、磷硅酸盐玻璃或未掺杂硅酸盐玻璃)，则可以执行使用稀释氢氟酸的湿法蚀刻以使漏极选择层级腔体149’的竖直圆柱形侧壁横向凹陷。每个漏极选择层级腔体149’包括横向扩展的环形部分，该横向扩展的环形部分是通过围绕相应的漏极选择层级腔体149’的体积移除绝缘帽盖层70的环形部分而形成的，如图10D的处理步骤所提供的。在一个实施方案中，绝缘帽盖层70的材料的移除可以是对于牺牲介电材料部分67和蚀刻停止材料层170的材料选择性的。覆盖半导体沟道材料层153L的表面可以在移除覆盖介电材料层154L之后被物理地暴露。
参见图10F，牺牲介电材料部分67可以对于字线层级半导体沟道部分160、覆盖半导体沟道材料层153L、绝缘帽盖层70和蚀刻停止材料层170的在漏极选择层级开口下方的材料被选择性地从漏极选择层级腔体149’下方移除。例如，如果牺牲介电材料部分67包括氮化硅，则可以将使用热磷酸的湿法蚀刻工艺用于对于字线层级半导体沟道部分160、覆盖半导体沟道材料层153L、绝缘帽盖层70和蚀刻停止材料层170的材料选择性地移除牺牲介电材料层67。
参见图10G，漏极选择层级半导体沟道层603L可以通过保形沉积工艺诸如低压化学气相沉积(LPCVD)沉积在每个漏极选择层级腔体149’的周边处。漏极选择层级半导体沟道层603L可包括可用于第一半导体沟道层601或第二半导体沟道层602的任何半导体材料。漏极选择层级半导体沟道层603L包括具有第一导电类型的掺杂的半导体材料。漏极选择层级半导体沟道层603L直接沉积在每个字线层级半导体沟道部分160的内侧壁上，并且可以形成在每个字线层级半导体沟道部分160的环形顶表面上。漏极选择层级半导体沟道层603L的厚度可以在3nm至60nm的范围内诸如在6nm至30nm的范围内，但是也可以采用更小和更大的厚度。
参见图10H，漏极选择层级介电芯层可以沉积在漏极选择层级腔体149’的剩余体积中。漏极选择层级介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积或者通过自平面化沉积工艺(诸如旋涂)沉积漏极选择层级介电芯层。漏极选择层级介电芯层的材料可对于漏极选择层级半导体沟道层603L的材料被选择性地凹陷到包括漏极选择层级牺牲材料层242的顶表面的水平平面下方。各向同性蚀刻工艺或各向异性蚀刻工艺可用于使漏极选择层级介电芯层的材料凹陷。漏极选择层级介电芯层的每个剩余部分可以构成漏极选择层级介电芯162。
参见图101，具有第二导电类型的掺杂的重掺杂半导体材料可以沉积在覆盖在漏极选择层级介电芯162上面的凹陷体积中。具有第二导电类型的掺杂的源极区63可以形成在覆盖在每个漏极选择层级介电芯162上面的凹陷区内。可以通过平面化工艺从包括漏极选择层级牺牲材料层242的顶表面的水平平面上方移除沉积的具有第二导电类型的掺杂的掺杂半导体材料、漏极选择层级半导体沟道层603L、覆盖半导体沟道材料层153L和栅极介电层150L的部分。平面化工艺可以使用化学机械平面化(CMP)和/或凹陷蚀刻。漏极选择层级半导体沟道层603L的每个剩余部分构成外部漏极选择层级半导体沟道部分603。覆盖半导体沟道材料层153L的每个剩余部分构成内部漏极选择层级半导体沟道部分153。外部漏极选择层级半导体沟道部分603和内部漏极选择层级半导体沟道部分153的每个组合构成漏极选择层级半导体沟道部分260。栅极介电层150L的每个剩余部分构成栅极电介质150。
圆柱形栅极电极152和栅极电介质150可以形成在每个漏极选择层级开口149内。每个圆柱形栅极电极152可以形成在漏极选择层级开口149的周边处。每个栅极电介质150可以形成在圆柱形栅极电极152的内侧壁上。每个漏极选择层级半导体沟道部分260可以直接形成在字线层级半导体沟道部分160上，并且直接形成在栅极电介质150的内侧壁上。每个漏极选择层级介电芯162可以形成在由漏极选择层级半导体沟道部分260横向围绕的体积内。每个源极区63可以形成在漏极选择层级半导体沟道部分260的上端部部分处。源极区63可以具有与漏极选择层级半导体沟道部分260和字线层级半导体沟道部分160相反的导电类型的掺杂。
通过图10F的处理步骤扩展的存储器开口内的一组所有元件构成漏极选择层级柱结构158。存储器开口填充结构58和漏极选择层级柱结构158的每个竖直堆叠构成存储器柱结构(58,158)。
每个漏极选择层级柱结构158可以覆盖在存储器开口填充结构58上面。每个漏极选择层级柱结构158可包括圆柱形栅极电极152、栅极电介质150和漏极选择层级半导体沟道部分260、漏极选择层级介电芯162和源极区63。因为每个漏极选择层级半导体沟道部分260可以形成在通过移除牺牲介电材料部分67形成的体积中，所以漏极选择层级半导体沟道部分260与字线层级半导体沟道部分160之间的每个竖直界面可以与字线层级半导体沟道部分160与字线层级介电芯62之间的界面竖直重合。
绝缘帽盖层70覆盖交替堆叠(32,42)上面。在存储器开口填充结构58和漏极选择层级柱结构158的每个竖直堆叠内，漏极选择层级半导体沟道部分260与绝缘帽盖层70之间的竖直界面可以与字线层级半导体沟道部分160与字线层级介电芯62之间的竖直界面横向偏移。漏极选择层级半导体沟道部分260的由绝缘帽盖层70横向围绕的部分具有比漏极选择层级半导体沟道层260的由字线层级半导体沟道部分160横向围绕的部分更大的横向范围。
蚀刻停止材料层170覆盖在绝缘帽盖层70上面。漏极选择层级半导体沟道部分260的由蚀刻停止材料层170横向围绕的部分具有比漏极选择层级半导体沟道部分260的由绝缘帽盖层70横向围绕的部分更小的横向范围。对于存储器开口填充结构58和漏极选择层级柱结构158的每个竖直堆叠，栅极电介质150和圆柱形栅极电极152通过绝缘帽盖层70和蚀刻停止材料层170与字线层级半导体沟道部分160竖直间隔开。
蚀刻停止材料层170位于圆柱形栅极电极152下面。漏极选择层级介电芯162的在蚀刻停止材料层170下面(并由绝缘帽盖层70横向围绕)的区具有比漏极选择层级介电芯162的由蚀刻停止材料层170横向围绕的区更大的横向范围。
参见图10J、图11A和图11B，漏极选择层级牺牲材料层242可以通过对于源极区63、漏极选择层级半导体沟道部分260和栅极电介质150的材料选择性地进行的凹陷蚀刻被竖直地凹陷。例如，如果漏极选择层级牺牲材料层242包括氮化硅，则可以通过使用热磷酸的湿法蚀刻工艺使漏极选择层级牺牲材料层242凹陷。可以选择湿法蚀刻工艺的持续时间，使得漏极选择层级牺牲材料层242的凹陷水平表面位于包括圆柱形栅极电极152的最顶表面的水平平面和包括源极区63的底表面的水平平面之间。
牺牲覆盖材料层273可以形成在源极区63上方。牺牲覆盖材料层273包括与漏极选择层级牺牲材料层242的介电材料不同的介电材料。例如，牺牲覆盖材料层273可包括氧化硅。可以通过自平面化工艺诸如旋涂来形成牺牲覆盖材料层273，或者可以在沉积之后例如通过化学机械平面化对其进行平面化。牺牲覆盖材料层273可以在每个源极区63上方具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在牺牲覆盖材料层273上方，并且可以被光刻图案化以在漏极选择层级柱结构158的集群之间的区中形成开口。可以使用各向异性蚀刻穿过牺牲覆盖材料层273、交替堆叠(32,42)和/或后向阶梯式介电材料部分65转移光致抗蚀剂层中的图案以形成背侧沟槽79，该背侧沟槽从牺牲覆盖材料层273的顶表面竖直延伸至少至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。每个背侧沟槽79可以穿过漏极选择层级隔离结构272中的相应一个形成。因此，漏极选择层级牺牲材料层242的每个部分可以被封装在牺牲覆盖材料层273、蚀刻停止介电层170、介电隔离层232、漏极选择层级隔离结构272的相应子集和漏极选择层级柱结构158的相应子集内。因此，漏极选择层级牺牲材料层242的所有表面都被介电材料覆盖，该介电材料在后续的各向同性蚀刻工艺期间保护漏极选择层级牺牲材料层242。
在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开。漏极选择层级柱结构158(和下面的存储器开口填充结构58)可以被布置成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构272可以沿第一水平方向hd1横向延伸。每个背侧沟槽79可以具有沿纵向方向(即，沿第一水平方向hd1)不变的均一宽度。在一个实施方案中，背侧沟槽79可包括源极接触开口，随后可以在该源极接触开口中形成源极接触通孔结构。可例如通过灰化来移除光致抗蚀剂层。
参见图12和图13A，可以使用各向同性蚀刻工艺，将相对于绝缘层32的第一材料、绝缘帽盖层70、蚀刻停止材料层170和牺牲覆盖材料层273的材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入背侧沟槽79中。图13A示出了图12的示例性结构的区。背侧凹陷部43可以形成在从其中移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、绝缘帽盖层70的材料、蚀刻停止材料层170的材料、牺牲覆盖材料层273的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、后向阶梯式介电材料部分65、绝缘帽盖层70、蚀刻停止材料层170、牺牲覆盖材料层273的材料可以选自氧化硅和介电金属氧化物。
在一个实施方案中，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43和漏极选择层级背侧凹陷部分别存在于先前由牺牲材料层42和漏极选择层级牺牲材料层242占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器开口填充结构58以及漏极选择层级柱结构158提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可以形成在从其中移除牺牲材料层42的第二材料的体积中。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在此类实施方案中，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。每个漏极选择层级背侧凹陷部限定用于接纳相应漏极选择层级栅极电极的空间。
多个背侧凹陷部43中的每个背侧凹陷部可以基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可以由下面的绝缘层32的顶表面和上覆的绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以自始至终具有均一高度。可以通过将半导体材料热转换和/或等离子体转换成介电材料来将可选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以使用用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理暴露的表面部分转换成平面的介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参见图13B，可以可选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的实施方案中，背侧阻挡介电层44是可选的。在省略阻挡介电层52的实施方案中，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在绝缘层32的水平表面和背侧凹陷部43内的存储器开口填充结构58的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过保形沉积工艺诸如原子层沉积(ALD)来形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内诸如在2nm至6nm的范围内，但是也可以使用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层44可包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器开口填充结构58的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面的介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参见图13C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可包括导电金属氮化物材料诸如TiN、TaN、WN或它们的堆叠，或者可包括导电金属碳化物材料诸如TiC、TaC、WC或它们的堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内诸如在3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参见图13D和图14，金属填充材料可以沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上和牺牲覆盖材料层273的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以使用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器开口填充结构58间隔开，金属阻挡层46A是阻止氟原子扩散穿过其的金属阻挡层。
多个字线层级导电层46可以形成在多个背侧凹陷部43中，并且连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上和牺牲覆盖材料层273上方。每个字线层级导电层46包括位于一对竖直相邻的介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或牺牲覆盖材料层273上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
可以用字线层级导电层46替换每个牺牲材料层42。背侧腔体79’可以存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续金属材料层46L的部分中。管状介电间隔物116可以横向围绕基座沟道部分11。在形成字线层级导电层46时，最底部字线层级导电层46横向围绕每个管状介电间隔物116。字线层级半导体沟道部分160和漏极选择层级半导体沟道部分260的每个组合构成竖直半导体沟道(160,260)。存储器膜50、字线层级半导体沟道部分160和漏极选择层级半导体沟道部分260的每个组合构成存储器堆叠结构55，该存储器堆叠结构包括存储器元件的竖直堆叠和竖直半导体沟道(160,260)。
参见图15，可以例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从牺牲覆盖材料层273上方回蚀刻连续金属材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余分立部分构成字线层级导电层46。每个字线层级导电层46可为导电线结构。因此，可以用字线层级导电层46替换牺牲材料层42。
每个字线层级导电层46可以用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。每个字线层级导电层46内的多个控制栅极电极可以是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个字线层级导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续金属材料层46L的移除可以是对于背侧阻挡介电层44的材料选择性的。在此类实施方案中，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部处。在另一个实施方案中，连续金属材料层46L的移除可以不是对于背侧阻挡介电层44的材料选择性的，或者可以不使用背侧阻挡介电层44。
可以在移除连续金属材料层46L期间移除平面的介电部分616。背侧腔体79'存在于每个背侧沟槽79内。
参见图16A和图16B，绝缘材料层可以通过保形沉积工艺形成在背侧沟槽79中和牺牲覆盖材料层273上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成绝缘材料层。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。
在存在背侧阻挡介电层44的实施方案中，绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在字线层级导电层46的侧壁上。在不使用背侧阻挡介电层44的实施方案中，绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在字线层级导电层46的侧壁上。
可以执行各向异性蚀刻以从牺牲覆盖材料层273上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可以物理地暴露在每个背侧沟槽79的底部处。
通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59可以通过相应基座沟道部分11连接到多个竖直半导体沟道(160,260)。水平半导体沟道59可以接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成字线层级导电层46时提供的最底部字线层级导电层46可包括用于场效应晶体管的选择栅极电极。每个源极区61可以形成在衬底(9,10)的上部部分中。半导体沟道(59,11,160,260)可以在每个源极区61与相应的一组源极区63之间延伸。半导体沟道(59,11,160,260)包括存储器堆叠结构55的竖直半导体沟道(160,260)。
背侧接触通孔结构76可以形成在每个背侧腔体79’内。每个接触通孔结构76可以填充相应背侧腔体79’。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或它们的堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可包括金属或金属合金。例如，导电填充材料部分76B可包括W、Cu、Al、Co、Ru、Ni、它们的合金或它们的堆叠。
可以将牺牲覆盖材料层273用作停止层来平面化该至少一种导电材料。如果使用了化学机械平面化(CMP)工艺，则牺牲覆盖材料层273可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。在使用背侧阻挡介电层44的实施方案，背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参见图17和图18A，可以通过蚀刻工艺对于介电隔离层232和漏极选择层级隔离结构272选择性地移除牺牲覆盖材料层273。例如，如果牺牲覆盖材料层273包括有机硅酸盐玻璃或硼硅酸盐玻璃，并且如果介电隔离层232和漏极选择层级隔离结构272包括未掺杂硅酸盐玻璃，则可以将使用氢氟酸的湿法蚀刻工艺用于对于介电隔离层232和漏极选择层级隔离结构272选择性地移除牺牲覆盖材料层273。随后，可对于介电隔离层232和漏极选择层级隔离结构272选择性地移除漏极选择层级牺牲材料层242。如果漏极选择层级牺牲材料层242包括氮化硅，则可以使用利用热磷酸的湿法蚀刻工艺。如果漏极选择层级牺牲材料层242包括半导体材料诸如非晶硅，则可以使用利用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺。
柱间间隙区243可以形成在存储器柱结构(58,158)的突出在蚀刻停止介电层170的顶表面上方的部分之间。存储器柱结构(58,158)中的每个存储器柱结构可包括存储器开口填充结构58和漏极选择层级柱结构158的竖直堆叠。存储器柱结构(58,158)延伸穿过绝缘层32和字线层级导电层46的交替堆叠。存储器柱结构(58,158)中的每个存储器柱结构包括竖直半导体沟道60和与竖直半导体沟道60接触的存储器膜50。存储器柱结构(58,158)中的每个存储器柱结构突出在位于交替堆叠(32,46)上方的绝缘帽盖层70上方。存储器柱结构(58,158)的突出部分在其间提供柱间间隙区243。柱间间隙区243在成对的横向相邻的存储器柱结构(58,158)之间横向延伸。
参见图18B，金属氮化物衬垫712可以保形地沉积在蚀刻停止介电层170和漏极选择层级柱结构158的物理暴露的表面上。金属氮化物衬垫712可以沉积在柱间间隙区243的底表面上、存储器柱结构(58,158)的侧壁上和存储器柱结构(58,158)的顶表面上。金属氮化物衬垫712可包括至少一种导电金属氮化物材料诸如TiN、TaN和/或WN，并且/或者可由该至少一种导电金属氮化物材料组成。可以通过保形沉积工艺诸如化学气相沉积或原子层沉积来沉积金属氮化物衬垫712。金属氮化物衬垫712的厚度可以在2nm至20nm的范围内诸如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。
可以通过保形沉积工艺诸如化学气相沉积将金属成核材料保形地沉积在金属氮化物衬垫712上。如本文所用，“金属成核材料”是指元素金属可以在不使用依赖于形成包括元素金属和任何其他元素的化合物的成核工艺的情况下直接沉积在其上的材料。例如，钨在介电表面上沉积可以首先形成包括硅钨化合物、锗钨化合物或硼钨化合物的界面层。因此，介电表面不是用于钨的金属成核材料。然而，钨可以直接沉积在硅钨化合物、锗钨化合物或硼钨化合物上。因此，钨可以直接沉积在硅钨化合物、锗钨化合物或硼钨化合物上。因此，硅钨化合物、锗钨化合物和硼钨化合物是用于钨的金属成核材料。应当理解，金属成核材料是相对于金属定义的。因此，用于第一金属的金属成核材料可以不是用于第二金属的金属成核材料，反之亦然。
在金属氮化物衬垫712上形成的金属成核材料的连续层在本文中被称为保形金属成核材料层713。保形金属成核材料层713可以在柱间间隙区243的底部处、存储器柱结构(58,158)的侧壁上方和存储器柱结构(58,158)的顶表面上方形成为不具有穿过其的孔的连续材料层。保形金属成核材料层713可包括在退火时具有去湿特性的金属，即，具有形成球并且不会展开使下面的表面润湿的趋势的金属。在一个实施方案中，保形金属成核材料层713可包括钴，并且/或者可以基本上由钴组成。在一个实施方案中，保形金属成核材料层713可以具有部分圆形或弯曲的顶表面，如图18B所示。
参见图18C，在升高的温度下执行退火，该升高的温度低于保形金属成核材料层713的元素金属的熔融温度。例如，保形金属成核材料层713的元素金属和升高的温度可以在600摄氏度至1,050摄氏度的范围内。在升高的温度下退火可以诱导金属成核材料在保形金属成核材料层713中的热迁移。保形金属成核材料层713的部分圆形或弯曲的顶表面可以有利于热迁移。金属成核材料可以被从存储器柱结构(58,158)的顶表面上方移除，并且形成平面金属成核材料层714，该平面金属成核材料层具有位于包括存储器柱结构(58,158)的顶表面的水平平面下方的相应平面顶表面。每个平面金属成核材料层714可以由介电隔离层232和漏极选择层级隔离结构272的相应子集横向界定。
在柱间间隙区243的底部处形成具有物理暴露的金属成核表面的金属成核材料，而不用该金属成核材料覆盖存储器柱结构(58,158)的侧壁的上部部分。在一个实施方案中，每个平面金属成核材料层714的顶表面可以位于包括圆柱形栅极电极152的顶表面的水平平面下方。
参见图18D，可以从每个平面金属成核材料层714的物理暴露的金属成核表面向上选择性地沉积金属，同时抑制该金属从存储器柱结构(58,158)周围的物理暴露的竖直表面生长。金属沉积工艺不包括形成金属和任何其他元素的化合物的成核步骤，而是由诱导纯金属沉积而不形成化合物的单个沉积步骤组成。例如，金属可为钨、钼或钌，并且沉积工艺可为在不使用与含金属的前驱气体反应的任何气体的情况下对含金属的前驱气体的分解工艺。例如，六氟化钨气体可以在不使用任何含半导体的气体或含硼气体的情况下流入处理室中。可以通过使金属从平面金属成核材料层714的顶表面竖直生长来形成金属层716。在使金属选择性地生长的处理步骤中，存储器柱结构(58,158)的顶表面未被金属成核材料覆盖。因此，在使金属选择性地生长的处理步骤中，金属成核材料不物理地暴露在存储器柱结构(58,158)的顶表面上方。在一个实施方案中，平面金属成核材料层714可包括钴，并且/或者可以基本上由钴组成，并且金属层716可以基本上由钨、钼或钌组成。
参见图18E，可以执行各向同性蚀刻工艺以移除金属氮化物衬垫712的突出在金属层716的顶表面上方的物理暴露部分。可以使用各向同性蚀刻工艺诸如湿式蚀刻工艺来蚀刻金属氮化物衬垫712的物理暴露部分。金属氮化物衬垫712、平面金属成核材料层714(其为第一金属层)和金属层716(其为第二金属层)的每个连续剩余部分构成漏极选择层级导电层246，该漏极选择层级导电层接触相应的一组圆柱形栅极电极152。
参见图19A，示出了用于形成处于第二实施方案构型的漏极选择层级导电层的结构，该结构可以通过按以下方式处理图18B的结构得到：增加保形金属成核材料层713的厚度。存储器柱结构(58,158)延伸穿过绝缘层32和字线层级导电层46的交替堆叠。存储器柱结构(58,158)中的每个存储器柱结构包括竖直半导体沟道60和与竖直半导体沟道60接触的存储器膜50。存储器柱结构(58,158)中的每个存储器柱结构突出在绝缘帽盖层70上方，以提供在成对的横向相邻的存储器柱结构(58,158)之间横向延伸的柱间间隙区243。金属氮化物衬垫712可以与形成图18B的示例性结构相同的方式沉积。保形金属成核材料层713的金属可以与形成图18B的示例性结构的相同的方式保形地沉积在柱间间隙区243的底表面和侧壁上方以及存储器柱结构(58,158)的顶表面上方，其中修改是保形金属成核材料层713的厚度。具体地，可以修改保形金属成核材料层713的厚度，使得保形金属成核材料层713中的金属的量足以在回流时形成漏极选择层级导电层。保形金属成核材料层713作为保形金属层沉积在金属氮化物衬垫712的物理暴露的表面上。
参见图19B，可以在升高的温度下执行退火工艺以诱导金属的热迁移。退火条件可以与图18C的处理步骤中的退火条件相同。可以从存储器柱结构(58,158)的顶表面上方移除保形金属成核材料层的金属。金属的热迁移部分填充柱间间隙区243的底部部分，以提供平面金属成核材料层714。具有平面顶表面的金属层可以形成在每个柱间间隙区243内。在一个实施方案中，每个平面金属成核材料层714的顶表面可以位于包括圆柱形栅极电极152的顶表面的水平平面处或上方。
参见图19C，可以执行各向同性蚀刻工艺以移除金属氮化物衬垫712的突出在平面金属成核材料层714的顶表面上方的物理暴露部分，该平面金属成核材料层可为基本上由金属诸如钴组成的金属层。金属氮化物衬垫712和平面金属成核材料层714的每个连续剩余部分构成漏极选择层级导电层246，该漏极选择层级导电层接触相应的一组圆柱形栅极电极152。
参见图20A，示出了用于形成处于第三实施方案构型的漏极选择层级导电层的结构，该结构可以通过按以下方式处理图18A所示的结构得到：将非金属材料各向异性地沉积在存储器柱结构(58,158)的顶表面上方并沉积到柱间间隙区243中。例如，可以通过各向异性沉积方法诸如物理气相沉积(PVD)来沉积非金属材料诸如硅、锗、硅锗合金或硼。沉积的非金属材料的水平部分具有比沉积的非金属材料的任何竖直部分更大的厚度。可选地，可以执行各向同性回蚀刻工艺以从漏极选择层级柱结构158的侧壁移除非金属材料的竖直部分。非金属材料的剩余水平部分可包括形成在蚀刻停止介电层170的顶表面上的非金属衬垫722和非金属板723，该非金属板在形成非金属衬垫722的同时形成在存储器柱结构(58,158)的顶表面上方。非金属衬垫722和非金属板723的厚度可以在1nm至20nm的范围内诸如在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。非金属衬垫722形成在柱间间隙区243的底表面上，而不覆盖存储器柱结构(58,158)的侧壁的上部部分。
参见图20B，可以使用具有低准直的各向异性沉积工艺来沉积金属氮化物衬垫724，使得金属氮化物材料的显著部分以相对于竖直方向的角度冲击到示例性结构上。金属氮化物衬垫724可包括TiN、TaN和/或WN，并且/或者基本上由TiN、TaN和/或WN组成。金属氮化物衬垫724可以沉积在非金属衬垫722上、存储器柱结构(58,158)的侧壁上和存储器柱结构(58,158)的顶表面上方。由于冲击到示例性结构上的冲击金属氮化物颗粒的宽角度分布以及由于存储器柱结构(58,158)的突出部分引起的几何屏蔽效应，非金属衬垫722上的金属氮化物衬垫724的厚度小于非金属板723上方的金属氮化物衬垫724的厚度。可以控制金属氮化物材料在各向异性沉积工艺期间的持续时间和通量，使得金属氮化物衬垫724的在非金属衬垫722上的部分具有穿过其的孔，并且金属氮化物衬垫724的在非金属板723上的部分具有更大的厚度并且不包括穿过其的任何孔。因此，金属氮化物衬垫724包括平面底部部分和平面顶部部分，该平面底部部分具有第一厚度t1并包括穿过其的孔并且位于柱间间隙区243的底表面上方，该平面顶部部分不具有穿过其的孔，具有大于第一厚度t1的第二厚度t2并且覆盖在非金属板723上面。例如，第一厚度t1可以在0.5nm至3nm的范围内，并且第二厚度t2可以在1.5nm至5nm的范围内。第一厚度t1和第二厚度t2的范围可以根据金属氮化物衬垫724的材料组成以及在各向异性沉积工艺(诸如物理气相沉积工艺)期间沉积的金属氮化物颗粒的尺寸而有所不同。
非金属衬垫722的物理暴露的表面可为可以诱导金属(诸如，W、Mo或Ru)直接沉积在其上的金属成核材料。可以在柱间间隙区的底部处提供金属成核材料的物理暴露的金属成核表面(其包括非金属衬垫722的在穿过金属氮化物衬垫724的底部部分的孔下方的材料)，而不用该金属成核材料覆盖存储器柱结构(58,158)的侧壁的上部部分。在该处理步骤中，金属成核材料不物理地暴露在存储器柱结构(58,158)的顶表面上方。
参见图20C，可以从非金属衬垫722的物理暴露的金属成核表面向上穿过金属氮化物衬垫724中的孔选择性地沉积金属，同时抑制该金属从存储器柱结构(58,158)周围的物理暴露的竖直表面(其为金属氮化物衬垫724的侧壁表面)生长。在此类实施方案中，沉积工艺使用不提供金属在金属氮化物衬垫724的表面上的直接成核的化学物质。金属沉积工艺不包括形成金属和任何其他元素的化合物的成核步骤，而是由诱导纯金属沉积而不形成化合物的单个沉积步骤组成。例如，金属可为钨、钼或钌，并且沉积工艺可为在不使用与含金属的前驱气体反应的任何气体的情况下对含金属的前驱气体的分解工艺。例如，六氟化钨气体可以在不使用任何含半导体的气体或含硼气体的情况下流入处理室中。可以通过使金属从非金属衬垫722的顶表面穿过金属氮化物衬垫724中的孔竖直生长来形成金属层726。在使金属选择性地生长的处理步骤中，金属成核材料不物理地暴露在存储器柱结构(58,158)的顶表面上方。在一个实施方案中，非金属衬垫722可包括未掺杂或掺杂的硅、锗或硅锗合金，并且/或者可以基本上由未掺杂或掺杂的硅、锗或硅锗合金组成，并且金属层726可以基本上由钨、钼或钌组成。
参见图20D，可以执行各向同性蚀刻工艺以移除金属氮化物衬垫724的突出在金属层726的顶表面上方的物理暴露部分。可以使用各向同性蚀刻工艺诸如湿式蚀刻工艺来蚀刻金属氮化物衬垫724的物理暴露部分。可以通过蚀刻工艺对于漏极选择层级柱结构158选择性地移除非金属板723，该蚀刻工艺可为各向同性蚀刻工艺(诸如湿法蚀刻工艺)或各向异性蚀刻工艺。金属氮化物衬垫724和金属层726的每个连续剩余部分构成漏极选择层级导电层246，该漏极选择层级导电层接触相应的一组圆柱形栅极电极152。
参见图21A，用于形成处于第四实施方案构型的漏极选择层级导电层的结构可以通过按以下方式处理图20B的示例性结构得到：将金属成核材料选择性地沉积在非金属衬垫722的物理暴露的表面上，而不使该金属成核材料从金属氮化物衬垫724的表面生长。可以通过使金属成核材料从非金属衬垫722的物理暴露表面穿过金属氮化物衬垫724中的孔选择性地生长来形成平面金属成核材料层725。例如，平面金属成核材料层725的金属成核材料可包括钴，并且/或者可以基本上由钴组成。平面金属成核材料层725可以具有水平顶表面。
参见图2IB，可以使金属从平面金属成核材料层725的物理暴露的金属成核表面向上选择性地生长，同时抑制该金属从存储器柱结构(58,158)周围的物理暴露的竖直表面(其为金属氮化物衬垫724的侧壁表面)生长。在此类实施方案中，沉积工艺使用不提供金属在金属氮化物衬垫724的表面上的直接成核的化学物质。金属沉积工艺不包括形成金属和任何其他元素的化合物的成核步骤，而是由诱导纯金属沉积而不形成化合物的单个沉积步骤组成。例如，金属可为钨、钼或钌，并且沉积工艺可为在不使用与含金属的前驱气体反应的任何气体的情况下对含金属的前驱气体的分解工艺。例如，六氟化钨气体可以在不使用任何含半导体的气体或含硼气体的情况下流入处理室中。可以通过使金属从平面金属成核材料层725的顶表面竖直生长来形成金属层726。在使金属选择性地生长的处理步骤中，金属成核材料不存在于存储器柱结构(58,158)的顶表面上方，并且因此不物理地暴露在存储器柱结构(58,158)的顶表面上方。在一个实施方案中，平面金属成核材料层725可包括钨，并且/或者可以基本上由钨组成，并且金属层726可以基本上由钨、钼或钌组成。
参见图21C，可以执行各向同性蚀刻工艺以移除金属氮化物衬垫724的突出在金属层726的顶表面上方的物理暴露部分。可以使用各向同性蚀刻工艺诸如湿式蚀刻工艺来蚀刻金属氮化物衬垫724的物理暴露部分。可以通过蚀刻工艺对于漏极选择层级柱结构158选择性地移除非金属板723，该蚀刻工艺可为各向同性蚀刻工艺(诸如湿法蚀刻工艺)或各向异性蚀刻工艺。金属氮化物衬垫724、平面金属成核材料层725和金属层726的每个连续剩余部分构成漏极选择层级导电层246，该漏极选择层级导电层接触相应的一组圆柱形栅极电极152。
参见图22A，示出了用于形成处于第五实施方案构型的漏极选择层级导电层的结构，该结构可以通过按以下方式处理图18A所示的结构得到：在蚀刻停止介电层170上方形成金属成核层771或用该金属成核层代替该蚀刻停止介电层，并且省略圆柱形栅极电极152的形成。具体地，如果金属成核层771为金属成核介电层诸如氮化硅，则可以省略图10B的处理步骤以避免形成圆柱形栅极电极152。金属成核介电层771包括比半导体氧化物材料诸如氧化硅更有利于金属的成核的介电材料。例如，金属成核介电层771包括在金属不在氧化硅表面上成核时提供金属的直接成核的介电材料。在一个实施方案中，金属成核介电层771可为氮化硅层，该氮化硅层的厚度在4nm至20nm的范围内诸如在6nm至10nm的范围内，但是也可以使用更小和更大的厚度。另选地，金属成核层771可为金属成核半导体层，诸如硅、锗或硅锗。
可以执行氧化工艺以将源极区63和竖直半导体沟道60的表面部分转换成半导体氧化物帽盖777。例如，如果源极区63和竖直半导体沟道60包括多晶硅，则半导体氧化物帽盖777可包括氧化硅。半导体氧化物帽盖777的厚度可以在2nm至20nm的范围内诸如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。如果金属成核层771包括半导体层，则金属成核层771可以在氧化过程中被掩蔽，或者金属成核层771可以在氧化过程之后形成。
存储器柱结构(58,158)延伸穿过绝缘层32和字线层级导电层46的交替堆叠。存储器柱结构(58,158)中的每个存储器柱结构包括竖直半导体沟道60和与竖直半导体沟道60接触的存储器膜50。存储器柱结构(58,158)中的每个存储器柱结构突出在位于交替堆叠(32,46)上方的绝缘帽盖层70上方，以提供在成对的横向相邻的存储器柱结构(58,158)之间横向延伸的柱间间隙区243。金属成核介电层771在柱间间隙区243的底部处提供具有物理暴露的金属成核表面的金属成核材料，而不用该金属成核材料覆盖存储器柱结构(58,158)的侧壁。在一个实施方案中，金属成核介电层771可以基本上由氮化硅组成，并且栅极电介质150和半导体氧化物帽盖777可以基本上由掺杂或未掺杂的氧化硅(其中可存在p型掺杂剂和/或n型掺杂剂)组成。
参见图22B，可以使金属从金属成核层771的物理暴露的金属成核表面向上选择性地生长，同时抑制该金属从存储器柱结构(58,158)周围的物理暴露的竖直表面(其为栅极电介质150的侧壁表面)生长。在此类实施方案中，沉积工艺使用不提供金属在栅极电介质150或半导体氧化物帽盖777的表面上的直接成核的化学物质。在一个实施方案中，沉积工艺可以使用蚀刻剂气体，该蚀刻剂气体与金属沉积工艺气体交替或同时流入处理室中，以便抑制金属在栅极电介质150和半导体氧化物帽盖777的物理暴露的表面上沉积。金属沉积工艺不包括形成金属和任何其他元素的化合物的成核步骤，而是由诱导纯金属沉积而不形成化合物的单个沉积步骤组成。例如，金属可为钨、钴、钼或钌，并且沉积工艺可为在不使用与含金属的前驱气体反应的任何气体的情况下对含金属的前驱气体的分解工艺。例如，六氟化钨气体可以在不使用任何含半导体的气体或含硼气体的情况下流入处理室中。可以通过使金属从金属成核层771的顶表面竖直生长来形成金属层736。如果金属成核层771为氮化硅层，则金属层736可包括钌。在使金属选择性地生长的处理步骤中，金属成核材料不物理地暴露在存储器柱结构(58,158)的顶表面上方。在一个实施方案中，金属成核层771可包括氮化硅、硅、锗和/或硅锗，并且/或者可以基本上由氮化硅、硅、锗和/或硅锗组成，并且金属层736可以基本上由钨、钴、钼或钌组成。在一个实施方案中，金属层736可以基本上由钌组成。
金属层736的每个连续部分构成漏极选择层级导电层246，该漏极选择层级导电层用作位于漏极选择层级柱结构158的相应子集内的竖直半导体沟道60的栅极电极152。每个漏极选择层级导电层246可以由介电隔离层232和漏极选择层级隔离结构272的相应子集横向界定。
参见图23A，示出了用于形成处于第六实施方案构型的漏极选择层级导电层的结构，该结构可以通过按以下方式处理图18A所示的结构得到：形成平面半导体层772作为蚀刻停止介电层170或代替该蚀刻停止介电层，并且省略圆柱形栅极电极152的形成。可以修改介电隔离层232和漏极选择层级隔离结构272的深度，使得介电隔离层232和漏极选择层级隔离结构272竖直延伸穿过平面半导体层772。可以省略图10B的处理步骤以避免形成圆柱形栅极电极152。平面半导体层772包括比半导体氧化物材料诸如氧化硅更有利于金属的成核的半导体材料。例如，平面半导体层772包括硅、锗或硅锗合金。平面半导体层772可以具有在4nm至20nm的范围内诸如在6nm至10nm的范围内的厚度，但是也可以使用更小和更大的厚度。
可以执行氧化工艺以将源极区63和竖直半导体沟道60的表面部分转换成半导体氧化物帽盖777。例如，如果源极区63和竖直半导体沟道60包括多晶硅，则半导体氧化物帽盖777可包括氧化硅。半导体氧化物帽盖777的厚度可以在2nm至20nm的范围内诸如在4nm至10nm的范围内，但是也可以使用更小和更大的厚度。
参见图23B，平面半导体层772的表面部分可以通过暴露于含金属的前驱气体而转换成金属半导体化合物层774。例如，如果平面半导体层772包括硅、锗或硅锗合金，则平面半导体层772可以在真空外壳内暴露于六氟化钨气体，以将平面半导体层772的表面部分转换成金属半导体化合物层774。金属半导体化合物层774的厚度可以在0.6nm至10nm的范围内诸如在1.5nm至4nm的范围内，但是也可以使用更小和更大的厚度。
存储器柱结构(58,158)可以延伸穿过绝缘层32和字线层级导电层46的交替堆叠。存储器柱结构(58,158)中的每个存储器柱结构包括竖直半导体沟道60和与竖直半导体沟道60接触的存储器膜50。存储器柱结构(58,158)中的每个存储器柱结构突出在位于交替堆叠(32,46)上方的绝缘帽盖层70上方，以提供在成对的横向相邻的存储器柱结构(58,158)之间横向延伸的柱间间隙区243。金属半导体化合物层774在柱间间隙区243的底部处提供具有物理暴露的金属成核表面的金属成核材料，而不用该金属成核材料覆盖存储器柱结构(58,158)的侧壁。在一个实施方案中，金属半导体化合物层774可以基本上由金属硅化物、金属锗化物或金属锗硅化物组成，并且栅极电介质150和半导体氧化物帽盖777可以基本上由掺杂或未掺杂的氧化硅(其中可存在p型掺杂剂和/或n型掺杂剂)组成。
参见图23C，可以使金属从金属半导体化合物层774的物理暴露的金属成核表面向上选择性地生长，同时抑制该金属从存储器柱结构(58,158)周围的物理暴露的竖直表面(其为栅极电介质150的侧壁表面)生长。在此类实施方案中，沉积工艺使用不提供金属在栅极电介质150或半导体氧化物帽盖777的表面上的直接成核的化学物质。在一个实施方案中，沉积工艺可以使用蚀刻剂气体，该蚀刻剂气体与金属沉积工艺气体交替或同时流入处理室中，以便抑制金属在栅极电介质150和半导体氧化物帽盖777的物理暴露的表面上沉积。金属沉积工艺不包括形成金属和任何其他元素的化合物的成核步骤，而是由诱导纯金属沉积而不形成化合物的单个沉积步骤组成。例如，金属可为钨、钴、钼或钌，并且沉积工艺可为在不使用与含金属的前驱气体反应的任何气体的情况下对含金属的前驱气体的分解工艺。例如，六氟化钨气体可以在不使用任何含半导体的气体或含硼气体的情况下流入处理室中。可以通过使金属从金属半导体化合物层774的顶表面竖直生长来形成金属层736。在使金属选择性地生长的处理步骤中，金属成核材料不物理地暴露在存储器柱结构(58,158)的顶表面上方。在一个实施方案中，金属半导体化合物层774可包括金属硅化物、金属锗化物或金属锗硅化物，并且/或者可以基本上由金属硅化物、金属锗化物或金属锗硅化物组成，并且金属层736可以基本上由钨、钴、钼或钌组成。
金属层736和金属半导体化合物层774的每个连续部分构成漏极选择层级导电层246，该漏极选择层级导电层用作位于漏极选择层级柱结构158的相应子集内的竖直半导体沟道60的栅极电极152。每个漏极选择层级导电层246可以由介电隔离层232和漏极选择层级隔离结构272的相应子集横向界定。
图24A和24B示出了在图18E、图19C、图20D、图21C、图22B或图23C的处理步骤之后的示例性结构的一般构型。根据漏极选择层级导电层246的构型，圆柱形栅极电极152可以存在或可以不存在。
参见图25A和图25B，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73并且可选地穿过介电隔离层232、蚀刻停止介电层170、绝缘帽盖层70和后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可以穿过每个源极区63上的接触层级介电层73形成。
字线接触通孔结构86可以穿过接触层级介电层73并且穿过后向阶梯式介电材料部分65形成在字线层级导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。漏极选择层级导电层246的每种构型包括通过金属的竖直生长或热迁移形成的金属层(714,716,726,736)，并且因此在其中不包括任何竖直接缝或空隙。
多个漏极选择层级导电层246可以作为沿第一水平方向hd1横向延伸的条带(S1,S2,S3,S4)设置在每对相邻的背侧沟槽79之间。每个漏极选择层级导电层246可以由介电隔离层232和漏极选择层级隔离结构272横向界定。换句话讲，介电隔离层232和漏极选择层级隔离结构272可以限定每个漏极选择层级导电层246的横向范围。相比之下，背侧沟槽79和后向阶梯式介电材料部分65限定每个字线层级导电层46的横向范围。沿第二水平方向hd2横向延伸的位线108可以形成在漏极接触通孔结构88上方。每个位线108可以在由漏极选择层级导电层246中的相应一个占据的每个区接触一个漏极接触通孔结构。因此，延伸穿过不同漏极选择层级导电层246的多个竖直半导体沟道60可以连接到相同位线108。漏极选择层级导电层246控制选自穿过不同漏极选择层级导电层246的多组存储器柱结构(58,158)的存储器柱结构(58,158)的哪个子集被激活以用于操作。
参见所有附图并根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘体层32和字线层级导电层46的交替堆叠，该交替堆叠位于衬底(9,10)上方；漏极选择层级导电层246，该漏极选择层级导电层覆盖在交替堆叠(32,46)上面；和存储器柱结构(58,158)，该存储器柱结构延伸穿过交替堆叠(32,46)和漏极选择层级导电层246并且包括竖直半导体沟道60和存储器膜50，该存储器膜被构造成在字线层级导电层46的每个层级处存储电荷，其中漏极选择层级导电层246包括金属层(716,714,726,736)，该金属层不含空隙，不含任何竖直延伸的接缝，并且在其整个体积内由固相金属组成。
在一个实施方案中，漏极选择层级导电层246包括：金属氮化物衬垫(712,724)，该金属氮化物衬垫包括接触存储器柱结构(58,158)的侧壁的竖直部分和与该竖直部分的底部周边邻接的水平部分；和金属成核材料部分(其可包括平面金属成核材料层714或作为平面金属成核材料层725)，该金属成核材料部分接触金属氮化物衬垫(712,724)的水平部分的顶表面和金属氮化物衬垫(712,724)的竖直部分的下部区，其中金属层(716,726)接触金属成核材料部分的顶表面和金属氮化物衬垫(712,724)的竖直部分的上部区。在一个实施方案中，金属成核材料部分包括钴，并且金属层(716,726)包括选自钨、钼和钌的材料。
在一个实施方案中，三维存储器器件包括绝缘帽盖层70，该绝缘帽盖层位于交替堆叠(32,46)与漏极选择层级导电层246之间，其中金属成核材料部分(其可包括平面金属成核材料层714)通过金属氮化物衬垫712的水平部分与绝缘帽盖层70竖直间隔开，该水平部分在金属成核材料部分与绝缘帽盖层70之间不包括任何孔。
在一个实施方案中，三维存储器器件包括非金属衬垫722，该非金属衬垫位于交替堆叠(32,46)与金属成核材料部分(其可包括平面金属成核材料层725)之间，其中金属氮化物衬垫724包括穿过其的多个孔，并且其中该金属成核材料部分通过该多个孔直接接触非金属衬垫722的顶表面。
在一个实施方案中，三维存储器器件包括金属成核材料层(其可包括金属成核介电层771或作为金属成核材料层774)，该金属成核材料层位于交替堆叠(32,46)与金属层736之间，其中金属成核材料层包括选自半导体材料和氮化硅的材料并且直接接触金属层736的底表面。
在一个实施方案中，三维存储器器件包括金属氮化物衬垫(712,724)，该金属氮化物衬垫包括接触存储器柱结构(58,158)的侧壁的竖直部分和与该竖直部分的底部周边邻接的水平部分，其中金属层(714,716,726)接触金属氮化物衬垫(712,724)的水平部分的顶表面以及金属氮化物衬垫(712,724)的竖直部分的侧壁。
本公开的各种实施方案提供了漏极选择层级导电层246，该漏极选择层级导电层是通过使金属竖直生长而不横向生长而形成的，或者是通过使金属从在其中不包括任何接缝或任何空隙的状态热迁移而形成的。因此，本公开的金属层(714,716,726,736)不含任何竖直接缝或任何空隙。与由于在其中不存在接缝或空隙而具有相同组成和相同厚度的现有技术导电层相比，本公开的漏极选择层级导电层246可以提供更低的电阻，并且可以通过消除接缝和空隙来提供增强的可靠性。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或配置的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或配置来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种形成三维存储器器件的方法，包括：
在衬底上方形成延伸穿过绝缘层和字线层级导电层的交替堆叠的存储器柱结构，其中所述存储器柱结构中的每个存储器柱结构包括竖直半导体沟道和与所述竖直半导体沟道接触的存储器膜，并且其中所述存储器柱结构中的每个存储器柱结构突出在位于所述交替堆叠上方的绝缘帽盖层上方，以提供在成对的横向相邻的所述存储器柱结构之间横向延伸的柱间间隙区；
在所述柱间间隙区的底部处提供具有物理暴露的金属成核表面的金属成核材料，而不用所述金属成核材料覆盖所述存储器柱结构的侧壁的上部部分；以及
使金属从所述物理暴露的金属成核表面向上选择性地生长，同时抑制所述金属从所述存储器柱结构周围的物理暴露的竖直表面生长。
2.根据权利要求1所述的方法，其中在使所述金属选择性地生长的处理步骤中，所述金属成核材料不物理地暴露在所述存储器柱结构的顶表面上方。
3.根据权利要求1所述的方法，其中具有所述物理暴露的金属成核表面的所述金属成核材料通过以下操作形成：
在所述柱间间隙区的所述底部处、所述存储器柱结构的侧壁上方和所述存储器柱结构的顶表面上方沉积所述金属成核材料的连续层；以及
在低于所述金属成核材料的熔融温度的升高的温度下诱导所述金属成核材料的热迁移，其中所述金属成核材料被从所述存储器柱结构的所述顶表面上方移除，并且形成金属成核材料层，所述金属成核材料层具有位于包括所述存储器柱结构的顶表面的水平平面下方的连续顶表面。
4.根据权利要求3所述的方法，其中：
所述金属成核材料包括钴；并且
所述金属包括选自钨、钼或钌的材料。
5.根据权利要求3所述的方法，还包括：
将金属氮化物衬垫沉积在所述柱间间隙区的底表面上、所述存储器柱结构的所述侧壁上和所述存储器柱结构的所述顶表面上，其中所述金属成核材料的所述连续层形成在所述金属氮化物衬垫上；以及
移除所述金属氮化物衬垫的突出在通过使所述金属生长形成的金属层的顶表面上方的部分。
6.根据权利要求1所述的方法，还包括：
在所述柱间间隙区的底表面上形成非金属衬垫，而不覆盖所述存储器柱结构的侧壁的上部部分；
在所述非金属衬垫上和所述存储器柱结构的所述侧壁上形成金属氮化物衬垫，其中所述金属氮化物衬垫包括平面底部部分，所述平面底部部分具有第一厚度并包括穿过其的孔并且位于所述柱间间隙区的底表面上方；以及
在所述非金属衬垫的物理暴露的表面上选择性地沉积所述金属成核材料，而不使所述金属成核材料从所述金属氮化物衬垫的表面生长。
7.根据权利要求6所述的方法，其中：
所述金属成核材料包括钴；并且
所述金属包括选自钨、钼或钌的材料。
8.根据权利要求6所述的方法，其中：
所述非金属衬垫通过非金属材料的各向异性沉积工艺和所述非金属材料的各向同性回蚀刻工艺形成，其中非金属板在形成所述非金属衬垫的同时形成在所述存储器柱结构的顶表面上方；并且
所述金属氮化物衬垫通过各向异性沉积工艺形成并且包括平面顶部部分，所述平面顶部部分不具有穿过其的孔，具有大于所述第一厚度的第二厚度并且覆盖在所述非金属板上面。
9.根据权利要求1所述的方法，其中：
所述存储器柱结构穿过覆盖在所述交替堆叠上面的金属成核材料层形成；并且
所述金属成核表面包括所述金属成核材料层的顶表面，所述顶表面物理地暴露在所述柱间间隙区的底部处。
10.根据权利要求9所述的方法，其中：
所述金属成核材料层包括半导体材料层；并且
所述金属包括选自钨、钴、钌或钼的材料。
11.根据权利要求9所述的方法，其中：
所述金属成核材料层包括平面氮化硅层；
所述方法包括在所述存储器柱结构的侧壁和顶表面上提供半导体氧化物表面；并且
所述金属从所述氮化硅层的顶表面生长并且不从所述半导体氧化物表面生长。
12.一种形成三维存储器器件的方法，包括：
在衬底上方形成延伸穿过绝缘层和字线层级导电层的交替堆叠的存储器柱结构，其中所述存储器柱结构中的每个存储器柱结构包括竖直半导体沟道和与所述竖直半导体沟道接触的存储器膜，并且其中所述存储器柱结构中的每个存储器柱结构突出在位于所述交替堆叠上方的绝缘帽盖层上方，以提供在成对的横向相邻的所述存储器柱结构之间横向延伸的柱间间隙区；
将金属保形地沉积在所述柱间间隙区的底表面和侧壁上方以及所述存储器柱结构的顶表面上方；以及
通过在低于所述金属的熔融温度的升高的温度下诱导所述金属的热迁移来形成漏极选择层级导电层，其中所述金属被从所述存储器柱结构的所述顶表面上方移除，并且所述金属的热迁移部分填充所述柱间间隙区的底部部分以提供漏极选择层级导电层。
13.根据权利要求12所述的方法，还包括：
将金属氮化物衬垫沉积在所述柱间间隙区的所述底表面上、所述存储器柱结构的侧壁上和所述存储器柱结构的所述顶表面上，其中所述金属作为连续层沉积在所述金属氮化物衬垫上；以及
在所述金属被热迁移之后，移除所述金属氮化物衬垫的突出在包括所述金属的金属部分的顶表面上方的部分，其中所述金属包括钴。
14.一种三维存储器器件，包括：
绝缘层和字线层级导电层的交替堆叠，所述交替堆叠位于衬底上方；
漏极选择层级导电层，所述漏极选择层级导电层覆盖在所述交替堆叠上面；和
存储器柱结构，所述存储器柱结构延伸穿过所述交替堆叠和所述漏极选择层级导电层并且包括竖直半导体沟道和存储器膜，所述存储器膜被构造成在所述字线层级导电层的每个层级处存储电荷，
其中所述漏极选择层级导电层包括金属层，所述金属层不含空隙，不含任何竖直延伸的接缝，并且在其整个体积内由固相金属组成。
15.根据权利要求14所述的三维存储器器件，其中所述漏极选择层级导电层包括：
金属氮化物衬垫，所述金属氮化物衬垫包括接触所述存储器柱结构的侧壁的竖直部分和与所述竖直部分的底部周边邻接的水平部分；和
金属成核材料部分，所述金属成核材料部分接触所述金属氮化物衬垫的所述水平部分的顶表面和所述金属氮化物衬垫的所述竖直部分的下部区，
其中所述金属层接触所述金属成核材料部分的顶表面和所述金属氮化物衬垫的所述竖直部分的上部区。
16.根据权利要求15所述的三维存储器器件，其中：
所述金属成核材料部分包括钴；并且
所述金属层包括选自钨、钼和钌的材料。
17.根据权利要求15所述的三维存储器器件，还包括绝缘帽盖层，所述绝缘帽盖层位于所述交替堆叠与所述漏极选择层级导电层之间，其中所述金属成核材料部分通过所述金属氮化物衬垫的水平部分与所述绝缘帽盖层竖直间隔开，所述水平部分在所述金属成核材料部分与所述绝缘帽盖层之间不包括任何孔。
18.根据权利要求15所述的三维存储器器件，还包括非金属衬垫，所述非金属衬垫位于所述交替堆叠与所述金属成核材料部分之间，其中所述金属氮化物衬垫包括穿过其的多个孔，并且其中所述金属成核材料部分通过所述多个孔直接接触所述非金属衬垫的顶表面。
19.根据权利要求14所述的三维存储器器件，还包括金属成核材料层，所述金属成核材料层位于所述交替堆叠与所述金属层之间，其中所述金属成核材料层包括选自半导体材料和氮化硅的材料并且直接接触所述金属层的底表面。
20.根据权利要求14所述的三维存储器器件，还包括金属氮化物衬垫，所述金属氮化物衬垫包括接触所述存储器柱结构的侧壁的竖直部分和与所述竖直部分的底部周边邻接的水平部分，其中所述金属层接触所述金属氮化物衬垫的所述水平部分的顶表面和所述金属氮化物衬垫的所述竖直部分的侧壁。
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