CN113160750A - 显示基板及其驱动方法、显示装置 - Google Patents

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Abstract

本公开提供一种显示基板及其驱动方法、显示装置，其中，显示基板包括：M行像素电路和M行扫描信号线，像素电路包括：驱动晶体管，与第一电源线和发光器件连接；第一存储子电路，与驱动晶体管的栅极连接；第二存储子电路，与第一电源线和驱动晶体管的栅极连接；选通子电路，与第一存储子电路、第m‑1行扫描信号线和第m行扫描信号线连接，选通子电路被配置为：响应于其中一行扫描信号线的控制，向第一存储子电路提供数据电压信号，响应于另一行扫描信号线的控制，向第一存储子电路提供参考电压信号；阈值补偿子电路，与第m‑1行扫描信号线连接，被配置为，响应于扫描信号线的控制，对驱动晶体管进行阈值补偿。

Description

显示基板及其驱动方法、显示装置
技术领域
本公开涉及显示技术领域，具体涉及一种显示基板及其驱动方法、显示装置。
背景技术
OLED(Organic Light Emitting Diode有机电致发光二极管)是一种电流驱动型显示器件，因其具有自发光、快速响应、宽视角、以及可以制作在柔性衬底上等优点，被广泛应用于显示相关领域。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种显示基板及其驱动方法、显示装置。
为了实现上述目的，本公开提供一种显示基板，其中，包括：M行像素电路和M行扫描信号线，所述像素电路包括：
驱动晶体管，所述驱动晶体管的第一极与第一电源线连接，所述驱动晶体管的第二极与发光器件的第一极连接；
第一存储子电路，所述第一存储子电路的第一端与所述驱动晶体管的栅极连接；
第二存储子电路，所述第二存储子电路的第一端与第一电源线连接，所述第二存储子电路的第二端与所述驱动晶体管的栅极连接；
选通子电路，与所述第一存储子电路的第二端连接，第m行所述像素电路的所述选通子电路还与第m-1行所述扫描信号线和第m行所述扫描信号线连接，所述选通子电路被配置为：响应于其中一行所述扫描信号线的控制，向所述第一存储子电路的第二端提供数据电压信号，响应于另一行所述扫描信号线的控制，向所述第一存储子电路的第二端提供参考电压信号；
阈值补偿子电路，与所述驱动晶体管的栅极和第二极连接，第m行所述像素电路的所述阈值补偿子电路还与第m-1行所述扫描信号线连接，所述阈值补偿子电路被配置为，响应于与其连接的所述扫描信号线的控制，对所述驱动晶体管进行阈值补偿；
其中，1<m≤M，m、M均为正整数。
可选地，所述选通子电路包括第一选通晶体管和第二选通晶体管；
所述第一选通晶体管的第一极与用于提供所述数据电压信号的数据信号线连接，所述第二选通晶体管的第二极与用于提供所述参考电压信号的参考信号线连接，所述第一选通晶体管的第二极和所述第二选通晶体管的第一极均与所述第二存储子电路的第二端连接；
第m行所述像素电路中，所述第一选通晶体管的栅极和所述第二选通晶体管的栅极中的一者与第m行所述扫描信号线连接，另一者与第m-1行所述扫描信号线连接。
可选地，所述驱动晶体管的第一极和第二极、所述第一选通晶体管的第一极和第二极、以及所述第二选通晶体管的第一极和第二极同层设置；
所述驱动晶体管的第一极和第二极远离所述显示基板的基底的一侧依次设置有第一栅绝缘层、第一栅金属层、第二栅绝缘层和第二栅金属层，所述驱动晶体管的栅极、所述第一选通晶体管的栅极、所述第二选通晶体管的栅极均位于所述第一栅金属层中；
所述第二栅金属层包括第一连接部，所述第一连接部的一端通过第一过孔与所述第一选通晶体管的第二极连接，所述第一连接部的另一端通过第二过孔与所述第二选通晶体管的第一极连接，所述第一过孔和所述第二过孔均贯穿所述第一栅绝缘层和所述第二栅绝缘层。
可选地，所述第二栅金属层远离所述基底的一侧设置有第一层间介质层，所述第一层间介质层远离所述基底的一侧设置有第一源漏金属层，所述第一电源线位于所述第一源漏金属层中；
所述第一电源线通过第三过孔与所述驱动晶体管的第一极连接，所述第三过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述第一层间介质层。
可选地，所述参考信号线位于所述第一源漏金属层中，所述参考信号线通过第四过孔与所述第二选通晶体管的第二极连接，所述第四过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述第一层间介质层。
可选地，所述第一源漏金属层远离所述基底的一侧设置有第二层间介质层，所述第二层间介质层远离所述基底的一侧设置有第二源漏金属层，所述数据信号线位于所述第二源漏金属层中；
所述数据信号线通过第五过孔与所述第一选通晶体管的第一极连接，所述第五过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层、所述第一层间介质层和所述第二层间介质层。
可选地，所述第二源漏金属层中还设置有连接件，所述连接件的一端与所述发光器件的第一极连接，所述连接件的另一端通过第六过孔与所述驱动晶体管的第二极连接，所述第六过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层、所述第一层间介质层和所述第二层间介质层。
可选地，所述连接件与所述发光器件的第一极之间设置有平坦化层，所述发光器件的第一极通过贯穿所述平坦化层的第七过孔与所述连接件连接。
可选地，所述第一存储子电路包括第一电容，所述第二存储子电路包括第二电容；
所述驱动晶体管的栅极与所述第二电容的第二极板和所述第一电容的第一极板为一体结构，所述第二电容的第一极板与所述第一电源线为一体结构，所述第一电容的第二极板与所述第一连接部为一体结构。
可选地，所述阈值补偿子电路包括阈值补偿晶体管，第m行所述像素电路的所述阈值补偿晶体管的栅极与第m-1行所述扫描信号线连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极连接。
可选地，所述阈值补偿晶体管的第一极和第二极与所述驱动晶体管的第一极和第二极同层设置，所述第二栅金属层还包括第二连接部，所述第二连接部与所述第一连接部间隔开；
所述第二连接部的一端通过第八过孔与所述阈值补偿晶体管的第一极连接，所述第二连接部的另一端通过第九过孔与所述驱动晶体管的栅极连接，所述第八过孔和所述第九过孔均贯穿所述第一栅绝缘层和所述第二栅绝缘层。
可选地，第m行所述像素电路中的所述第一选通晶体管的栅极与第m行所述扫描信号线连接，所述第二选通晶体管的栅极与第m-1行所述扫描信号线连接；
其中，第m-1行所述像素电路的所述第一选通晶体管的栅极、第m行所述像素电路的所述第二选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极为一体结构。
可选地，第m行所述像素电路的所述第二选通晶体管的栅极、第m-1行所述像素电路的所述第一选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极沿第m-1行所述扫描信号线的延伸方向排列。
可选地，第m行所述像素电路中的所述第一选通晶体管的栅极与第m-1行所述扫描信号线连接，所述第二选通晶体管的栅极与第m行所述扫描信号线连接；
其中，第m-1行所述像素电路的所述第二选通晶体管的栅极、第m行所述像素电路的所述第一选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极为一体结构。
可选地，第m行所述像素电路的阈值补偿晶体管的栅极、第m-1行所述像素电路的所述第二选通晶体管的栅极、以及第m行所述像素电路的所述第一选通晶体管的栅极沿第m-1行所述扫描信号线的延伸方向排列。
本发明还提供一种应用于上述的显示基板的驱动方法，其中，所述驱动方法包括：
在第m行像素电路的第一输入阶段，向第m-1行所述扫描信号线提供有效电平信号，向第m行所述扫描信号线提供无效电平信号，以使所述选通子电路向所述第一存储子电路的第二端提供所述第一信号，以及使所述阈值补偿子电路对所述驱动晶体管进行阈值补偿；
在第m行像素电路的第二输入阶段，向第m-1行所述扫描信号线提供无效电平信号，向第m行所述扫描信号线提供有效电平信号，以使所述选通子电路向所述第一存储子电路的第二端提供第二信号；
在第m行像素电路的发光阶段，向第m-1行所述扫描信号线和第m行所述扫描信号线提供无效电平信号，以使所述驱动晶体管根据其栅极和第一极之间的压差，向所述发光器件提供发光电流；
其中，所述第一信号和第二信号中的一者为所述数据电压信号，另一者为所述参考电压信号。
本发明还提供一种显示装置，其中，包括上述的显示基板。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1a为一示例中像素电路的等效电路图；
图1b为图1a中的像素电路的驱动时序图；
图2a为本公开实施示例提供的像素电路的功能模块示意图；
图2b为本公开实施例提供的像素电路的驱动时序图之一；
图3为本公开实施例提供的像素电路的具体结构的示意图之一；
图4a至图4c为本公开实施例提供的各个晶体管的工作状态的示意图；
图5a至图5d为本公开实施例提供的像素电路工作在不同的数据电压信号下的仿真图；
图6a至图6m为本公开实施例提供的像素电路中各个膜层的平面图之一；
图7a为本公开实施例提供的像素电路的具体结构的示意图之二；
图7b为本公开实施例提供的像素电路的驱动时序图之二；
图8a至图8m为本公开实施例提供的像素电路中各个膜层的平面图之二。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
除非另作定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1a为一示例中像素电路的等效电路图，如图1a所示，该像素电路包括：第一复位晶体管M1’、补偿晶体管M2’、驱动晶体管M3’、数据写入晶体管M4’、第一发光控制晶体管M5’、第二发光控制晶体管M6’、第二复位晶体管M7’和第一电容C1’。其中，第一复位晶体管M1’的栅极与复位信号线Reset’连接，第一复位晶体管M1’的第一极与第一信号端Vint’连接，第一复位晶体管M1’的第二极与第一节点N1’连接。补偿晶体管M2’的栅极与扫描信号线Gate’连接，补偿晶体管M2’的第一极与驱动晶体管M3’的第二极连接，补偿晶体管M2’的第二极与第一节点N1’连接。驱动晶体管M3’的栅极与第一节点N1’连接，驱动晶体管M3’的第一极与第一电压端Vdd’连接，驱动晶体管M3’的第二极与第二发光控制晶体管M6’的第一极连接。数据写入晶体管M4’的栅极与扫描信号线Gate’连接，数据写入晶体管M4’的第一极与数据信号端Data’连接，数据写入晶体管M4’的第二极第二节点N2’连接。第一发光控制晶体管M5’的栅极与发光控制信号线EM’连接，第一发光控制晶体管M5’的第一极与第二信号端Vref’连接，第一发光控制晶体管M5’的第二极与第二节点N2’连接。第二发光控制晶体管M6’的栅极与发光控制信号线EM’连接，第二发光控制晶体管M6’的第二极与发光器件L’的第一极连接，发光器件L’的第二极与第二电压端Vss’连接。第二复位晶体管M7’的栅极与复位信号线Reset’连接，第二复位晶体管M7’的第一极与第二信号端Vref’连接，第二复位晶体管M7’的第二极与第二节点N2’连接。第一电容C1’的一端与第一节点N1’连接，另一端与第二节点N2’连接。
图1b为图1a中的像素电路的驱动时序图，如图1b所示，在复位阶段T1’，向复位信号线Reset’提供有效电平信号，第一复位晶体管M1’和第二复位晶体管M7’均开启，此时，第一节点N1’的电压为V1’，第二节点N2’的电压为V2’，其中，V1’为第一信号端Vint’的电压，V2’为第二信号端Vref’的电压。
在数据写入阶段T2’，向复位信号线Reset’提供无效电平信号，向扫描信号线Gate’提供有效电平信号，第一复位晶体管M1’和第二复位晶体管M7’均截止，补偿晶体管M2’和数据写入晶体管M4’均开启，此时，第一节点N1’的电压为V3’+Vth’，第二节点N2’的电压为V4’，其中，V3’为第一电压端Vdd’的电压，Vth’为驱动晶体管M3’的阈值电压，V4’为数据信号端Data’的电压。
在发光控制阶段T3’，向扫描信号线Gate’提供无效电平信号，向发光控制信号线EM’提供有效电平信号，补偿晶体管M2’和数据写入晶体管M4’均截止，第一发光控制晶体管M5’和第二发光控制晶体管M6’均开启，此时，第一节点N1’的电压为V3’+Vth’+V2’-V4’，第二节点N2’的电压为V2’。驱动晶体管M3’根据第一节点N1’和第二节点N2’之间的压差向发光器件L’提供驱动电流I，I＝1/2*k*(V3’+Vth’+V2’-V4’-V2’-Vth’)^2＝1/2*k*(V3’-V4’)^2，其中k为常数。
如图1a所示，在上述种像素电路中，晶体管的数量多(7个)，驱动信号线(复位信号线、扫描信号线和发光控制信号线)多，结构复杂，难以实现高像素密度(Pixels Per Inch，PPI)设计。
有鉴于此，本公开实施例提供一种显示基板，显示基板包括M行扫描信号线和N列数据信号线，M行扫描信号线和N列数据信号线互相交叉限定出M行N列显示单元。在本公开实施例中，第m行显示单元与第m-1行扫描信号线以及第m行扫描信号线连接。第n列显示单元与第n列数据信号线连接。M行扫描信号线与栅极驱动电路连接，N列数据信号线与源极驱动电路连接。源极驱动电路向N列数据信号线提供数据电压信号，栅极驱动电路依次向M行扫描信号线提供有效电平信号。其中，1<m≤M，m、M为正整数，其中，1<n≤N，n、N为正整数。
图2a为本公开实施示例提供的像素电路的功能模块示意图，如图2a所示，每个显示单元包括发光器件L和向发光器件L提供驱动电流的像素电路，像素电路包括：驱动晶体管MD、第一存储子电路1、第二存储子电路2、选通子电路3和阈值补偿子电路4。驱动晶体管MD的第一极与第一电源线ELVDD连接，驱动晶体管MD的第二极与发光器件L的第一极(图2a中节点A)连接，发光器件L的第二极与第二电源线ELVSS连接。第一存储子电路1的第一端与驱动晶体管MD的栅极连接。第二存储子电路2的第一端与第一电源线ELVDD连接，第二存储子电路2的第二端与驱动晶体管MD的栅极连接(图2a中节点G)。选通子电路3与第一存储子电路1的第二端(图2a中节点B)连接，第m行像素电路的选通子电路3还与第m-1行扫描信号线Gate和第m行扫描信号线Gate连接，选通子电路3被配置为：响应于其中一行扫描信号线Gate的控制，向第一存储子电路1的第二端提供数据电压信号Vdata，响应于另一行扫描信号线Gate的控制，向第一存储子电路1的第二端提供参考电压信号Vint。阈值补偿子电路4与驱动晶体管MD的栅极和第二极连接，第m行像素电路的阈值补偿子电路4还与第m-1行扫描信号线Gate连接，阈值补偿子电路4被配置为，响应于与其连接的扫描信号线Gate的控制，对驱动晶体管MD进行阈值补偿。
在本公开实施例中，第一存储子电路1可以包括第一电容，第二存储子电路2可以包括第二电容，第一电容的第一极板与驱动晶体管MD的栅极连接，第一电容的第二极板与选通子电路3连接，第二电容的第一极板与第一电源线ELVDD连接，第二电容的第二极板与驱动晶体管MD的栅极连接。选通子电路3可以是，响应于第m-1行扫描信号线Gate的控制，向第一存储子电路1的第二端提供参考电压信号Vint；响应于第m行扫描信号线Gate的控制，向第一存储子电路1的第二端提供数据电压信号Vdata；还可以是，响应于第m-1行扫描信号线Gate的控制，向第一存储子电路1的第二端提供数据电压信号Vdata；响应于第m行扫描信号线Gate的控制，向第一存储子电路1的第二端提供参考电压信号Vint。
由此可见，采用本公开实施例的像素电路，其中的选通子电路3以及阈值补偿子电路4均是由扫描信号线Gate控制的，相较于图1a所示出的像素电路而言，本公开实施例省去了图1a中的复位信号线Reset和发光控制信号线EM'，从而简化了像素电路的结构，有利于实现高PPI的设计。
图2b为本公开实施例提供的像素电路的驱动时序图之一，如图2a和图2b所示，在本公开实施例中，像素电路的工作过程包括第一输入阶段T1、第二输入阶段T2和发光阶段T3。在第一输入阶段T1，选通子电路3可以向第一存储子电路1的第二端提供第一信号，在第二输入阶段T2，选通子电路3可以向第一存储子电路1的第二端提供第二信号，其中，第一信号和第二信号中的一者为数据电压信号Vdata，另一者为参考电压信号Vint。下面以第一信号为数据电压信号Vdata，第二信号为参考电压信号Vint为例，对第m行像素电路的工作过程进行说明。
具体地，在第m行像素电路的第一输入阶段T1，向第m-1行扫描信号线Gate提供有效电平信号，向第m行扫描信号线Gate提供无效电平信号，以使选通子电路3向第一存储子电路1的第二端提参考电压信号Vint，从而对第一存储子电路1的第二端的电压进行初始化，阈值补偿子电路4可以将驱动晶体管MD的栅极和第二极导通，从而对驱动晶体管MD进行阈值补偿。
此时，节点B的电压为Vint，节点G的电压为ELVDD'+Vth，其中，ELVDD'为第一电源线ELVDD提供的电压，Vth为驱动晶体管MD的阈值电压。在第m行像素电路的第二输入阶段T2，向第m-1行扫描信号线Gate提供无效电平信号，向第m行扫描信号线Gate提供有效电平信号，以使选通子电路3向第一存储子电路1的第二端提供数据电压信号Vdata。
此时，节点B的电压为Vdata，节点G的电压为ELVDD'+Vth+(Vdata-Vint)*(C1'/(C1'+C2'))，其中，C1'为第一电容的电容，C2'为第二电容的电容。
在第m行像素电路的发光阶段T3，向第m-1行扫描信号线Gate和第m行扫描信号线Gate提供无效电平信号，以使驱动晶体管MD根据其栅极和第一极之间的压差，向发光器件L提供发光电流。
此时，节点G的电压为ELVDD'+Vth+(Vdata-Vint)*(C1'/(C1'+C2'))，驱动晶体管MD的栅极和第一极之间的压差Vgs＝Vth+(Vdata-Vint)*(C1'/(C1'+C2'))。发光电流I＝K*((Vdata-Vint)*(C1'/(C1'+C2')))2，其中，K为常数。由此可见，发光电流I与数据电压信号Vdata相关，且与阈值电压Vth无关，从而使像素电路可以根据不同的数据电压信号Vdata生成相应的发光电流，且不会因阈值漂移而受到影响。
下面结合图2a至图8m对本公开实施例提供的像素电路的具体结构进行说明，需要说明的是，本公开实施例中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本公开实施例中，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管。本公开中的“有效电平信号”(或“有效电平电位”)是指能够控制相应晶体管导通的电压信号(或电位)，“无效电平信号”(或“无效电平电位”)是指能够控制相应晶体管截止的电压信号(或电位)。因此，当晶体管为N型晶体管时，有效电平信号是指高电平信号，无效电平信号是指低电平信号。当晶体管为P型晶体管时，有效电平信号是指低电平信号，无效电平信号是指高电平信号。本公开实施例以晶体管为P型晶体管为例进行说明。
图3为本公开实施例提供的像素电路的具体结构的示意图之一，如图3所示，在一些具体实施例中，选通子电路3包括第一选通晶体管M1和第二选通晶体管M2。第一选通晶体管M1的第一极与用于提供数据电压信号Vdata的数据信号线VdataL连接，第二选通晶体管M2的第二极与用于提供参考电压信号Vint的参考信号线VintL连接，第一选通晶体管M1的第二极和第二选通晶体管M2的第一极均与第一存储子电路1的第二端连接。第m行像素电路中，第一选通晶体管M1的栅极和第二选通晶体管M2的栅极中的一者与第m行扫描信号线Gate连接，另一者与第m-1行扫描信号线Gate连接。
例如，在一些具体实施例中，第m行像素电路中的第一选通晶体管M1的栅极与第m行扫描信号线Gate连接，第m行像素电路中的第二选通晶体管M2的栅极与第m-1行扫描信号线Gate连接。在另一些具体实施例中，第m行像素电路中的第一选通晶体管M1的栅极与第m-1行扫描信号线Gate连接，第m行像素电路中的第二选通晶体管M2的栅极与第m行扫描信号线Gate连接。
在一些具体实施例中，阈值补偿子电路4包括阈值补偿晶体管M3，第m行像素电路的阈值补偿晶体管M3的栅极与第m-1行扫描信号线Gate连接，阈值补偿晶体管M3的第二极与驱动晶体管MD的第二极连接，阈值补偿晶体管M3的第一极与驱动晶体管MD的栅极连接。
图4a至图4c为本公开实施例提供的各个晶体管的工作状态的示意图，下面结合图3至图4c首先对本公开实施例中，第m行像素电路中的第一选通晶体管M1的栅极与第m行扫描信号线Gate连接、第m行像素电路中的第二选通晶体管M2的栅极与第m-1行扫描信号线Gate连接的工作过程进行详细说明。
在第m行像素电路的第一输入阶段T1，向第m-1行扫描信号线Gate提供有效电平信号，向第m行扫描信号线Gate提供无效电平信号，此时，如图4a所示，第二选通晶体管M2和阈值补偿晶体管M3开启，节点B的电压为Vint，第一电源线ELVDD通过驱动晶体管MD和阈值补偿晶体管M3向节点G漏电，直至节点G的电压达到ELVDD'+Vth后，驱动晶体管MD截止。
在第m行像素电路的第二输入阶段T2，向第m-1行扫描信号线Gate提供无效电平信号，向第m行扫描信号线Gate提供有效电平信号，此时，如图4b所示，第二选通晶体管M2和阈值补偿晶体管M3截止，第一选通晶体管M1开启，节点B的电压由Vint跳变至Vdata，节点G的电压随之跳变至ELVDD'+Vth+(Vdata-Vint)*(C1'/(C1'+C2'))。
在第m行像素电路的发光阶段T3，向第m-1行扫描信号线Gate和第m行扫描信号线Gate提供无效电平信号，此时，如图4c所示，第一选通晶体管M1截止，节点G的电压维持在ELVDD'+Vth+(Vdata-Vint)*(C1'/(C1'+C2'))，其中，Vdata小于Vint，Vgs-Vth＝(Vdata-Vint)*(C1'/(C1'+C2'))<0，从而使驱动晶体管MD开启，并向发光器件L提供发光电流I。
图5a至图5d为本公开实施例提供的像素电路工作在不同的数据电压信号下的仿真图，结合图5a至图5d所示，像素电路工作在不同的数据电压信号下时，驱动晶体管MD的栅极电压Vg和发光电流I均能满足工作要求。
图6a至图6m为本公开实施例提供的像素电路中各个膜层的平面图之一，下面结合图6a至图6m对本公开实施例的像素电路的平面结构进行说明，在本公开实施例中，像素电路包括基底、沿远离基底的方向依次设置的半导体层poly、第一栅绝缘层(图中未示出)、第一栅金属层Gate1、第二栅绝缘层GI、第二栅金属层Gate2第一层间介质层IDL1、第一源漏金属层SD1、第二层间介质层IDL2、第二源漏金属层SD2和平坦化层PLN。
图6a为本公开实施例提供的半导体层的示意图之一，其中，M1_1表示第m行像素电路中的第一选通晶体管M1的第一极，M1_2表示第m行像素电路中的第一选通晶体管M1的第二极，M1'_1表示第m-1行像素电路中的第一选通晶体管M1的第一极，M1'_2表示第m-1行像素电路中的第一选通晶体管M1的第二极。如图6a所示，驱动晶体管MD的第一极MD_1和第二极MD_2、第一选通晶体管M1的第一极M1_1(M1'_1)和第二极M1_2(M1'_2)、第二选通晶体管M2的第一极M2_1和第二极M2_2以及阈值补偿晶体管的M3的第一极M3_1和第二极M3_2同层设置，均位于半导体层poly中。驱动晶体管MD的第二极MD_2和阈值补偿晶体管M3的第一极M3_1可以连接为一体结构。半导体层poly的制作材料可以为多晶硅或者金属氧化物，本公开实施例对此不作具体限定。其中，驱动晶体管MD的第一极MD_1和第二极MD_2、第一选通晶体管M1的第一极M1_1(M1'_1)和第二极M1_2(M1'_2)、第二选通晶体管M2的第一极M2_1和第二极M2_2以及阈值补偿晶体管M3的第一极M3_1和第二极M3_2均可以是通过对半导体层poly进行离子掺杂后形成的。
在本公开实施例中，“同层设置”是指两个或多个结构是由同一个材料层经过构图工艺形成的，故两个或多个结构在层叠关系上是处于同一个层之中的，但这并不表示该两个或多个结构与基底之间的距离必定相同。
图6b为本公开实施例提供的第一栅金属层的结构示意图之一，如图6b所示，驱动晶体管MD的栅极MD_3、第一选通晶体管M1的栅极M1_3(M1'_3)、第二选通晶体管M2的栅极M2_3、阈值补偿晶体管M3的栅极M3_3以及扫描信号线Gate同层设置，均位于第一栅金属层Gate1中。可选地，第一栅金属层Gate1的制作材料可以为银、铝、钼或铜等金属材料，本公开实施例对此不作具体限定。第一栅金属层Gate1与半导体层poly被第一栅绝缘层绝缘间隔开，第一栅绝缘层可以采用氮化硅层、氧化硅层、氮氧化硅层中的单层或多层。
在一些具体实施例中，第m-1行像素电路中的第一选通晶体管M1的栅极M1'_3、第m行像素电路中的第二选通晶体管M2的栅极M2_3和第m行像素电路中的阈值补偿晶体管M3的栅极M3_3为一体结构。在本公开实施例中，上述三个晶体管的栅极可以与第m-1行扫描信号线Gate为一体结构，从而使像素电路的结构更加简化。
在一些具体实施例中，扫描信号线Gate沿图6b中所示的第一方向延伸，第m行像素电路中的第二选通晶体管M2的栅极M2_3、第m-1行像素电路中的第一选通晶体管M1的栅极M1'_3、以及第m行像素电路中的阈值补偿晶体管M3的栅极M3_3沿扫描信号线Gate的延伸方向排列。
图6j为图6a和图6b所示出的各膜层叠加后的示意图，结合图6a、图6b和图6j所示，在本公开实施例中，第m-1行像素电路中的第一选通晶体管M1的第一极M1'_1、第m行像素电路中的第二选通晶体管M2的第一极M2_1和第m行像素电路中的阈值补偿晶体管M3的第二极M3_2在基底上的正投影，位于第m-1行扫描信号线Gate在基底上的正投影与第m行扫描信号线Gate在基底上的正投影之间；第m-1行像素电路中的第一选通晶体管M1的第二极M1_2'、第m行像素电路中的第二选通晶体管M2的第二极M2_2和第m行像素电路中的阈值补偿晶体管M3的第一极M3_1在基底上的正投影，位于第m-1行扫描信号线Gate在基底上的正投影远离第m-2行扫描信号线Gate(图中未示出)在基底上的正投影之间。
图6c为本公开实施例提供的第二栅绝缘层的平面图之一，图6d为本公开实施例提供的第二栅金属层的平面图之一，图6k为图6a至图6d所示出的各膜层叠加后的示意图，结合图6a至图6d以及图6k所示，第二栅金属层Gate2包括第一连接部G1，第一连接部G1的第一端D1通过第一过孔H1与第一选通晶体管M1的第二极M1_2连接，第一连接部G1的第二端D2通过第二过孔H2与第二选通晶体管M2的第一极M2_1连接。其中，第一过孔H1贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出第一选通晶体管M1的第二极M1_2，第二过孔H2贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出第二选通晶体管M2的第一极M2_1。可选地，第二栅金属层Gate2的制作材料可以为银、铝、钼或铜等金属材料，第二栅绝缘层GI可以采用氮化硅层、氧化硅层、氮氧化硅层中的单层或多层，本公开实施例对此不作具体限定。
需要说明的是，此处所说的第一选通晶体管M1和第二选通晶体管M2均为第m行像素电路中的晶体管，在本公开实施例中，下文所描述的晶体管也均是第m行像素电路中的晶体管。
在一些具体实施例中，第二栅金属层Gate2还包括第二连接部G2，第二连接部G2与第一连接部G1间隔开。第二连接部G2的第一端D8通过第八过孔H8与阈值补偿晶体管M3的第一极M3_1连接，第二连接部G2的第二端D9通过第九过孔H9与驱动晶体管MD的栅极MD_3连接。其中，第八过孔H8贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出阈值补偿晶体管M3的第一极M3_1，第九过孔H9贯穿第二栅绝缘层GI，并暴露出驱动晶体管MD的栅极MD_3。
在一些具体实施例中，驱动晶体管MD的栅极MD_3与第一电容C1的第一极板为一体结构，第一连接部G1与第一电容C1的第二极板C1_2为一体结构，具体地，沿垂直于纸面的方向，驱动晶体管MD的栅极MD_3的一部分被第一连接部G1覆盖，第一连接部G1覆盖驱动晶体管MD的栅极MD_3的部分形成为第一电容C1的第二极板C1_2，驱动晶体管MD的栅极MD_3被第一连接部G1所覆盖的部分形成为第一电容C1的第一极板。
图6e为本公开实施例提供的第一层间介质层的平面图之一，图6f为本公开实施例提供的第一源漏金属层的平面图之一，图6l为图6a至图6f所示出的各膜层叠加后的示意图，结合图6a至图6f以及图6l所示，在一些具体实施例中，第二栅金属层Gate2远离基底的一侧设置有第一层间介质层ILD1，第一层间介质层ILD1远离基底的一侧设置有第一源漏金属层SD1。第一电源线ELVDD位于第一源漏金属层SD1中。第一电源线ELVDD的第一端D3通过第三过孔H3与驱动晶体管MD的第一极MD_1连接。其中，第三过孔H3贯穿第一栅绝缘层、第二栅绝缘层GI和第一层间介质层ILD1，并暴露出驱动晶体管MD的第一极MD_1。可选地，第一源漏金属层SD1的制作材料可以为银、铝、钼或铜等金属材料，第一层间介质层ILD1可以采用氮化硅层、氧化硅层、氮氧化硅层中的单层或多层，本公开实施例对此不作具体限定。
在一些具体实施例中，参考信号线VintL位于第一源漏金属层SD1中，参考信号线VintL的第一端D4通过第四过孔H4与第二选通晶体管M2的第一极M2_1连接。其中，第四过孔H4贯穿第一栅绝缘层、第二栅绝缘层GI和第一层间介质层ILD1，并暴露出第二选通晶体管M2的第一极M2_1。
在本公开实施例中，显示基板包括M行参考信号线VintL和M行第一电源线ELVDD，第m行像素电路与第m行参考信号线VintL连接以及第m行第一电源线ELVDD连接。参考信号线VintL和第一电源线ELVDD均沿第一方向延伸。第m行参考信号线VintL在基底上的正投影和m行第一电源线ELVDD在基底上的正投影分别位于第m-1行扫描信号线Gate在基底上的正投影的相对两侧。
在一些具体实施例中，驱动晶体管MD的栅极MD_3与第二电容C2的第二极板为一体结构，第二电容C2的第一极板C2_1与第一电源线ELVDD为一体结构。具体地，驱动晶体管MD的栅极MD_3的一部分与第一电源线ELVDD相对设置，二者正对的部分形成第二电容C2的两个极板。
图6g为本公开实施例提供的第二层间介质层的平面图之一，图6h为本公开实施例提供的第二源漏金属层的平面图之一，图6i为本公开实施例提供的平坦化层的平面图之一，图6m为图6a至图6i所示出的各膜层叠加后的示意图，结合图6a至图6i以及图6m所示，在一些具体实施例中，第一源漏金属层SD1远离基底的一侧设置有第二层间介质层ILD2，第二层间介质层ILD2远离基底的一侧设置有第二源漏金属层SD2，数据信号线VdataL位于第二源漏金属层SD2中。数据信号线VdataL的第一端D5通过第五过孔H5与第一选通晶体管M1的第一极连接。其中，第五过孔H5贯穿第一栅绝缘层、第二栅绝缘层GI、第一层间介质层ILD1和第二层间介质层ILD2，并暴露出第一选通晶体管M1的第一极。在本公开实施例中，数据信号线VdataL沿第二方向延伸。
在一些具体实施例中，第二源漏金属层SD2中还设置有连接件S，连接件S与数据信号线VdataL间隔开，连接件S的第一端D7与发光器件L的第一极连接，连接件S的第二端D6通过第六过孔H6与驱动晶体管MD的第二极MD_2连接。其中，第六过孔H6贯穿第一栅绝缘层、第二栅绝缘层GI、第一层间介质层ILD1和第二层间介质层ILD2，并暴露出驱动晶体管MD的第二极MD_2。
在一些具体实施例中，发光器件包括沿远离基底的方向设置的：第一极、发光层和第二极。平坦化层PLN远离基底的一侧设置有像素界定层(图中未示出)，像素界定层上设置有像素开口，像素开口暴露出发光器件的第一极的至少一部分，发光层设置在像素开口中，发光器件L的第一极通过贯穿平坦化层PLN的第七过孔H7与连接件S的第一端D7连接。
图7a为本公开实施例提供的像素电路的具体结构的示意图之二，图7b为本公开实施例提供的像素电路的驱动时序图之二，下面结合图7a和图7b对本公开实施例中，第m行像素电路中的第一选通晶体管M1的栅极与第m-1行扫描信号线Gate连接，第m行像素电路中的第二选通晶体管M2的栅极与第m行扫描信号线Gate连接的方案进行详细说明。
在第m行像素电路的第一输入阶段T1，向第m-1行扫描信号线Gate提供有效电平信号，向第m行扫描信号线Gate提供无效电平信号，此时，第二选通晶体管M2和阈值补偿晶体管M3开启，节点B的电压为Vdata，驱动晶体管MD通过阈值补偿晶体管M3向节点G漏电，直至节点G的电压达到ELVDD'+Vth后，驱动晶体管MD截止。
在第m行像素电路的第二输入阶段T2，向第m-1行扫描信号线Gate提供无效电平信号，向第m行扫描信号线Gate提供有效电平信号，此时，第二选通晶体管M2和阈值补偿晶体管M3截止，第一选通晶体管M1开启，节点B的电压由Vdata跳变至Vint，节点G的电压随之跳变至ELVDD'+Vth+(Vint-Vdata)*(C1'/(C1'+C2'))。
在第m行像素电路的发光阶段T3，向第m-1行扫描信号线Gate和第m行扫描信号线Gate提供无效电平信号，此时，第一选通晶体管M1截止，节点G的电压维持在ELVDD'+Vth+(Vint-Vdata)*(C1'/(C1'+C2'))，其中，Vint小于Vdata，Vgs-Vth＝(Vint-Vdata)*(C1'/(C1'+C2'))<0从而使驱动晶体管MD开启，并向发光器件L提供发光电流I。
图8a至图8m为本公开实施例提供的像素电路中各个膜层的平面图之二，下面结合图8a至图8m对本公开实施例的像素电路的平面结构进行说明，在本公开实施例中，像素电路包括基底、沿远离基底的方向依次设置的半导体层poly、第一栅绝缘层(图中未示出)、第一栅金属层Gate1、第二栅绝缘层GI、第二栅金属层Gate2。
图8a为本公开实施例提供的半导体层的示意图之二，如图8a所示，驱动晶体管MD的第一极MD_1和第二极MD_2、第一选通晶体管M1的第一极M1_1和第二极M1_2、第二选通晶体管M2的第一极M2_1(M2'_1)和第二极M2_2(M2'_2)以及阈值补偿晶体管的M3的第一极M3_1和第二极M3_2同层设置，均位于半导体层poly中，驱动晶体管MD的第二极MD_2和阈值补偿晶体管M3的第一极M3_1可以连接为一体。
图8b为本公开实施例提供的第一栅金属层的结构示意图之二，如图8b所示，驱动晶体管MD的栅极MD_3、第一选通晶体管M1的栅极M1_3、第二选通晶体管M2的栅极M2_3(M2'_3)、阈值补偿晶体管M3的栅极M3_3以及扫描信号线Gate同层设置，均位于第一栅金属层Gate1中。
与图6a至图6m所示出的实施例不同的是，在本公开实施例中，第m-1行像素电路的第二选通晶体管M2的栅极M2'_3、第m行像素电路的第一选通晶体管M1的栅极M1_3、以及第m行像素电路的阈值补偿晶体管M3的栅极M3_3为一体结构。
在一些具体实施例中，扫描信号线Gate沿图中所示的第一方向延伸，第m行像素电路的阈值补偿晶体管M3的栅极M3_3、第m-1行像素电路的第二选通晶体管M2的栅极M2'_3、以及第m行像素电路的第一选通晶体管M1的栅极M1_3沿第m-1行扫描信号线Gate的延伸方向排列。
图8j为图8a和图8b所示出的各膜层叠加后的示意图，结合图8a、图8b和图8j所示，第m-1行像素电路中的第二选通晶体管M2的第二极M2'_2、第m行像素电路中的第一选通晶体管M1的第二极M1_2和第m行像素电路中的阈值补偿晶体管M3的第一极M3_1在基底上的正投影，位于第m-1行扫描信号线Gate在基底上的正投影与第m行扫描信号线Gate在基底上的正投影之间；第m-1行像素电路中的第二选通晶体管M2'的第一极M2_1、第m行像素电路中的第一选通晶体管M1的第一极M1_1和第m行像素电路中的阈值补偿晶体管M3的第二极M3_2在基底上的正投影，位于第m-1行扫描信号线Gate在基底上的正投影与第m-2行扫描信号线Gate(图中未示出)在基底上的正投影之间。
图8c为本公开实施例提供的第二栅绝缘层的平面图之二，图8d为本公开实施例提供的第二栅金属层的平面图之二，图8k为图8a至图8d所示出的各膜层叠加后的示意图，结合图8a至图8d以及图8k所示，第二栅金属层Gate2包括第一连接部G1，第一连接部G1的第一端D1通过第一过孔H1与第一选通晶体管M1的第二极M1_2连接，第一连接部G1的第二端D2通过第二过孔H2与第二选通晶体管M2的第二极M2_2连接。其中，第一过孔H1贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出第一选通晶体管M1的第二极M1_2，第二过孔H2贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出第二选通晶体管M2的第二极M2_2。
需要说明的是，此处所说的第一选通晶体管M1和第二选通晶体管M2均为第m行像素电路中的晶体管，在本公开实施例中，下文所描述的晶体管也均是第m行像素电路中的晶体管。
在一些具体实施例中，第二栅金属层Gate2还包括第二连接部G2，第二连接部G2与第一连接部G1间隔开。第二连接部G2的第一端D8通过第八过孔H8与阈值补偿晶体管M3的第二极M3_2连接，第二连接部G2的第二端D9通过第九过孔H9与驱动晶体管MD的栅极MD_3连接。其中，第八过孔H8贯穿第一栅绝缘层和第二栅绝缘层GI，并暴露出阈值补偿晶体管M3的第二极M3_2，第九过孔H9贯穿第二栅绝缘层GI，并暴露出驱动晶体管MD的栅极MD_3。
在一些具体实施例中，驱动晶体管MD的栅极MD_3与第一电容C1的第一极板为一体结构，第一连接部G1与第一电容C1的第二极板C1_2与为一体结构，具体地，沿垂直于纸面的方向，驱动晶体管MD的栅极MD_3的一部分被第一连接部G1覆盖，第一连接部G1覆盖驱动晶体管MD的栅极MD_3的部分形成为第一电容C1的第二极板C1_2，驱动晶体管MD的栅极MD_3被第一连接部G1所覆盖的部分形成为第一电容C1的第一极板。
图8e为本公开实施例提供的第一层间介质层的平面图之二，图8f为本公开实施例提供的第一源漏金属层的平面图之二，图8l为图8a至图8f所示出的各膜层叠加后的示意图，结合图8a至图8f以及图8l所示，在一些具体实施例中，第二栅金属层Gate2远离基底的一侧设置有第一层间介质层ILD1，第一层间介质层ILD1远离基底的一侧设置有第一源漏金属层SD1。第一电源线ELVDD位于第一源漏金属层SD1中。第一电源线ELVDD的第一端D3通过第三过孔H3与驱动晶体管MD的第一极MD_1连接。其中，第三过孔H3贯穿第一栅绝缘层、第二栅绝缘层GI和第一层间介质层ILD1，并暴露出驱动晶体管MD的第一极MD_1。
在一些具体实施例中，参考信号线VintL位于第一源漏金属层SD1中，参考信号线VintL与第一电源线ELVDD间隔开，参考信号线VintL的第一端D4通过第四过孔H4与第二选通晶体管M2的第二极M2_2连接。其中，第四过孔H4贯穿第一栅绝缘层、第二栅绝缘层GI和第一层间介质层ILD1，并暴露出第二选通晶体管M2的第一极M2_1。在本公开实施例中，参考信号线VintL和第一电源线ELVDD均沿第一方向延伸，显示基板包括M行参考信号线VintL和M行第一电源线ELVDD，第m行像素电路与第m行参考信号线VintL和第m行第一电源线ELVDD连接。第m行参考信号线VintL在基底上的正投影和第m行第一电源线ELVDD在基底上的正投影分别位于第m行扫描信号线Gate在基底上的正投影的相对两侧。
在一些具体实施例中，驱动晶体管MD的栅极MD_3与第二电容C2的第二极板为一体结构，第二电容C2的第一极板C2_1与第一电源线ELVDD为一体结构。具体地，驱动晶体管MD的栅极MD_3的一部分与第一电源线ELVDD相对设置，二者正对的部分形成第二电容C2的两个极板。
图8g为本公开实施例提供的第二层间介质层的平面图之二，图8h为本公开实施例提供的第二源漏金属层的平面图之二，图8i为本公开实施例提供的平坦化层的平面图之二，图8m为图8a至图8i所示出的各膜层叠加后的示意图，结合图8a至图8i以及图8m所示，在一些具体实施例中，第一源漏金属层SD1远离基底的一侧设置有第二层间介质层ILD2，第二层间介质层ILD2远离基底的一侧设置有第二源漏金属层SD2。数据信号线VdataL位于第二源漏金属层SD2中。数据信号线VdataL的第一端D5通过第五过孔H5与第一选通晶体管M1的第一极M1_1连接。其中，第五过孔H5贯穿第一栅绝缘层、第二栅绝缘层GI、第一层间介质层ILD1和第二层间介质层ILD2，并暴露出第一选通晶体管M1的第一极M1_1。在本公开实施例中，数据信号线VdataL沿第二方向延伸。
在一些具体实施例中，第二源漏金属层SD2中还设置有连接件S，连接件S与数据信号线VdataL间隔开，连接件S的第一端D7与发光器件L的第一极连接，连接件S的第二端D6通过第六过孔H6与驱动晶体管MD的第二极MD_2连接。其中，第六过孔H6贯穿第一栅绝缘层、第二栅绝缘层GI、第一层间介质层ILD1和第二层间介质层ILD2，并暴露出驱动晶体管MD的第二极MD_2。
在一些具体实施例中，发光器件包括沿远离基底的方向设置的：第一极、发光层和第二极。平坦化层PLN远离基底的一侧设置有像素界定层(图中未示出)，像素界定层上设置有像素开口，像素开口暴露出发光器件的第一极的至少一部分，发光层设置在像素开口中，发光器件L的第一极通过贯穿平坦化层PLN的第七过孔H7与连接件S的第一端D7连接。
需要说明的是，在图8a至图8m所示出的实施例中，各膜层的材料与图6a至图6m中所示出的实施例中的各膜层的材料可以相同，故在此不再赘述。
在一些具体实施例中，像素电路还可以包括发光控制子电路(图中未示出)，连接在驱动晶体管MD的第二极和发光器件L的第一极之间，发光控制子电路被配置为，响应于发光控制信号的控制，使驱动晶体管MD的第二极与发光器件L导通。
发光控制子电路包括发光控制晶体管，发光控制晶体管的栅极与用于提供发光控制信号的发光控制信号线连接，发光控制晶体管的第一极与驱动晶体管MD的第二极连接，发光控制晶体管的第二极与发光器件L的第一极连接。
这种情况下，可以在上述的第一输入阶段T1和第二输入阶段T2向发光控制信号线EML提供无效电平信号，以使发光控制子电路将驱动晶体管MD的第二极和发光器件L的第一极断开；在发光阶段T3向发光控制信号线EML有提供效电平信号，从而使发光控制子电路将驱动晶体管MD的第二极和发光器件L的第一极导通，进而使驱动晶体管MD产生的驱动电流流过发光器件L，以使发光器件L发光。
本公开实施例还提供一种应用于上述的显示基板的驱动方法，其中，驱动方法包括：
在第m行像素电路的第一输入阶段T1，向第m-1行扫描信号线Gate提供有效电平信号，向第m行扫描信号线Gate提供无效电平信号，以使选通子电路3向第二存储子电路2的第二端提供第一信号，以及使阈值补偿子电路4对驱动晶体管MD进行阈值补偿。
在第m行像素电路的第二输入阶段T2，向第m-1行扫描信号线Gate提供无效电平信号，向第m行扫描信号线Gate提供有效电平信号，以使选通子电路3向第二存储子电路2的第二端提供第二信号。
在第m行像素电路的发光阶段T3，向第m-1行扫描信号线Gate和第m行扫描信号线Gate提供无效电平信号，以使驱动晶体管MD根据其栅极和第一极之间的压差，向发光器件L提供发光电流。
其中，第一信号和第二信号中的一者为数据电压信号Vdata，另一者为参考电压信号Vint。
具体工作过程已在上文进行描述，故在此不再赘述。
本公开实施利还提供一种显示装置，其中，包括上述的显示基板。其中，显示装置可以为OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (17)

1.一种显示基板，其特征在于，包括：M行像素电路和M行扫描信号线，所述像素电路包括：
驱动晶体管，所述驱动晶体管的第一极与第一电源线连接，所述驱动晶体管的第二极与发光器件的第一极连接；
第一存储子电路，所述第一存储子电路的第一端与所述驱动晶体管的栅极连接；
第二存储子电路，所述第二存储子电路的第一端与第一电源线连接，所述第二存储子电路的第二端与所述驱动晶体管的栅极连接；
选通子电路，与所述第一存储子电路的第二端连接，第m行所述像素电路的所述选通子电路还与第m-1行所述扫描信号线和第m行所述扫描信号线连接，所述选通子电路被配置为：响应于其中一行所述扫描信号线的控制，向所述第一存储子电路的第二端提供数据电压信号，响应于另一行所述扫描信号线的控制，向所述第一存储子电路的第二端提供参考电压信号；
阈值补偿子电路，与所述驱动晶体管的栅极和第二极连接，第m行所述像素电路的所述阈值补偿子电路还与第m-1行所述扫描信号线连接，所述阈值补偿子电路被配置为，响应于与其连接的所述扫描信号线的控制，对所述驱动晶体管进行阈值补偿；
其中，1<m≤M，m、M均为正整数。
2.根据权利要求1所述的显示基板，其特征在于，所述选通子电路包括第一选通晶体管和第二选通晶体管；
所述第一选通晶体管的第一极与用于提供所述数据电压信号的数据信号线连接，所述第二选通晶体管的第二极与用于提供所述参考电压信号的参考信号线连接，所述第一选通晶体管的第二极和所述第二选通晶体管的第一极均与所述第二存储子电路的第二端连接；
第m行所述像素电路中，所述第一选通晶体管的栅极和所述第二选通晶体管的栅极中的一者与第m行所述扫描信号线连接，另一者与第m-1行所述扫描信号线连接。
3.根据权利要求2所述的显示基板，其特征在于，所述驱动晶体管的第一极和第二极、所述第一选通晶体管的第一极和第二极、以及所述第二选通晶体管的第一极和第二极同层设置；
所述驱动晶体管的第一极和第二极远离所述显示基板的基底的一侧依次设置有第一栅绝缘层、第一栅金属层、第二栅绝缘层和第二栅金属层，所述驱动晶体管的栅极、所述第一选通晶体管的栅极、所述第二选通晶体管的栅极均位于所述第一栅金属层中；
所述第二栅金属层包括第一连接部，所述第一连接部的一端通过第一过孔与所述第一选通晶体管的第二极连接，所述第一连接部的另一端通过第二过孔与所述第二选通晶体管的第一极连接，所述第一过孔和所述第二过孔均贯穿所述第一栅绝缘层和所述第二栅绝缘层。
4.根据权利要求3所述的显示基板，其特征在于，所述第二栅金属层远离所述基底的一侧设置有第一层间介质层，所述第一层间介质层远离所述基底的一侧设置有第一源漏金属层，所述第一电源线位于所述第一源漏金属层中；
所述第一电源线通过第三过孔与所述驱动晶体管的第一极连接，所述第三过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述第一层间介质层。
5.根据权利要求4所述的显示基板，其特征在于，所述参考信号线位于所述第一源漏金属层中，所述参考信号线通过第四过孔与所述第二选通晶体管的第二极连接，所述第四过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述第一层间介质层。
6.根据权利要求4所述的显示基板，其特征在于，所述第一源漏金属层远离所述基底的一侧设置有第二层间介质层，所述第二层间介质层远离所述基底的一侧设置有第二源漏金属层，所述数据信号线位于所述第二源漏金属层中；
所述数据信号线通过第五过孔与所述第一选通晶体管的第一极连接，所述第五过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层、所述第一层间介质层和所述第二层间介质层。
7.根据权利要求6所述的显示基板，其特征在于，所述第二源漏金属层中还设置有连接件，所述连接件的一端与所述发光器件的第一极连接，所述连接件的另一端通过第六过孔与所述驱动晶体管的第二极连接，所述第六过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层、所述第一层间介质层和所述第二层间介质层。
8.根据权利要求7所述的显示基板，其特征在于，所述连接件与所述发光器件的第一极之间设置有平坦化层，所述发光器件的第一极通过贯穿所述平坦化层的第七过孔与所述连接件连接。
9.根据权利要求3所述的显示基板，其特征在于，所述第一存储子电路包括第一电容，所述第二存储子电路包括第二电容；
所述驱动晶体管的栅极与所述第二电容的第二极板和所述第一电容的第一极板为一体结构，所述第二电容的第一极板与所述第一电源线为一体结构，所述第一电容的第二极板与所述第一连接部为一体结构。
10.根据权利要求3所述的显示基板，其特征在于，所述阈值补偿子电路包括阈值补偿晶体管，第m行所述像素电路的所述阈值补偿晶体管的栅极与第m-1行所述扫描信号线连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极连接。
11.根据权利要求10所述的显示基板，其特征在于，所述阈值补偿晶体管的第一极和第二极与所述驱动晶体管的第一极和第二极同层设置，所述第二栅金属层还包括第二连接部，所述第二连接部与所述第一连接部间隔开；
所述第二连接部的一端通过第八过孔与所述阈值补偿晶体管的第一极连接，所述第二连接部的另一端通过第九过孔与所述驱动晶体管的栅极连接，所述第八过孔和所述第九过孔均贯穿所述第一栅绝缘层和所述第二栅绝缘层。
12.根据权利要求10所述的显示基板，其特征在于，第m行所述像素电路中的所述第一选通晶体管的栅极与第m行所述扫描信号线连接，所述第二选通晶体管的栅极与第m-1行所述扫描信号线连接；
其中，第m-1行所述像素电路的所述第一选通晶体管的栅极、第m行所述像素电路的所述第二选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极为一体结构。
13.根据权利要求12所述的显示基板，其特征在于，第m行所述像素电路的所述第二选通晶体管的栅极、第m-1行所述像素电路的所述第一选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极沿第m-1行所述扫描信号线的延伸方向排列。
14.根据权利要求10所述的显示基板，其特征在于，第m行所述像素电路中的所述第一选通晶体管的栅极与第m-1行所述扫描信号线连接，所述第二选通晶体管的栅极与第m行所述扫描信号线连接；
其中，第m-1行所述像素电路的所述第二选通晶体管的栅极、第m行所述像素电路的所述第一选通晶体管的栅极、以及第m行所述像素电路的阈值补偿晶体管的栅极为一体结构。
15.根据权利要求14所述的显示基板，其特征在于，第m行所述像素电路的阈值补偿晶体管的栅极、第m-1行所述像素电路的所述第二选通晶体管的栅极、以及第m行所述像素电路的所述第一选通晶体管的栅极沿第m-1行所述扫描信号线的延伸方向排列。
16.一种应用于如权利要求1至15中任一项所述的显示基板的驱动方法，其特征在于，所述驱动方法包括：
在第m行像素电路的第一输入阶段，向第m-1行所述扫描信号线提供有效电平信号，向第m行所述扫描信号线提供无效电平信号，以使所述选通子电路向所述第一存储子电路的第二端提供所述第一信号，以及使所述阈值补偿子电路对所述驱动晶体管进行阈值补偿；
在第m行像素电路的第二输入阶段，向第m-1行所述扫描信号线提供无效电平信号，向第m行所述扫描信号线提供有效电平信号，以使所述选通子电路向所述第一存储子电路的第二端提供第二信号；
在第m行像素电路的发光阶段，向第m-1行所述扫描信号线和第m行所述扫描信号线提供无效电平信号，以使所述驱动晶体管根据其栅极和第一极之间的压差，向所述发光器件提供发光电流；
其中，所述第一信号和第二信号中的一者为所述数据电压信号，另一者为所述参考电压信号。
17.一种显示装置，其特征在于，包括如权利要求1至15中任一项所述的显示基板。
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